KR940011603B1

KR940011603B1 - 데이터 셔플링장치

Info

Publication number: KR940011603B1
Application number: KR1019910012461A
Authority: KR
Inventors: 타쯔로 쥬우리; 치요꼬 마쯔미; 타까오 카시로
Original assignee: 마쯔시다덴기산교 가부시기가이샤; 다니이 아끼오
Priority date: 1990-07-20
Filing date: 1991-07-20
Publication date: 1994-12-22
Anticipated expiration: 2011-07-20
Also published as: EP0467717A2; EP0467717A3; US5440706A; DE69128665T2; KR920003761A; DE69128665D1; EP0467717B1

Abstract

내용 없음.

Description

데이터 셔플링장치

제1도는 본 발명의 제1실시예를 도시한 블록도.

제2도는 데이터메모리에의 n번째 페이지의 입력어드레스를 생성하는 경우, 본 발명의 제1실시예의 데이터어드레스생성부의 실행도.

제3도는 데이터메모리에의 n+1번째 페이지의 입력어드레스를 생성하는 경우, 제2도에 도시한 데이터어드레스생성부의 실행도.

제4도는 본 발명의 제2실시예의 블록도.

제5도는 본 발명의 제3실시예의 블록도.

제6도는 본 발명의 제4실시예의 블록도.

제7도는 제4실시예의 입력어드레스생성부의 구성을 도시한 도면.

제8도는 본 발명의 제5실시예의 블록도.

제9도는 제5실시예에 따른 1페이지분의 화상정보의 분할에 대한 설명도.

제10도는 종래예의 블록화의 설명도.

제11도는 종래의 셔플링장치를 도시한 블록도.

* 도면의 주요부분에 대한 부호의 설명

(7),(23),(30),(35),(43),(46) : 입력부 (8),(13),(24) : 입력어드레스

(9),(14),(25) : 출력어드레스

(10),(15),(16),(27),(31),(36),(47) : 데이터메모리

(11),(28) : 데이터어드레스생성부

(12),(29),(32),(37),(45),(48) : 출력부 (17)-(20),(22) : 스위치

(21) : 데이터어드레스출력부 (26) : 버퍼

(33),(38),(39) : 어드레스메모리

(34),(39),(50)-(54) : 어드레스변환부 (40),(55) : 지연회로

(41),(56) : 입력어드레스생성부 (42),(57) : 출력어드레스생성부

(44) : 하위어드레스생성부

본 발명은 화상정보를 고능률부호화해서 기록 또는 전송할 때에 사용하는 데이터 셔플링(Shuffling 또는 재배열)장치에 관한 것이다.

화상정보는 데이터 분량이 매우 방대하므로, 전송 또는 기록하는 경우에, 종종, 데이터량을 삭감하기 위하여 고능률부호화를 이용한다. 고능률부호화란 화상정보를 가진 용장성분을 제거해서 데이터량을 압축하는 수단이다. 고능률부호화로서는, 예를들면, 입력된 샘플치를 먼저 인접하는 복수개의 화소로 이루어진 블록으로 분할해서, 각 블록마다 직교변환하여 각 직교변환마다에 부호화하는 방법이 공지되어 있다. 이와 같은 블록단위로 부호화하는 경우에는, 먼저 입력된 화상데이터에 적당한 블록의 순서로 셔플링하거나 재배열할 필요가 있다. 특히, 고능률부호화의 효율을 향상시키거나 오차영향을 분산시키기 위해서는 블록을 셔플링하는 것이 중요하다(일본국 특원소 63-271178호 참조).

여기에서 TV 신호의 2피일드(1프레임)를 모아서 1페이지로 하고, 2피일드단위로 1개의 블록을 구성하는 예에 대해서 설명한다. 제10도는 이러한 종래에의 블록의 설명도이다. 제10도에 도시한 바와 같이, 이러한 블록은 화면상에서 인접하는 수평의 8화소, 수직의 4선, 및 시간축방향의 2피일드로 이루어진 합계 64개의 화소로 구성되어 있다. 종래예의 셔플링장치가 제11도에 도시되어 있다.

제11도에 있어서, (1)은 화상입력부, (2)는 입력스위치, (3)은 제1페이지메모리, (4)는 제2페이지메모리, (5)는 출력스위치, (6)은 화상출력부, (7)은 어드레스제어부이다. TV 신호는우선 제1피일드의 제1선으로부터 선마다 차례로 입력되어, 제1피일드의 선이 모두 찬 후에 제2피일드로 입력되기 시작한다. 따라서, 제11도에 있어서, 화상입력부(1)로부터 입력된 화상데이터는 입력스위치(2)에 의해 제1페이지메모리(3)로 입력된다. 이와 동시에, 제2페이지메모리(4)에 기록되어 있던 앞페이지의 화상데이터는 셔플링되어서, 출력스위치(5)를 개재해서 화상출력부(b)로 출력된다. 한편, 이들 2개의 페이지멤리의 입출력어드레스는 어드레스제어부(7)에 의해 제어되어, 제10도에 도시한 바와 같은 블록으로 재배열된다.

이와 같이 해서, 1페이지분의 화상데이터의 입출력이 종료되면, 입력스위치(2) 및 출력스위치(5)를 절환하여, 제1페이지메모리를 출력메모리로서, 제2페이지메모리를 이력메모리로서 사용하여 앞페이지와 마찬가지의 처리를 수행한다. 따라서, 모든 페이지에 있어서, 입출력메모리가 절환되면서 재배열되어 연속해서 입력되는 이동화상을 셔플링할 수 있다.

그러나, 이러한 종래에의 구성에서는, 제2피일드(1페이지)의 데이터를 셔플링하는데 4피일드(2페이지)분의 화상메모리가 필요하다. 따라서, 화상정보는 데이터량이 매우 방대하므로, 셔플링용의 큰 메모리가 필요하게 되어 메모리코스트 및 소비전력의 증대를 초래한다.

따라서, 본 발명의 주목적은, 페이지메모리에 대한 어드레스를 제어하므로서 약 1페이지의 메모리로 1페이지의 데이터의 셔플링을 실현할 수 있는 데이터 셔플링장치를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은, 복수개의 블록으로 이루어진 1페이지의 데이터를 매 페이지마다 입력하여, 1페이지내에서 블록단위로 소정의 순서로 재배열해서 페이지단위로 출력하는 데이터 셔프링장치에 있어서, 한번에 매 페이지마다에 복수의 블록으로 이루어진 데이터를 데이터메모리에 기록한 후, 블록단위의 순서로 재배열해서 출력하는 경우, 데이터메모리의 어드레스를 생성하는 데이터어드레스생성수단과, 데이터어드레스생성수단에 의해서 선택된 어드레스가 표시된 데이터메모리의 기록부분으로부터 블록단위의 데이터를 출력하고, 상기 데이터어드레스생성수단에 의해서 선택된 어드레스로 표시된 데이터메모리의 기록부분에 다음페이지의 블록단위의 데이터를 기록하는 데이터 입출력수단을 구비한 것을 특징으로 한다.

이하, 도면을 참조하면서, 본 발명의 바람직한 몇몇 실시예에 대하여 설명한다. 제1도는 본 발명의 제1실시예의 블록도이다. 제1도에 있어서, (7)은 데이터입력부, (8)은 입력어드레스부, (9)는 출력어드레스부, (10)은 데이터메모리, (11)은 데이터어드레스생성부, (12)는 데이터출력부이다. 본 실시예는 1페이지가 2피일드로 이루어진 화상신호를 셔플링하는 데이터 셔플링장치이다. 입력어드레스부(8)로부터 출력되는 입력어드레스와 출력어드레스부(9)로부터 출력되는 출력어드레스는 데이터어드레스생성부(11)로 출력되어, 데이터메모리용의 어드레스로 변환된다. 데이터어드레스생성부(11)로부터 출력된 어드레스에 의해 표시된 기록부분에 기록되어 있던 데이터는 출력부(12)로 출력된다. 이와 동시에, 입력부(7)로 입력된 블록단위의 데이터는 데이터어드레스생성부(11)로부터 출력된 어드레스에 의해 표시된 기록부분에 기록된다.

제2도는 제1도의 데이터어드레스생성부(11)의 실시예를 도시한 도면이다. 제2도에 있어서, (13)은 제1도에서의 (8)과 마찬가지인 입력어드레스부, (14)는 제1도에서의 (9)와 마찬가지인 출력어드레스부, (15)는 제1어드레스메모리, (16)은 제2어드레스메모리, (17) 내지 (20) 및 (22)는 스위치, (21)은 데이터 어드레스출력부이다.

먼저, n-1번째 페이지의 데이터의 데이터메모리로의 입력시에 데이터메모리에 대응하는 어드레스가 제1어드레스메모리에 기록되어 있는 것으로 가정한다. 입력어드레스부(13)는 스위치(17)에 의해 제2어드레스메모리의 어드레스에, 출력어드레스부(14)는 스위치(18)에 의해 제1어드레스메모리의 어드레스에, 데이터어드레스출력부(21)는 스위치(19),(20)에 의해 제1어드레스메모리의 출력 및 제2어드레스메모리의 입력에 접속되어 있다. 이와 같이 해서, 제1어드레스메모리에 기록된 데이터어드레스는 출력어드레스부(14)로부터 입력된 출력어드레스에 따라서 독출되어서 n번째 페이지에 입력하기 위한 데이터메모리에, 대응하는 어드레스는 n번째 페이지의 데이터에 상당하는 입력어드레스로 됨과 동시에, n-1번째 페이지의 데이터의 출력어드레스로 된다. 이와 동시에, n번째 페이지의 입력에 대응하는 데이터메모리의 어드레스는 입력어드레스부(13)로부터 입력된 입력어드레스에 따라서 제2어드레스메모리(16)에 기록된다. 이와 같이 해서 n번째 페이지에 대응하는 데이터의 어드레스가 모두 출력된 후, 스위치가 반전되어, n-1번째 페이지에 대응하는 어드레스가 마찬가지로 제2어드레스메모리로부터 출력된다. 제3도는 n+1번째 페이지에 대응하는 스위치(17) 내지 (20)의 접속예를 도시한 것이다. 본 발명의 데이터어드레스생성부에 있어서는, 매 프레임마다 이러한 동작을 반복하므로서, 각 페이지에 대응하는 데이터메모리의 입출력어드레스를 생성할 수 있다. 또한, 제2도 및 제3도에 있어서, 스위치(22)는, 전력절환 등의 리세트시에, 입력어드레스(13)가 어드레스메모리의 내용의 초기값으로서 사용된 경우 이용된다. 이와 같이 본 발명을 사용하므로, 입출력데이터의 데이터 어드레스를 동일하게 할 수 있으므로, 데이터메모리의 크기를 종래예의 메모리의 1/2로 감축할 수 있다.

이하, 본 발명의 제2실시예에 대하여, 입력데이터의 일부가 사용되지 않는 경우를 설명한다. 일반적으로, 화상정보는 매 프레임마다 수평블랭킹과 수직블랭킹을 포함하며, 이러한 부분은 고능률부호화시 통상정송되지 않는다. 따라서, 메모리의 용량은 데이터메모리내의 그러한 용장부를 기록하지 않으므로써 감축될 수 있다. 그러나 제1실시예에 있어서는, 데이터입력타이밍과 출력타이밍이 동일하므로, 입력축의 용장부의 타이밍과 출력축이 용장부의 타이밍을 동기화할 수 필요가 있다.

제4도는 입출력용장부의 타이밍을 맞추기 위한 실시예의 블록선도이다. 제4도에 있어서, (23)은 입력부, (24)는 입력어드레스부, (25)는 출력어드레스부, (26)은 버퍼, (27)은 데이터메모리, (28)은 데이터어드레스생성부, (29)는 출력부이다.

이 실시예와 제1도에 도시한 제1실시예와의 차이점은, 입력부(23)와 데이터메모리(27) 사이에 버퍼(24)가 배치되어 있는 점이다. 입력부(23)로부터 입력된 데이터는 먼저 버퍼(26)에서 기록된 후, 출력부(29)로 출력되는 데이터의 타이밍과 맞추어서 데이터메모리(27)로 출력된다. 이와 같이, 버퍼(26)를 이용해서 입출력타이밍을 동일하게 하므로써, 본 발명은, 입출력타이밍이 다른 경우에도 적용될 수 있다. 한편, 제4도의 실시예에서는, 버퍼와 데이터메모리의 입력측에 배치되어 있으나, 데이터메모리의 출력측에 배치해도 되는 것은 물론이다.

제5도의 블록도를 참조해서 제3실시예를 설명한다. 제5도에 있어서, (30)은 데이터입력부, (31)은 1페이지분의 데이터메모리, (320는 데이터출력부, (33)은 어드레스메모리, (34)는 어드레스변환부이다. 데이터메모리(31)에 기록되어 있는 n-1번째 페이지의 화상데이터는 어드레스변환부(34)에 의해 생성된 어드레스에 이해 표시된 위치에 기록된 데이터를 데이터출력부(32)로부터 출력한다. 이 어드레스의 데이터의 출력후, 데이터입력부(30)로부터 입력되는 n번째 페이지의 화상데이터는 이와 동일한 어드레스로 입력된다. 동시에, 어드레스변환부(34)로부터 출력되는 데이터메모리(31)의 입출력데이터는 어드레스메모리(33)에 기록된다.

이하, 제5도에 있어서의 본 발명의 장치의 동작에 대해서 설명한다. 설명을 간단하게 하기 위하여, 이 셔플링장치에 입력되는 화상데이터는 1피일드가 수평 8화소와 수직의 4개의 선으로 이루어져, 제10도에 도시한 바와 같이, 2개의 피일드의 화상데이터를 모두 합해서 64화소의 블록으로 재배열되어 있다고 가정한다.

따라서, 입력되는 화상데이터의 선의 번호와 출력되는 화상데이터의 선의 번호는 제1표에 표시한 바와 같은 순서로 표시된다. 제1표에서, 입력선번호 0 내지 3은 제1피일드를, 4 내지 7은 제2피일드를 표시하고 있다. 입출력순서가 제1표에 표시한 순서로 제어되는 경우, 2피일드로 구성된 64화소의 블록이 형성된다. 더욱 상세하게는, 데이터메모리에 대응하는 소정페이지의 입력어드레스가 제1표의 입력선번호와 동일한 경우에는, 이 페이지의 출력어드레스는 제1표에서의 출력선번호의 순서에 맞추어서 생성시켜도 된다. 제1표에서, 소정의 페이지의 i번째 입력어드레스를 (Ai)로 가정하면, 그 페이지의 i번재 시간에 출력된 출력어드레스(Bi)는 다음의 함수 f( )로 표현된다. 즉,

Bi=f(Ai)=4×Ai-P×7

여기에서 P는 Bi가 음수가 아닌한 최대정수이다.

[제1표]

입출력순서 입력선번호 출력선번호

0 0 0

1 1 4

2 2 1

3 3 5

4 4 2

5 5 6

6 6 3

7 7 7

제5도에 있어서, 어드레스변환부(34)는 이 함수 f( )를 사용해서, n-1번째 페이지의 입력어드레스로부터 n-1번째 페이즈의 출력어드레스(즉, n번째 페이지의 입력어드레스)를 생성한다. 그러므로, 이 실시예에 있어서, 데이터메모리의 n-1번째 페이지의 출력어드레스와 n번째 페이지의 입력어드레스는 서로 동일하다. 이 입출력어드레스를 1페이지분만큼 지연시켜, 다음 페이지의 입출력어드레스를 어드레스변환부(34)에 도출한다. 그 결과, 각 페이지에 대한 입출력어드레스를 쉽게 생성할 수 있다. 또한, 본 실시예에 필요한 데이터메모리는 1페이지분의 메모리로 충분하므로, 화상메모리용량을 제11도에 도시한 종래예의 1/2로 감축할 수 있다. 또한, 본 실시예의 설명에 사용된 선 및 화소의 수는 자유로이 변경해도 되며, 선단위 이외에도 어드레스제어가 가능하다. 동시에 상기 함수도 다양하게 적용될 수 있으며, 어드레스변환부도 예를들면 ROM 테이블 등에 의해서 실현할 수 있다.

제6도에는 본 발명의 제4실시예가 도시되어 있다. 제6도에 있어서, (35)는 테이터입력부, (36)은 1페이지분의 데이터메모리, (37)은 데이터출력부, (38)은 어드레스메모리, (39)은 어드레스변환부, (40)은 소정시간 어드레스를 지연하는 지연회로, (41)은 입력어드레스생성부, (42)는 출력어드레스생성부이다. 데이터입력부(35)로부터 입력된 화상데이터는 입력어드레스생성부(41)에 의해 생성된 입력어드레스에 따라서 데이터메모리에 기록된다. 데이터메모리(36)의 출력은 출력어드레스생성부(42)에 의해 생성된 출력어드레스에 따라 데이터출력부(37)로 출력된다. 제7도는 입력어드레스생성부(41) 및 출력어드레스생성부(42)의 구성을 도시한 도면이다. (43)은 제6도에 있어서의 지연회로(40) 또는 어드레스변환부(39)로부터의 상위어드레스입력부, (44)는 하위어드레스생성부, (45)는 어드레스출력부이다. 입력부(43)로부터 입력된 상위어드레스는 하위어드레스생성부(44)에서 생성된 하위어드레스와 함께 출력부(45)로 출력된다. 이 실시예서의 상위어드레스는 블록단위의 어드레스를 나타내며, 하위어드레스는 블록단위의 데이터를 재배열하기 위한 어드레스이다. 따라서, 블록단위의 어드레스(상위어드레스)가 상이한 다음, 제6도에 있어서의 입력어드레스생성부(41)와 출력어드레스생성부(42)에서의 하위어드레스가 독립적으로 생성될 수 있다. 입출력어드레스의 상위어드레스는 제5도의 실시예와 마찬가지로 어드레스메모리(38)와 어드레스변환부(39)를 사용해서 생성된다.

어드레스메모리(38)로부터 출력되는 n-1번째 페이지의 입력어드레스의 상위어드레스는 어드레스변환부(39)에서 n번째 페이지에 상당하는 입력어드레스의 상위어드레스(즉, n-1번째 페이지에 상당하는 출력어드레스의 상위어드레스)로 변환된다. 여기에서 얻어진 상위어드레스는 지연회로(40)와 출력어드레스생성부(42)로 입력된다. 지연회로(40)로 입력된 상위어드레스는 소정시간동안 지연되어 입력어드레스생성부(41)로 입력된다. 이와 같은 시간동안의 지연에 의해, 상이한 어드레스가 입력어드레스생성부(41)로 입력될 상위어드레스와 출력어드레스생성부(42)로 입력될 상위어드레스로 입력되어, 항상 출력어드레스생성부(42)에 입력되는 상위어드레스가 선행한다. 따라서, 입력어드레스생성부(41)로부터 출력되는 입력어드레스는, 항상, 출력어드레스생성부(42)로부터 출력되는 출력어드레스와 다르다. 그러므로, 이 실시예에 있어서, 페이지 단위의 데이터는 1페이지분의 데이터메모리만으로 재배열 될 수 있다.

또, 이 실시예에서는 제5도의 실시예와는 달리, 입·출력어드레스가 독립적으로 생성될 수 있으므로, 보다 자유로운 재배열이 가능하다. 예를들면, 입력어드레스의 하위어드레서는 데이터입력에 맞추어서 매선마다에서 어드레스를 생성하고, 출력어드레스의 하위어드레스는 데이터 출력에 맞추어서 수평 8화소, 수직 4선마다의 어드레스의 생성도 가능하다. 또한, 본 실시예에서는, 입·출력어드레스의 상위만을 어드레스메모리를 사용해서 생산하므로, 어드레스메모리의 용량을 감축할 수 있다. 또, 본 실시예에서는 데이터출력의 타이밍이 데이터입력의 타이밍에 대해서 지연회로(40)에 의한 지연시간분만큼 선행한다. 그런나 실제의 TV신호에서는, 1페이지의 끝에서 소정의 블랭킹기간이 존재한다. 따라서, 이 블랭킹기간을 이용해서 데이터출력을 선행시키므로서, 앞페이지의 입력이 완전히 종료한 후에 출력을 개시하는 것이 가능하다.

다음에, 제8도를 참조해서, 본 발명의 제5실시예에 대하여 설명한다. 제8도에 있어서, (46)은 데이터입력부, (47)은 1페이지분의 데이터메모리, (48)은 데이터출력부, (49)은 어드레스메모리, (50)은, 제1어드레스변환부, (51)은 제2어드레스변환부, (52)은 제3어드레스변환부, (53)은 제4어드레스변환부, (54)는 제5어드레스변환부, (55)는 소정시간분만큼 어드레스를 지연하는 지연회로, (56)은 입력어드레스생성부, (57)은 출력어드레스생성부이다. 데이터입력부(46)로부터 입력되는 화상데이터는 입력어드레스생성부(56)에 의해 생성된 입력어드레스에 따라서 데이터메모리에 기록된다. 데이터메모리(47)의 출력은 출력어드레스생성부(57)에 의해 생성된 출력어드레스에 따라서 데이터출력부(48)로 출력된다. 이들 입·출력어드레스중, 하위어드레스는 제7도에 도시한 바와 같이 입력어드레스생성부(56) 및 출력어드레스생성부(57)의 내부에서 발생된다. 이에 대하여, 입출력어드레스의 상위어드레스는 제6도의 실시예에서 도시한 바와 같이, 어드레스메모리(49) 뿐만 아니라, 제1어드레스변환부(50)로부터 제5어드레스변환부(54)의 총 5개(K=5)의 어드레스변환부에서 생성된다. 본 실시예에서는, 1페이지의 화상정보를 제9도에 도시한 바와 같이 수평방향으로 5개의 부분으로 분할하여, 각 부분마다의 블록단위에서 다른 재배열을 수행한다. 따라서, 어드레스메모리(49)로부터 출력되는 앞페이지의 입력어드레스의 상위어드레스는, 우선 5종류의 집합으로 분류되고, 각 집합이 제9도의 영역에 속하는가에 따라서 제1어드레스변환부(50)로부터 제5어드레스변환부(54) 중에서 어드레스변환수단을 선택한다. 이와 같이 선택된 어드레스변환수단에 의해 변환된 상위어드레스는 지연회로(55)와 출력어드레스생성부(57)로 입력된다. 지연회로(55)로 입력된 상위어드레스는 일정시간 지연되어서 입력어드레스생성부(56)로 입력된다. 그결과, 입력어드레스생성부(56)로부터 출력되는 입력어드레스는 출력어드레스생성부(57)로부터 출력되는 출력어드레스와 항상 다르며, 또한, 출력어드레스에 의해 이미 출력된 후의 위치를 새성하는 것이 가능하다. 제6도에 도시한 실시예에 대해서, 제8도에 도시한 본 실시예는 데이터의 셔플링의 자유도가 증진된 것이다.

본 실시예에서는, 제9도에 도시한 바와 같이, 1페이지를 5개의 부분으로 분할해서 재배열하므로, 고능률부호화의 효율개선이나 전송로 오차의 영향을 분산하는 셔플링처리 등에 적합하다. 한편, 1페이지를 분할하는 방법 및 분할갯수(K)는 임의로 설정해도 된다.

이상, 본 발명의 5개의 실시예에 대하여 설명하였으나, 본 발명의 구성은 기타의 방법으로 실현해도 된다. 제4 및 제5실시예에서는, 데이터메모리에 대한 입출력어드레스가 독립적이다. 이것을 이용해서, 가정용 VTR 등의 지터를 가진 입력신호에 대해서, 데이터메모리의 입력클록을 입력신호에 동기시키고, 출력클록을 이후의 신호처리클록과 동기시켜서, 입력의 지터를 제거해도 된다. 또는, 본 발명의 데이터어드레스생성부를 제어하므로서, 스틸화면, 느린스트로브디스플레이 등의 특정의 재생을 시현하는 것도 가능하다.

또한, 본 발명의 상기 실시예에서는 부호화시에 이용하는 경우에 대해서 설명하였으나, 본 발명은 복호화시에도 마찬가지로 적용가능하다. 또, 1페이지를 2피일드로 구성한 경우에 대해서 설명하였으나, 1페이지를 각종 데이터량의 단위로 구성해도 되며, 또한, 화상신호 이외의 기타의 데이터의 셔플링에도 적용가능하다.

이와 가이 구성된 본 발명에서는, 입력화상데이터에 대한 어드레스를 이미 출력된 화상데이터의 어드레스로 배당하였다. 따라서, 1페이지의 셔플링을 1페이지분의 데이터메모리로 실현할 수 있으므로, 종래예의 1/2의 메모리용량으로 움직이는 화상을 셔플링할 수 있다. 또한, 각 페이지의 입출력어드레스는 어드레스메모리에 기록된 앞페이지의 어드레스를 사용해서 간단히 생성될 수 있다. 그 결과, 비교적 간단한 제어에 의해, 회로규모 및 소비전력을 대폭 감축시킬 수 있다. 또한, 본 발명은 입력의 지터의 제거에도 이용가능하다.

Claims

복수개의 블록의 데이터로 이루어진 1페이지마다의 데이터를 받아서 데이터메모리에 기록하고 1페이지내의 데이터를 소정순서의 블록으로 재배열하여 상기 기록된 데이터를 독출하는 데이터 셔플링장치에 있어서, 데이터메모리의 어드레스를 생성하는 데이터어드레스 생성수단을 구비하고, 데이터어드레스 생성수단에 의해서 생성된 어드레스에 의해서 표시된 데이터메모리의 부분으로부터 블록마다의 데이터를 판독하고, 데이터어드레스 생성수단에 의해서 생성된 어드레스에 의해 표시된 데이터에모리의 부분에 다음 페이지의 블록마다의 데이터를 기록하는 것을 특징으로 하는 데이터 셔플링장치.
제1항에 있어서, 데이터어드레스 생성수단이 데이터어드레스를 기록하는 어드레스메모리를 구비하고, 현시각의 페이지에 대응하는 데이터어드레스를 어드레스메모리에 기록하고, 다음 페이지에 대응하는 데이터어드레스를 어드레스메모리에 기록되어 있는 데이터어드레스에 의거하여 제어하는 것을 특징으로 하는 데이터 셔플링장치.
복수개의 블록의 데이터로 이루어진 1페이지마다의 데이터를 받아서, 데이터메모리에 기록하고, 1페이지내의 데이터를 소정순서의 블록으로 재배열해서 상기 기록된 데이터를 독출하는 데이터 셔플링장치에 있어서, 데이터메모리로의 입출력데이터의 타이밍을 맞추는 버퍼수단과, 데이터메모리의 데이터어드레스를 생성하는 데이터어드레스생성수단을 구비하고, 데이터어드레스 생성수단에 의해서 생성된 어드레스에 의해 표시된 데이터메모리의 부분으로부터 블록마다의 데이터를 판독하고, 데이터어드레스 생성수단에 의해서 생성된 어드레스에 의해 표시된 데이터메모리의 부분에 다음 페이지의 블록마다의 데이터를 기록하는 것을 특징으로 하는 데이터 셔플링장치.
1페이지마다의 데이터를 데이터메모리에 기록하고 소정순서의 블록으로 재배열해서 상기 기록된 데이터르 판독하는 데이터 셔플링장치에 있어서, 데이터메모리용의 어드레스를 기록하는 어드레스메모리와, 임의의 정수(i)에 대하여 소정 페이지의 제i번째로 기록되는 입력데이터의 블록에 대응하는 데이터메모리의 입력어드레스가(Ai)인 경우에, 이와 동일한 페이지에서 제i번째로 출력되는 데이터의 블록에 대응하는 데이터메모리의 출력어드레스(Bi)를 Bi=f(Ai)인 함수 f( )로 변환하는 어드레스변환수단과, 임의의 정수(n)에 대응하는 제n페이지째의 1블록의 데이터를 데이터메모리에 기록할때에, 데이터메모리에 기록되어 있는 제n-1페이지째의 데이터로 이미 판독된 데이터의 블록에 대응하는 어드레스에 의해 표시된 기록부분에 제n페이지째의 1블록의 데이터를 기록하는 데이터기록 수단과, 상기 데이터기록수단에 의해서 제n페이지째의 i번째로 기록되는 입력데이터의 블록에 대응하는 데이터메모리의 입력어드레스를 Ci로 하는 경우에, 상기 어드레스메모리의 어드레스값(i)으로 표시된 기록부분에 데이터메모리에 대응하는 입력어드레스(Ci)를 기록하는 어드레스기록수단과, 상기 제n페이지째의 i번째 블록의 데이터를 판독할 때에, 어드레스메모리의 어드레스값이 (i)의 위치에 기록되어 있는 데이터메모리에 대응하는 입력어드레스(Ci)를 판독하고, 이 입력어드레스(Ci)를 이용해서 제n페이지째의 데이터메모리의 제i번째 출력어드레스(Di)를 어드레스변환수단을 이용해서 Di=f(Ci)로서 구하는 출력어드레스 생성수단과, 상기 출력어드레스 생성수단에 의해서 얻어진 출력어드레스(Di)에 기록되어 있는 데이터메모리의 1블록의 데이터를 판독하는 데이터출력수단을 구비한 것을 특징으로 하는 데이터 셔플링장치.
1페이지마다의 데이터를 데이터메모리에 기록하고, 소정순서의 블록으로 재배열해서 상기 기록된 데이터를 판독하는 데이터 셔플링장치에 있어서, 상기 1페이지를 복수개의 블록으로 분할하여 이 블록을 재배열하는 제1재배열수과, 1블록마다의 데이터를 재배열하는 제2배열수단을 구비하고, 제1재배열수단에 의해서 데이터메모리의 상위 어드레스를 제어하고 제2재배열수단에 의해서 데이터메모리의 하위 어드레스를 제어하며, 또한, 상기 블록에 대응하는 데이터메모리의 상위 어드레스를 기록하는 어드레스메모리와, 상기 제1재배열수단에 의해서 임의의 정수(i)에 대하여 소정 페이지의 n번째로 기록된 블록에 대응해서 데이터 메모리의 상위 어드레스를 (Ai)로 하는 경우에, 이와 동일한 페이지에서 n번째로 출력되는 블록에 대응하는 데이터메모리의 상위 어드레스(Bi)를 Bi=f(Ai)의 함수f( )로 변환하는 어드레스변환수단과, 임의의 정수(n)에 대응하는 제n페이지재의 데이터를 데이터메모리에 기록할때에, 샹기 데이터메모리에 기록되어 있는 제n-1페이지째의 데이터로 이미 판독된 블록의 데이터가 기록되어 있는 제n-1페이지째의 데이터로 이미판독된 블록의 데이터가 기록되어 있는 기록부분의 상위 어드레스로 제n페이지째의 블록의 데이터를 기록하는 데이터기록수단과, 상기 데이터기록수단에 의해서 제n페이지째의 데이터의 i번째로 기록되는 블록의 입력데이터에 대응하는 데이터메모리의 상위 어드레스를 (Ci)로 하는 경우에, 상기 어드레스메모리내의 어드레스값이(i)료 표시되어 있는 어드레스메모리의 기록부분에 데이터메모리에 대응하는 상위 어드레스(Ci)를 기록하는 어드레스기록수단과, 상기 제n페이지째의 i번째블록의 데이터를 판독할 때에, 상기 어드레스메모리의 어드레스값(i)의 위치에 기록되어 있는 데이터메모리에 대응하는 상위 어드레스(Ci)를 판독하여, 상위어드레스(Ci)를 사용해서 제n페이지째의 데이터메모리의 i번째블록의 상위어드레스를 상기 어드레스변환수단을 이용해서 Di=f(Ci)로서 구하는 출력어드레스생성수단과, 상기 출력어드레스생성수단에 의해서 얻어진 상위 어드레스에 기록되어 있는 블록의 데이터를 출력하는 데이터 출력수단을 구비한 것을 특징으로 하는 데이터 셔플링장치.
제5항에 있어서, 상기 데이터메모리로의 데이터의 입력타이밍을 입력화상신호의 수평동기신호에 동기한 클록에 동기시키고, 상기 데이터메모리의 데이터의 출력타이밍을 상기 데이터 셔플링장치에 접속된 신호처리장치의 처리클록에 동기시키는 것을 특징으로 하는 데이터 셔플링장치.
1페이지마다의 데이터를 데이터메모리에 기록하고, 소정순서의 블록으로 재배열해서 상기 기록된 데이터를 판독하는 데이터 셔플링장치의 있어서, 상기 1페이지를 복수개의 블록으로 분할하여 이 블록을 재배열하는 제1재배열수단과, 1블록마다의 데이터를 재배열하는 제2재배열수단을 구비하고, 상기 제1재배열수단에 의해서 데이터메모리의 상위 어드레스를 제어하고 제2재배열수단에 의해서 데이터메모리의 하위 어드레스를 제어하며, 또한, 상기 블록에 대응하는 데이터메모리의 상위 어드레스를 기록하는 어드레스메모리와, 상기 제1재배열수단에 의해서 임의의 정수(i)에 대하여 소정 페이지의 i번째로 기록된 블록에 대응하는 데이터메모리의 상위 어드레스를 (Ai)로 하는 경우에, 이와 동일한 페이지에서 n번째로 출력되는 블럭에 대응하는 데이터메모리의 상위 어드레스(Bi)를 Bi=f(Ai)의 함수 f( )로 변환하는 어드레스변환수단과, 임의의 정수(n)에 대해서 데이터가 입력되지 않는 블랭킹 기간을 이용해서 입력에 선행해서 제n-1페이지째의 블록의 데이터를 판독하는 선행 출력수단과, 상기 이후 제n페이지째의 데이터를 데이터메모리에 기록할 때에, 상기 데이터메모리에 기록되어 있는 제n-1페이지째의 데이터로 이미 판독된 블록의 데이터의 상위 어드레스에 제n페이지째의 블록의 데이터를 기록하는 데이터기록수단과, 상기 데이터기록수단에 의해서 제n페이지째의 데이터의 i번째로 기록되는 블록의 입력데이터에 대응하는 데이터메모리의 상위 어드레스를(Ci)로 하는 경우에, 상기 어드레스메모리에서 어드레스값이(i)로 표시되어 있는 어드레스메모리의 기록부분에 데이터메모리에 대응하는 상위 어드레스(Ci)를 기록하는 어드레스기록수단과, 제n페이지째의 i번째 블록의 데이터를 출력할 때에, 상기 어드레스메모리에서의 어드레스값(i)의 위치에 기록되어 있는 데이터메모리에 대응하는 상위 어드레스(Ci)를 판독하여, 상위 어드레스(Ci)를 사용해서 제n페이지째의 데이터메모리의 i번째 블록의 상위 어드레스(Di)를 상기 어드레스변환수단을 이용해서 Di=f(Ci)로서 구하는 출력어드레스 생성수단과, 상기 출력어드레스 생성수단에 의해서 얻어진 상위 어드레스(Di)에 기록되어 있는 블록이 데이터를 출력하는 데이터어드레스을 구비한 것을 특징으로 하는 데이터 셔플링장치.
제7항에 있어서, 상기 데이터메모리로의 데이터의 입력타이밍을 입력화상신호의 수평동기신호에 동기한 클록에 동기시키고, 상기 데이터메모리로의 데이터의 출력타이밍을 상기 데이터 셔플링장치에 접속된 신호처리장치의 처리클록에 동기시키는 것을 특징으로 하는 데이터 셔플링장치.
1페이지마다의 데이터를 데이터에모리에 기록하고, 소정순서에 블록으로 재배열해서 상기 기록된 데이터를 판독하는 데이터 셔플링장치에 있어서, 상기 1페이지를 복수개의 블록으로 분할하고 이 블록을 재배열하는 제1재배열수단과, 1블록마다의 데이터를 재배열하는 제2재배열수단을 구비하고, 상기 제1재배열수단에 의해서 데이터메모리의 상위 어드레스를 제어하고 상기 제2재배열수단에 의해서 데이터메모리의 하위 어드레스를 제어하며, 또한, 상기 블록에 대응하는 데이터메모리의 상위 어드레스를 기록하는 어드레스메모리와, 상기 복수개의 블록을 k종류의 집합으로 분류하고, 상기 제1재배열수단에 의해서 임의의 정수(i) 및 (j)(i는 k보다 작은 정수)에 대해서, 소정의 페이지의 제i번째로 기록되고 j번째 집합에 속하는 블록에 대응하는 데이터메모리의 상위 어드레스가(Ai)인 경우에, 이와 동일한 페이지에서 i번째로 판독되고 j번재 집합에 속하는 블록에 대응하는 데이터메모리의 상위 어드레스를 Bi=fi(Ai)인 함수 fj( )로 변환하는 k종류의 어드레스변환수단과, 임의의 정수(n)에 대해서, 데이터가 입력되지 않는 블랭킹기간을 이용해서 입력에 앞서 제n-1페이지째의 블록의 데이터를 판독하는 선행출력수단과, 상기 이후 제n페이지째의 데이터를 데이터메모리에 기록할 때에, 상기 데이터메모리에 기록되어 있는 제n-1페이지째의 데이터로 이미판독된 블록의 데이터의 상위 어드레스에 제n페이지째의 블록의 데이터를 기록하는 데이터기록수단과, 상기 데이터 기록수단에 의해서 제n페이지째의 데이터의 i번째로 기록되는 블록의 입력데이터에 대응하는 데이터메모리의 상위 어드레스를(Ci)로 하는 경우에, 상기 어드레스메모리에서 오드레스값이(i)로 표시되어 있는 어드레스메모리에 기록부부에 데이터메모리에 대응하는 상위 어드레스(Ci)를 기록하는 어드레스기록수단과, 제n페이지째의 i번째블록의 데이터를 출력한 때에, 상기 어드레스메모리에서의 어드레스값(i)의 위치에 기록되어 있는 데이터메모리에 대응하는 상위 어드레스(Ci)를 판독하여, 상위 어드레스(Ci)를 사용해서 제n페이지째의 데이터메모리의 i번째 블록의 상위 어드레스(Di)를 상기 어드레스변환수단을 이용해서 Di=f(Ci)로서 구하는 출력어드레스 생성수단과, 상기 출력어드레스생성수단에 의해서 얻어진 상위 어드레스(Di)에 기록되어 있는 블록의 데이터를 출력하는 데이터출력수단을 구비하는 것을 특징으로 하는 데이터 셔플링장치.
제9항에 있어서, 상기 데이터메모리의 데이터의 입력타이밍을 입력화상신호의 수평동기신호에 동기한 클록에 동기시키고, 상기 데이터메모리의 데이터의 출력타이밍을 상기 데이터 셔플링장치에 접속된 신호 처리장치의 처리클록에 동기시키는 것을 특징으로 하는 데이터 셔플링장치.