KR940010679B1

KR940010679B1 - 프로그램식 논리 회로를 포함한 집적회로

Info

Publication number: KR940010679B1
Application number: KR1019860009723A
Authority: KR
Inventors: 캐블랜 나폴레옹
Original assignee: 엔.브이.필립스 글로아이람 펜파브리켄; 이반 밀러 레르너
Priority date: 1985-11-19
Filing date: 1986-11-18
Publication date: 1994-10-24
Anticipated expiration: 2006-11-18
Also published as: EP0223308B1; US4703206A; EP0223308A3; EP0223308A2; CA1271234A; DE3689834T2; DE3689834D1; JP2547749B2; KR870005515A; JPS62120719A

Abstract

내용 없음.

Description

프로그램식 논리 회로를 포함한 집적회로

제 1a 도 내지 제 1c 도는 종래의 프로그램식 NAND게이트와, 이의 표준 논리 표시 및 간략화된 PLD표기의 표시를 각각 도시한 회로선도.

제 2a 도 내지 제 2c 도는 종래의 프로그램식 NOR게이트와, 이의 표준 논리 표시 및 간략화된 PLD표기의 표시를 각각 도시한 회로선도.

제 3a 도 및 제 3b 도는 상기 두 종래기술의 PLD를 각각 표시하는 회로선도.

제 4 도 및 제 5 도는 본 발명에 따라 폴드백을 갖는 NAND 및 NOR 배열을 각각 사용한 기본 PLD에 대한 회로선도.

제 6 도는 제 4 도의 NAND코어를 사용하는 다역량 PLD에 대한 회로/블럭선도.

제 7 도 및 제 8 도는 제 6 도의 PLD의 특정 실시예에 대한 회로선도.

* 도면의 주요부분에 대한 부호의 설명

11, 12 : 입력장치 13, 14, 15 : 출력 장치

16, 17 : 내부 장치

[이용분야]

본 발명은 일반적으로 디지탈 집적회로에 관한 것으로, 특히 프로그램식 논리장치(programmabla logic device)에 관한 것이다.

[배경기술]

프로그램식 논리장치는 일반형 집적회로를 테일러잉(tailoring)함에 있어서 제작자 및 사용자 적응력이 낮은 비용으로 특정한 응용에 대처할 수 있으므로 전자 산업에서 널리 사용되고 있다. 프로그램식 논리 장치는 일반적으로 필드-프로그램식 및 마스크-프로그램식으로 분류된다. 제작자가 제조과정에서 나중에 프로그램하여 사용자에게 분배되어지는 마스크-프로그램식 논리 장치에 비하여, 필드-프로그램식 논리장치(이하 일반적으로 "PLD"라함)는 통상 프로그램 되지 않은 상태로 분배되어 있다. 사용자는 차후에 희망하는 논리 기능을 수행하기 위해 PLD를 프로그램 한다.

PLD의 논리 동작은 선택점에서 프로그램식 소자를 갖는 기본 논리 게이트의 배열로써 수행된다. 가장 일반적인 프로그램식 소자형은 가변 연결(fusible link) 또는 퓨즈이다. PLD는 특정의 퓨즈 패턴을 파괴(또는 "끊음")하여 특수한 기능을 장치내에 새겨 넣도록 프로그램 된다. 퓨즈를 끊어 버리면 전기 접속을 원치 않은 위치에서 개방회로가 발생되고, 역으로, 폐회로는 전기 접속을 제공하기 위해 본래 상태대로 퓨즈가 남아 있는 교차점에서 존재한다. 다른형의 프로그램식 소자를 소위 "안티퓨즈(antifuse)"라 한다. 퓨즈와는 달리, 안티퓨즈는 초기에는 개방회로이지만 전기 접속이 요구되는 폐회로를 발생하기 위해 프로그램된다.

도면을 살펴보면, 제 la 도는 퓨즈를 프로그램식 소자로 사용하는 PLD에 적합한 종래의 프로그램 되지 않은 논리 NANE게이트(C)의 내부 구성을 도시한 것이다. N개의 입력 신호(V_I1-V_IN)로 구성되는 디지탈 입력 데이타는 1차 라인(L₁-L_N)으로부터 게이트(C)의 N개 대응 입력부에 공급된다. J를 연속하는 정수로 설정하면, 각각의 게이트 입력부는 게이트 입력 라인(S_J)을 통해 1차 라인(L_J)에 접속된 쇼트키 다이오드(D_J)로 구성된다. 퓨즈(F_CJ)는 게이트(C_J)의 입력부 라인(S_J(및 다이오드 D_J))을 출력부 라인(S_C)에 결합시킨다. 라인(S_C)에 접속된 반전기(N_C)는 게이트 출력신호(V_O)를 공급한다.

프로그래밍은 게이트(C)의 대응하는 입력부를 출력부와 분리시키기 위해 퓨즈(F_C1-F_CN)들중 어떤 정해진 것을 끊는 것을 내포한다. 신호(V_O)는 여전히 본래 그대로인 퓨즈와 연관된 신호(V_I1-V_IN)만으로된 논리 NAND가 된다.

제 1b 도는 게이트(C)를 표준 논리 표기로 나타낸 것이다. 이 표기는 PLD표기에는 부적합하다. 제 1c 도의 간략화된 표기는 이러한 문제를 경감시킨다. 제 1c 도에서 출력부의 라인(S_C)은 각각의 라인(L_J)과 수직으로 교차한다.

생겨난 각각의 교차점은 제 la 도에서 도시된 바와 같이 퓨즈(F_CJ(및 다이오드 D_J))를 통하여 라인(Sc)과 라인(L_J)의 전위 결합을 위해 프로그램되지 않은 위치를 나타낸다. 프로그램 되지않은 각각의 교차점은 작은 원으로 표시되어 프로그램식 소자의 교차점과 프로그램식 소자를 나타내지 않는 다른 회로의 교차점을 구별한다. (여기서 게이트 출력부만을 둘러싸고 있는) NAND기호가 라인(Sc)을 따라 적당한 위치에 놓여서 회로의 기능을 표시한다. 프로그램식 소자가 퓨즈 대신에 안티퓨즈라면 제 1c 도에 동일한 표기가 사용될 것이다.

제 2a 도 내지 제 2c 도는 종래의 프로그램되지 않은 논리 NOR게이트(E)의 내부 회로와, 이의 표준 논리 표기 및 이의 간략화된 표기를 각각 도시한 것이다. 게이트(C)에 관해서, 신호(V_I1-V_IN)는 게이트(E)의 입력 라인(L₁-L_N)에서 N입력부에 공급된다. 각각의 입력부는 제 2a 도에서 도시된 바와 같이 게이트 입력 라인(S_J)을 통해 라인(L_J)에 접속된 베이스를 갖는 NPN 트랜지스터 (Q_J)로 구성된다.

퓨즈(F_EJ)는 Q_J에미터를 게이트 출력부의 라인(S_E)에 접속시킨다. 게이트 출력신호(V_O)는 라인(S_E)에 접속된 반전기(N_E)로부터 공급된다.

게이트(E)는 게이트(C)와 동일한 방법으로 사용된다. 퓨즈(F_E1-F_EN)를 선택적으로 끊어버리면 신호(Vo)는 퓨즈가 본래 상태로 남아 있는 신호(V_I1-V_IN)만으로된 논리적 NOR가 된다. 또한, 제 2c 도의 간략화된 표기는 제 2b 도의 표준 표기보다 PLD 표기에 더 적합하다. 제 2c 도에서 원을 이룬 각각의 교차점은 퓨즈(F_EJ)를 통하여 라인(S_E)과 라인(L_J)의 전위 결합을 위해 프로그램되지 않은 위치를 나타낸다.

상술한 표현들은 논리 AND 및 논리 OR게이트에도 적용되며, 게이트(C)의 반전기(N_C)를 비바전 버퍼로써 대치(또는 직접 라인 Sc로부터 출력신호를 간단히 취함)하면 상기 게이트는 프로그램식 AND게이트로 변환된다. 게이트(E)에서 동일한 것이 행해져 이 게이트는 OR게이트로 변환된다.

종래 기술의 PLD표기로서 다수의 기본(또는 부울 ; Boolean) 논리 레벨을 조정하는 것은 곤란하다. 대다수가 고정된 논리 레벨을 갖는다. 통상적인 고정 레벨 PLD표기는 시그네틱스사에서 제조된 82S100, 82S103 및 82S105 집적회로이다. 82S100 및 82S105는 두개의 부울 논리 레벨을 갖으며, 82S103은 단일 레벨장치이다.

제 3a 도는 82S100에 대한 구조를 도시한 것이다. 회로의 입력 데이타는 M개의 입력핀(I₁-I_M)을 통해 상보형 출격 버퍼(W₁-W_M)에 전송되며, 이 버퍼는 배열 입력 라인(L₁-L_2M)에 참 입력 데이타 및 이의 보수를 공급하다.

P개 프로그램식 AND게이트(A₁-A_P)의 배열은 라인(L₁-L_2M)상의 데이타를 논리곱(AND)하여 부울 결과로서 제 1 논리 레벨을 제공하게 된다. 제 2 논리 레벨은 결과의 합을 형성한 것이다. 이것은 게이트(A₁-A_P)로부터의 데이타를 논리합(OR)하는 Q개 프로그램식 OR게이트(E_l-E_Q)의 배열로 행해진다. 배타 논리합(Exclusive-OR)게이트(X₁-X_Q)는 논리합된 데이타를 선택적으로 반전시킨다. 산출된 데이타는 버퍼(B₁-B_Q)를 통해 출력핀(O₁-O_Q)에 공급되며, 상기 버퍼의 활성은 외부적으로 제어될 수 있다.

82 S 103은 82 S 103이 OR논리 레벨을 갖지 않는다는 것을 제외하고는 82 S 100과 동일하다. 또한, AND 배열은 프로그램식 NAND게이트의 배열로 대치될 수 있으며, 이들 각각의 배별은 제 la 도에서 도시되어 있고, NAND게이트는 (Exclusive-OR)게이트에 바로 접속되어 있다.

제 3b 도는 82 S 105의 기본적인 구조 블럭을 도시한 것이다. 게이트(A₁-A_P)는 입력 라인(L₁-L_2M) 및 통상의 궤환 라인(feedback line ; L_E1, L_E2및 L_N)상의 데이타를 논리곱 시킨다. 논리곱된 데이타는 프로그램식 OR배열로서 통상의 게이트(E₁-E₄및 E_N)에 공급된다. SR플립플롭(FF₁및 FF₂)은 온-칩 데이타 기억장치를 제공한다.

이들의 데이타 입력은 클럭 신호(V_CK)와 동기로 게이트(E₁-E₄)로부터 나온 논리합된 데이타를 수신한다. 플립플롭 상태는 프리셋트 신호(Vp)를 통해 논리 "1"로 비동기식으로 셋트될 수 있다. FF₁출력 데이타 AND배열로 궤환된다.

FF₂출력 데이타는 외부 제어 가능한 버퍼(B_F)를 통해 핀(O_F)에 공급된다. 82 S 105는 또한 게이트(A₁-A_P)로부터 공급된 것과 상보인 데이타를 다시 이들 게이트로 궤환시키는 (단일) 프로그램식 NOR 루프를 갖는다. NOR루프는 라인(L_N)과 게이트(E_N)간에 접속된 반전기(N_N)로 형성된다.

미국 특허 제 4,422,072에서는 상술한 시그네틱스 PLD-S의 좀더 진보된 변형에 관해서 기재되어 있다. 보다 진보된 변형은 구조상에 있어서 보다 더 높은 적응성을 제공한다. 어느 정도까지, 이들은 다수의 서로다른 기본 논리 레벨을 달성하도록 프로그램될 수 있다. 이들 변형은 기본적으로 고정 레벨 사용에 관한 것이기 때문에, 이것은 이들의 내부 논리 자원, 패키지핀 및 수행능력에 어느 정도 희생을 감수해야 하는 부적합한 처리이다.

[본 발명의 설명]

본 발명은 단일 집적회로내에 서로다른 다수의 부울 논리 레벨을 달성하도록 사용자가 쉽사리 폴드백 루프로 구성할 수 있는 단일 프로그램식 논리 배열에 중점된 프로그램식 논리 구조를 제공한다. 이것은 사용상의 효율에 있어서 상당한 증가를 제공한다. 배열은 통상 여러가지 복잡한 주변 논리 소자를 제공한다. 배열은 통상 여러가지 복잡한 주변 논리 소자를 결합하는 고도로 적응력 있는 중아 상호 연결시스템으로서 작용한다.

특히, 본 발명의 프로그램식 논리 장치는 다수의 1차 라인상에 전송된 데이타에 관해서 동작하는 1차 논리 게이트의 배열을 사용한다. 각각의 게이트는 다수의 입력부를 갖으며, 이들 각각은 서로 다른 1차 라인에 접속되어 있다. 각각의 게이트는 또한 게이트 입력 데이타의 논리 NAND나 논리 NOR로서 출력 신호를 공급하는 출력부를 갖는다. 게이트는 각 게이트의 입력부를 이것의 출력부에 선택적으로 프로그램식으로 접속하는 소자를 갖는다. 1차 라인의 한 부분은 배열의 외부 입력 데이타를 수신하는 배열 입력 라인이다. 1차 라인의 다른부는 폴드백 게이트로 참조된 게이트의 대응부의 출력부의 각각 접속되어 출력신호를 수신하는 폴드백 라인이다.

여기서 "프로그램식 접속" 및 이와 유사한 용어가 사용되는 동안은, 이들 용어는 프로그램식 소자가 프로그래밍 동안 개방된 초기 폐 회로인 상황과 프로그램식 소자가 프로그래밍 동안 폐쇄되는 초기 개방 회로인 상황을 의미하는 것이다. 즉, "프로그램식 접속"은 퓨즈 및 안티퓨즈를 포함한다.

여러개의 다수의 논리 레벨을 얻기 위해 본 논리 장치를 구성하면 게이트 자체의 배열에 위치된 프로그램식 소자를 프로그래밍하는 것을 포함한다. 다른 소자는 프로그램 되어질 필요가 없다.

모든 게이트기 NAND게이트인 적합한 경우를 생각해 보자. 드모르가 정리(DeMorgans theorem)에 따르면, 반전된 입력을 갖는 NAND게이트는 OR게이트로서의 기능을 한다. 만일 본 배열에서의 게이트가 폴드백 라인에 접속된 한쌍의 입력부에 이의 출력부를 접속하도록 프로그램 되어지면, 이 게이트 및 폴드백 게이트의 대응하는 쌍을 통해 생겨난 폴드백 루프는 두레벨의 NAND논리를 산출한다. 이들은 OR논리의 레벨로 이어지는 AND논리 레베과 등가이다. 두 논리 레벨 이상은 배열을 통해 또다른 폴드백 루프를 프로그래밍 함으로써 달성될 수 있다. 본 발명의 주요한 특징은 장치를 통해 서로 다른 입력-출력 경로가 서로 다른 다수의 기본 논리 레벨을 갖도록 프로그램될 수 있다는 것이다. 이것은 본 발명을 매우 적응성 있도록 해준다.

본 발명의 양호한 실시예의 도면 및 기술을 설명함에 있어서 동일하거나 또는 매우 유사한 항목은 동일한 참조 기호로 표시하고 잇다. "I" 및 "O"로 시작하는 참조 기호는 각각 회로 입력 및 출력핀을 표시하는 것이다. "V"로 시작하는 참조 기호는 반드시 입력 및 출력핀에 전송될 필요가 없는 신호를 표시한다.

수직(크로싱)라인이 접지 기준에 접속되며 프로그램식 게이트의 배열 외부에 위치된 원을 이룬 각각의 교차점은 프로그램식 소자를 나타낸다. 이러한 소자를 적합하게 프로그래밍 하므로써, 수평(크로싱)라인은 논리 "0"으로 접지되거나 또는 논리 "1"의 개방 회로로서 남아 있는다.

[양호한 실시예의 설명]

제 4 도는 서로다른 다수의 논리 레벨을 달성하도록 프로그램될 수 있는 폴드백을 갖춘 단일칩 NAND 기본된 필드 프로그램식 논리장치를 도시한 것이다. 이 PLD는 2M개 배열 입력 라인(L₁-L_2M)과, R개 폴드백 라인(L_A1-L_AR)과, R개 폴드백 라인(L_A1-L_AR) 및 S개 폴드백 라인(L_B1-L_BR)으로 구성된 1차 라인 그룹을 갖는다. 집적 회로로의 입력 데이타는 입력핀(I₁-I_M)에서 각각의 상보형 출력 버퍼(W₁-W_M)들로 전송되며, 이 버퍼들은 참 입력 데이타 및 이의 보수를 입력 라인(L₁-L_2M)에 공급한다.

PLD는 프로그램식 NAND게이트의 배열을 갖으며, 이 NAND게이트의 입력부는 라인(L₁-L_2M, L_A1-L_AR및 L_B1-L_BS)에 각각 접속되어 있다. 각각의 NAND게이트는 (예를들어) 프로그래밍용 퓨즈를 사용하는 제 1a 도에서 도시된 바와 같이 구성된다. NAND배열의 한 부는 12개 폴드백 게이트 (C_A1-C_AR)로 구성되며, 이 게이트의 출력부는 각각 이들의 출력 신호를 라인(L_A1-L_AR)에 바로 공급한다. 배열의 나머지부는 S개 폴드백 게이트(C_B1-C_BS)로 구성되며, 이 게이트의 출력부는 동일하게 각각 라인(L_B1-L_BS)에 접속된다.

이러한 PLD를 프로그래밍함에 있어서, 각각의 게이트(C_AJ또는 C_BJ; 여기서 J는 연속하는 정수)의 출력부를 이의 폴드백 라인(L_A1또는 L_BJ)에 접속된 입력부에 접속하는 퓨즈는 개방회로를 만들도록 끊어져야된다.

선택적으로, 이들 특정한 퓨즈는 배열을 제조함에 있어서 간단히 삭제될 수 잇다.

프로그램식 배열은 또한 T개의 게이트(C_C1-C_CT)를 포함한다. 게이트(C_B1-C_BS및 C_C1-C_CT)로부터의 NAND 출력신호는 S개의 배타 논리합(Exclusive-OR)게이트(X_B1-X_BS) 및 T원자의 배타 논리합(Exclusive-OR)게이트(X_C1-X_CT)의 제 1 입력에 각각 제공된다.

게이트(X_B1-X_BS및 X_C1-X_CT)의 제 2 입력은 게이트(C_B1-C_BS및 C_C1-C_CT)로부터의 출력 데이타가 선택적으로 반전되도록 프로그램식으로 접지 가능하다.

프로그램식 접지를 제공하는 소자는 (예를들어) 상기 참조된 미국특허 제 4,422,072 호에서 기술된 방법으로 수행된다.

게이트(X_B1-X_BS및 X_C1-X_CT)로부터의 출력신호는 S개 출력핀(O_B1-O_BS) 및 T개 출력핀(O_C1-O_CT)에 각각 공급된다.

PLD는 제한된 수의 핀을 갖는다. 따라서, R은 통상 핀 사용 효율을 최대화 하기 위하여 S 보다 훨씬 더 높게 선택되어 진다.

여러가지 다수의 부울 논리 레벨은 NAND 배열을 통해 적합한 폴드백 루프를 구성함으로써 PLD에서 얻어질 수 있다.

폴드백 루프는 둘 이상의 폴드백 게이트-예를들어 게이트(C_A1및 C_A2)-각각의 둘 이상의 입력부를 이들의 출력부를 통하여 이들의 폴드백 라인-즉 여기서는 라인(L_A1및 L_A2)-을 따라 이들 폴드백 라인에 접속된 입력부에 의해 다른 게이트-예를 들어 게이트(C_C1)-의 출렵부까지 연장하는 완전한 전기적 경로가 존재하는 방식으로 배열을 프로그래밍함으로써 만들어진다.

상세히 기술하면, 라인(L_A1및 L_A2)을 따른 C_C1퓨즈-즉 라인(L_A1및 L_A2)에 접속된 게이트 입력부에 접속됨-는 본래대로 남아 있도록 허용된다. 만일에 사용자는 게이트(C_A1)가 핀(I₁-I_M)에서 입력 데이타에 응답하기를 원한다면, 라인(L₁-L_2M)을 따른 둘 이사의 C_A1퓨즈는 각 버퍼(W₁-W_M)의 출력에서 부터 연장하는 두 라인중 적어도 하나를 따르는 C_A1퓨즈가 끊어져야 한다는 조건부로 본래대로 남아있도록 허용된다. 만일에 사용자는 게이트가 핀 입력 데이타에 응답하기를 원한다면, 게이트(C_A2)에도 동일하게 적용된다.

결과로는 게이트(C_A1및 C_A2)가 정해진 라인(L₁-L_2M)으로부터의 배열 입력 데이타를 수신하여 제 1 NAND 논리레벨을 제공하는 것이다. 게이트(C_A1및 C_AA₂)로부터의 출력 신호는 게이트(C_C1)에 입력 신호로서 공급되어 제 2 NAND 논리 레벨을 얻게된다. 게이트(C_A1, C_A2및 C_A1)로 형성된 폴드백 루프는 이로써 두 레벨 NAND-NAND 배열을 제공한다.

NAND 게이트는 출력이 반전된 기능적으로는 AND 게이트이다. 그러므로 게이트(C_A1및 C_A1)는 이들의 출력에서 반전기를 갖는 AND 게이트이다. 이들 반전기는 기능적으로는 C_C1입력으로 시프트된다. 드모르간 정리에 의해, 반전된 입력을 갖는 NAND 게이트는 OR 기능을 수행한다. 따라서, 게이트(C_A1, C_A2및 C_C2)로 형성된 NAND-NAND 장치는 기능적으로는 2중 레벨 AND-OR 구조와 등가이다. 이것은 표준부울 적합(sum of products)을 제공한다.

상기의 폴드백 루프를 약간 변형시킴으로써, 하나이상의 추가 폴드백 푸르를 직렬로 위치시켜 3중 이상의 논리 레벨을 달성할 수 있다. 특히, 배열은 폴드백 게이트(C_A1및 C_A2)가 단독으로 라인(L₁-L_2M)으로 부터 나온 데이타 대신에 폴드백 라인을 통해 다른 폴드백 게이트로부터 나온 입력 데이타를 수신하도록 프로그램될 수 있다. 3중 레벨 장치는 AND-OR-NAND 구조(또는 NAND-AND-OR 구조)와 기능상 등가인 NAND-NAND-NAND 구조이다. 동일하게, 4중 레벨 장치는 AND-OR-AND-OR 구조의 기능상 등가인 NAND-NAND-NAND-NAND 구조이다. 물론, 단일 NAND 논리 레벨은 임의의 폴드백 루프와 함계 PLD를 통해 입력-출력 경로를 프로그래밍하지 않고 얻어진다.

중요하게는, 서로 다른 다수의 부울 논리 레벨은 PLD를 통해 서로 다른 입력-출력 경로상에서 존재할 수 있다. 따라서 다방면의 응용에 쉽사리 적용될 수 있다.

잠시 게이트(C_B1-C_BS)를 살펴보면, 이들 게이트는 보다 나은 적응성을 제공한다. 게이트(C_B1"C_BS)는 일반적으로 폴드백 게이트(A_A1-C_AR) 및 비폴드백 게이트(C_C1-C_CT)와 교환 가능하다. 또한, 게이트(C_B1-C_BS)는 중간 논리 레벨로 출력 데이타를 공급하는데 사용될 수 있다.

제 5 도를 살펴보면, 폴드백 루프가 서로 다른 다수의 논리 레벨을 달성하도록 프로그램될 수 있는 NOR 기본된 PLD의 구조 블럭을 도시한 것이다. PLD는 배열 입력 데이타를 수신하는 K개 입력 라인(L₁-_K)과 이러한 두 라인(L_A및 L_B)이 도시된 폴드백 라인 그룹을 갖는다. 이러한 PLD의 코어는 프로그램식 NOR 게이트 배열이며, 이들중 게이트(E_A, E 및 E_C)가 통상적이다. 각각의 NOR 게이트는 (예를 들어) 제 2a 도에서 도시된 바와 같은 구성이다. 게이트(E_A및 E_B)는 폴드백 게이트이며, 이 게이트의 출력부는 라인(L_A및 L_B)에 각각 접속되어 있다. 폴드백 게이트는 라인(L₁-L_K) 및 폴드백 라인에 각각 접속되며, 이것은 E_A및 E_B가 여기서는 라인(L_A및 L_B)에 각각 접속된 입력부를 갖지 않는 것으로 도시되어 있는데, 이것은 존재한다면 연관된 퓨즈가 프로그래밍 동안 발진을 방지하기 위해 파괴되어져야만 하기 때문이다. 게이트(E_B및 E_C)는 배열출력 데이타를 제공한다.

제 5 도의 PLD는 제 4 도의 것과 동일한 방법으로 사용된다. 제 4 도에서 일반적으로 상술된 방법으로 이러한 NOR 기본된 PLD를 프로그래밍하면 하나이상의 NOR 논리 레벨을 산출한다. 반전된 이력을 갖는 NOR 게이트는 드모르간 정리에 의해 AND 기능을 수행한다. 2중 레벨의 경우에 있어서, 생성된 NOR-NOR 구조는 기능상으로 OR-AND장치와 등가인 OR-AND 장치이다. 이것은 부울 합적(product of sums)을 제공한다.

제 4 도에서 폴드백을 갖춘 기본 NAND 배열은 제 6 도에서 도시된 구조 블럭을 갖는 좀더 복잡한 단일칩 PLD에서 중앙 연결 시스템으로서 작용한다. 여러 "장치"블럭으로 혹은 블럭으로부터 리이드하는 각각의 라인은 2개 이상의 라인일 수도 있다.

유념해야 할 것은, 주 프로그램식 배열은 NAND 게이트(C_A-C_F)로 구성된다. 상대적 규모로, PLD는 통상 사용효율을 최대화하기 위하여 대다수의 폴드백 게이트(C_A, C_B및 C_D)를 갖는다.

입력 장치(11 및 12)는 집적 회로의 핀(I 및 IO_F)에서 수신된 입력 데이타에 의해 논리적 동작을 수행하여 생성된 데이타를 라인(L₁-L₃)의 NAND 배열에 제공한다. 출력장치(13, 14 및 15)는 게이트(C_B, C_C및 C_F)로부터 나온 출력 데이타에 의해 논리적 동작을 수행하여 생성된 데이타를 핀(O_B, O_C및 IO_F)에 공급한다. 내부 장치(16 및 17)는 게이트(C_D및 C_E)로부터의 데이타에 의해 논리적 동작을 수행하여 생성된 데이타를 배열에 다시 제공한다. 장치(11 내지 17)는 반전기, 비반전 버퍼, 상보형 출력 버퍼, 플립플롭, 배타논리합(Exclusive-OR) 게이트, 계수기, 레지스터, 멀티플렉서, 디코더, 연산 논리 장치 및 메모리를 포함하는 여러형을 취할 수 있다.

이러한 구성의 기본적인 장점은 주면 온-칩 장치(또는 매크로)를 특정한 논리 연산을 수행하는 기능상 전체내에 교착시키는데 요구되는 "상호 접속" 및 "논리변환"소자를 단일 프로그램식 코어와 합체하는데 있다. 코어는 다음에 새로운 방식으로 조각 및 분배되어 칩상에서의 개개의 논리 매크로를 연결하는 각각의 신호 경로의 효율 수행을 최대로 한다.

제 7 도에서는 제 6 도의 PLD의 양호한 실시에를 도시한다. 제 7 도에서의 집적 회로는 안티퓨즈로 수행된다. 상술한 물질을 고려하여 제 7 도의 대부분은 자명하다. 따라서, 여기서는 단지 양호한 실시예로서 간략하게 기술된다.

장치(11 및 12)는 상보형 출력 버퍼(W₁및 W₂)이다. 장치(15)에서, 버퍼(B_F1)는 핀(IO_F)으로 전송하는 C_F출력 신호를 제어한다. 버퍼(B_F1)의 활성은 프로그램식으로 접지가능한 입력을 가진 버퍼(B_F2)의 출력으로부터 나온 신호에 의해 제어된다. 버퍼(B_F1)를 영구적으로 인에이블시키면 핀(IO_F)을 출력핀으로 만들어 C_F출력 데이타가 버퍼(W₂)로 궤환되는 것을 허용하여, 사용자는 핀(IO_F)를 입력핀으로서 사용하기 위한 시도를 할 필요가 없다. 반대로, 버퍼(B_F1)를 디스에이블 시키면 핀(I_OF)은 입력핀으로서 고정된다. 버퍼(B_F1)는 B_F2출력 신호가 논리 "1"일때 인에이블되며, 또한 이의 역도 성립된다.

출력 장치(14₁및 4₂)는 NAND 배열의 게이트(C_C1-C_C5)로서 사용된다. 장치(14₁)는 C_C2출력 데이타의 함수로서 핀(O_C1)으로 C_C1출력 데이타의 전송을 허용하거나 금지시킨다. 이러한 것은 C_C1출력 신호 경로에 놓여 있으며 활성이 C_C2출력 신호에 의해 제어되는 버퍼(B_C1)로 행해진다. 장치(14₂)는 동일하게 핀(O_C2)으로 C_C3및 C_C4출력 데이타의 배타 논리합(Exclusive-OR)의 전송을 제어한다. 이러한 기능을 수행하기 위해, 게이트(X_C1)은 C_C3및 C_C4출력 신호의 배타 논리합(Exclusive-OR)을 발생시킨다. 활성이 C_C5출력 신호의 제어하에 있는 버퍼 B_C2는 핀(O_C2)으로 X_C1출력 데이타의 전송을 제어한다. 버퍼(B_C1및 B_C2)는 게이트(C_C2및 C_C5)로부터 나온 각각의 출력 신호가 논리 "0"일때 인에이블 되며, 이의 역도 성립된다.

제 7 도의 PLD는 양호하게 80개의 게이트(C_A)를 갖는다. 이것은 확장된 폴드백 역량을 제공한다. PLD는 장치(12 및 15)의 8개 조합을 갖는다. PLD는 또한 4개의 장치(14₁)와, 버퍼 B_C1가 반전기로 대치된 동일형의 4개 장치 및 8개 장치(14₂)를 포함한다.

제 8 도는 제 6 도에 대한 다른 양호한 실시예를 도시한 것이다. 이러한 집적 회로는 퓨즈로 수행된다. 대부분이 자명하기 때문에 여기서는 제 8 도에서 간략하게 기술하고자 한다.

NAND 게이트(C_C6및 C_C7)는 출력장치(14₃)에서 사용된다. 이 장치는 C_C5를 출력 신호의 함수로서 C_C6참 출력 데이타 또는 이의 반전 전송을 제어한다. 이것은 C_C6출력 신호 및 프로그램식으로 논리 "0" 또는 "1"인 다른 신호 반전의 배타논리합(Exclusive-OR)을 발생시키는 게이트 X_C2로 달성된다. 활성이 C_C7출력 신호에 의해 제어되는 버퍼(B_C3)는 핀(O_C3)으로 X_C2출력 신호의 전송을 제어한다. 버퍼(B_C3)는 CCT출력 신호가 논리 "0"일때 인에이블되며, 이의 역도 성립된다.

NAND 게이트(C_E1-C_E7)가 내부 장치(17₁-17₃)에서 사용되어 온-칩 데이타 기억 장치를 제공한다. 장치(17₁)는 D형 플립플롭(F_E1)으로 구성되며, 이 플립플롭은 클럭 신호와 동기로 게이트(C_E1)으로부터 나온 데이타 이력 신호에 응답하여 라인(L_E1및 L_E2)상에 참 및 상보 출력 신호를 공급한다. 장치(17₂)는 SR 플립플롭(F_E2)으로 구성되며, 이 플립플롭은 클럭 신호와 동기로 게이트(C_E3및 C_E4)로부터 나온 데이타 입력신호에 응답하여 라인(L_E3및 L_E4)상에 참 및 상보 출력 신호를 공급한다. 플립플롭(F_E1및 F_E2)은 게이트(C_E2및 C_E5)로부터 나온 각각의 출력 신호에 응답하여 비동기식으로 논리 "0"으로 클리어될 수 있다. 클리어링은 C_E2및 C_E5출력 신호가 논리 "0"일때 나타나며, 이의 역도 성립된다.

장치(17₃)는 출력 신호가 각각의 플립플롭 클럭신호인 또다른 프로그램식 NAND 게이트(C_CK1및 C_CK2)의 배열을 갖는 플립플롭(F_E1및 F_E2)의 클럭킹을 제어한다. 각각의 게이트(C_CK1또는 C_CK2)의 입력부는 클럭 라인(L_CK1-L_CK3) 및 라인(L_E1-L_E4)에 각각 연결되어 있다. 라인(L_CK1-L_CK3) 각각은 C_E6출력 신호의 반전과, C_E7출력 신호 및 핀(ICK)에 공급된 클럭킹 신호의 반전을 전송한다.

제 8 도의 PLD는 적합하게 68개 폴드백 게이트(C_A)를 포함한다. 이것은 20개 장치(11) 및 8개 조합(12/15)을 갖는다. 4개 장치(14₁)와, 출력 반전을 갖는 4개 장치 및 8개 장치(14₃)가 있다. PLD는 또한 8개 장치(17₁) 및 8개 장치(17₂)를 갖는다. 모든 8개 플립플롭(F_E1또는 F_E2)를 제어하는 단지 하나의 게이트(C_E2또는 C_E5)가 있다. 장치(17₃)는 8개 게이트(C_CK1)와, 8 게이트(C_CK2)와, 4개 N_CK/W₃조합과, 2개 게이트(C_E6) 및 2개 게이트(C_E7)를 포함한다.

비록 본 발명이 특정 실시예에만 관해서 기술되어졌더라도, 이것은 단지 설명을 목적으로 한 것에 불과하며 청구되어질 본 발명의 범주를 제한하려는 것은 아니다. 예를 들어, 제 la 도의 NAND 게이트의 입력부 각각에서 다이오드 및 퓨즈의 위치는 바꿔어질 수 있으며, 각각의 입력부는 따라서 단지 게이트 입력라인으로만 구성된다. 제 2a 도에서도 동일하게 적용된다. NAND 및 NOR 게이트는 다이오드 및 바이폴라 트랜지스터가 아닌 다른 소자로 수행될 수 있다. 배타 논리합(Exclusive-OR) 게이트 대신에 사용될 수 있다. 프로그래밍은 마스크로 행해질 수 있다. 따라서, 본 기술에 능숙한 사람에게는 첨부된 특허청구범위에서 한정된 본 발명의 사상 및 범주를 벗어나지 않는 한 여러가지 변형과, 수정 및 응용이 가능하다.

Claims

다수의 제 1 차 라인(L₁…L_2M, L_B1…L_BS, L_A1…L_AR, L_A1, L_E1, L_D1, L_D2)과, 외부 입력 데이타를 수신하는 입력 라인(L₁…L_2M)이 존재하는 다수의 제 1 차 라인중 적어도 한 부분과, 각각의 게이트가 다수의 입력부(제 la 도 : D₁…D_N; 제 2a 도 : Q₁…Q_N)를 구비하고 있는 제 1 차 논리 게이트의 어레이와, 라인에 접속되는 각 게이트의 하나의 각 입력부와, 각 게이트의 각 입력부를 상기 게이트의 해당 출력부(C_C1…C_CT, C_B1…C_BS, E_A, C_A, C_A1…C_AR, C_E, C_D)에 선택적으로 프로그램식으로 접속시키는 수단(제 la 도 ; F_C1…F_CN; 제 2a 도 : F_E1…F_EN) 및, 출력 신호와 논리 NAND로서 공급하기 위해서 혹은 입력 데이타의 논리 NOR를 상기 출력부에 접속된 입력부로부터 공급하기 위해서 배열되는 출력부를 가진 프로그램식 논리회로를 포함하는 집적회로에 있어서, 상기 게이트의 적어도 일부는 각각 단일 게이트인 폴드백 게이트들이며, 각각의 폴드백 게이트는 바로 혹은 인버터만을 통해서 각 폴드백 라인(L_A1, L_A…L_AR, L_E, L_D1, L_D2)에 고정적으로 접속된 각각의 출력부(C_A, C_A…C_AR, C_E, C_D)를 구비하는데, 상기 각 폴드백 라인은 입력 라인으로 이용되지 않는 제 1 차 라인이며, 상기 각각의 폴드백 게이트(C_A, C_A1…C_AR, C_E, C_D)의 출력 신호에 배타적으로 의존하는 소정의 기능에 따라 각 폴드백 라인(L_A, L_A1, L_AR, L_E, L_D1, L_D2)에서 각각의 폴드백 데이타를 결정하기 위해 배열된 상기 각 폴드백 라인에 상기 각 출력부가 접속되는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적회로.
제 1 항에 있어서, 각각의 폴드백 게이트(C_A, C_A1…C_AR, C_E, C_D)는 모든 1차 라인에 또는 자신의 폴드백 라인을 제외한 모든 1차 라인에 각각 접속된 입력부를 갖는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 2 항에 있어서, 연결 수단(제 la 도 : E_C1…E_CN; 제 2a 도 : F_E1…F_EN)은 한 그룹의 필드 프로그램식 소자(제 la 도 : F_C1…F_CN; 제 2a 도 ; F_E1…F_EN)를 구비하는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 1 항에 있어서, 입력 및 폴드백 라인을 제외한 1차 라인(L_E1, L_E2…) 중 적어도 한 라인에 공급되는 내부 데이타를 발생하기 위해 게이트중 적어도 한 게이트로부터 나온 출력 데이타에 대해 적어도 하나이상의 논리 기능을 수행하는 내부 수단(제 8 도 ; F_E1, F_E2)을 구비하는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 1 항에 있어서, 데이타를 집적 회로로 또한 집적 회로로부터 전송하는 핀을 포함하며, 상기 핀(O_C1, O_C2)중 한 핀에 상기 게이트중 한 게이트로부터 나온 출력 신호와 논리적으로 동일하거나 반대인 출력 데이타를 공급하는 수단을 포함하며, 상기 공급 수단의 활성은 게이트중 다른 게이트로부터 나온 출력신호에 의해 제어되는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 1 항에 있어서, 출력 신호를 한쌍의 1차 게이트로부터 나온 출력 신호중 배타적 OR 또는 배타적 NOR의 어느 한쪽의 출력 신호로서 발생하기 위한 다른 게이트(X_C1)와, 상기 다른 게이트로부터 나온 출력신호와 논리적으로 동일하거나 또는 반대인 출력 신호를 발생하기 위한 수단(B_C2)을 포함하며, 상기 출력신호 발생 수단(B_C2)의 활성은 1차 게이트중 다른 게이트(X_C1)로부터 나온 출력 신호에 의해 제어되는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 1 항에 있어서, 1차 게이트중 한 게이트로부터 나온 출력 신호중 배타적 OR 또는 배타적 NOR중 어느 한쪽에 의한 출력신호와 프로그램식으로 논리 "0" 또는 "1"인 신호로서 발생하기 위한 다른 게이트(C_C1…X_CT, X_B1…X_BS)와, 상기 다른 게이트(X_C1)로부터 나온 출력 신호와 논리적으로 동일하거나 반대인 출력 신호를 발생하기 위한 수단을 포함하며, 상기 발생 수단(O_C3)의 활성은 1차 게이트중 다른 게이트로부터 나온 출력 신호에 의해 제어되는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 1 항에 있어서, 적어도 하나이상의 데이타 입력 신호에 응답하여 클럭 신호와 동기한 출력 신호를 발생하는 플립플롭(제 8 도 ; F_E1, F_E2)을 포함하며, 상기 각 데이타 출력 신호는 대응하는 게이트로부터 나온 출력 신호와 논리적으로 동일하거나 또는 반대인 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 8 항에 있어서, 입력 및 폴드백 라인을 제외한 1차 라인(L_E1, L_E2, L_E3, L_E4) 중 한 라인은 플립플롭(제 8 도 ; F_E1, F_E2)의 출력 신호와 논리적으로 동일하거나 반대인 데이타를 수신하는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 8 항에 있어서, 플립플롭(제 8 도 ; F_E1, F_E2)은 또한 제어 신호에 응답하여 클럭 신호와 무관하게 출력 신호를 제어하며, 상기 제어 신호는 게이트중 다른 게이트로부터 나온 출력 신호와 논리적으로 동일하거나 또는 반대인 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 8 항에 있어서, 한 라인이 입력 클럭킹 신호를 수신하는 다수의 다른 라인과, 한 출력부(C_CK1C_CK2) 및 상기 다른 라인에 각각 접속된 동수의 입력부를 갖는 다른 논리 게이트와, 상기 다른 게이트의 각 입력부를 출력부에 선택적으로 프로그램 가능하게 접속시키는 수단을 포함하며, 상기 다른 게이트의 출력부(C_CK1C_CK2)는 클럭 신호를 입력 데이타의 논리 NAND로서 다른 게이트에 공급하는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.
제 11 항에 있어서, 상기 다른 라인중 적어도 다른 한 라인은 1차 게이트의 다른 게이트로부터 나온 출력 신호와 논리적으로 동일하거나 또는 반대인 데이타를 수신하는 것을 특징으로 하는 프로그램식 논리회로를 포함한 집적 회로.