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JPH0194722A - イオン注入によるプログラム可能論理素子 - Google Patents

イオン注入によるプログラム可能論理素子

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Publication number
JPH0194722A
JPH0194722A JP62253044A JP25304487A JPH0194722A JP H0194722 A JPH0194722 A JP H0194722A JP 62253044 A JP62253044 A JP 62253044A JP 25304487 A JP25304487 A JP 25304487A JP H0194722 A JPH0194722 A JP H0194722A
Authority
JP
Japan
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transistors
transistor
ion implantation
logic
gate
Prior art date
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Pending
Application number
JP62253044A
Other languages
English (en)
Inventor
Setsushi Kamuro
節史 禿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP62253044A priority Critical patent/JPH0194722A/ja
Priority to US07/255,450 priority patent/US4952824A/en
Publication of JPH0194722A publication Critical patent/JPH0194722A/ja
Pending legal-status Critical Current

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    • H03—ELECTRONIC CIRCUITRY
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    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は各種の応用に対応した論理ＬＳＩを実現する回
路構成及びプロセス技術に関するもので、さらに詳しく
言えば、個々の応用にかかわらず成るプロセス工程まで
進めておき、その後、各応用に応じてイオン注入により
回路変更を可能にした論理ＬＳＩ用回路構成及びプロセ
ス技術に関するものである。
〈従来技術〉 個々の応用にかかわらず成るプロセス工程まで進めてお
き、その後、各応用に応じて回路変更を可能とした論理
ＬＳＩとして、ゲートアレイとプログラム可能論理素子
Ｐ　Ｌ　Ｄ　（ＰｒｏｇｒａｒｒｍａｂｌｅＬｏｇｉｃ
　Ｄｅｖｉｃｅ）が知られている。
ゲートアレイは一般にメタル工程前まで共通に作シ、そ
れ以降の２層のメタル及び２層のメタル間を接続するコ
ンタクト（スルーホール９ビアとも称する）の３工程に
関し各応用に応じた専用のマスクパターンを使用してそ
れぞれの応用に対応した論理ＬＳＩｔ−実現している。
ＰＬＤは一般に複数の入力部から入った入力信号の論理
積ＡＮＤをとるためのＡＮＤプレイがあシ、且つこの出
力線束の論理和ＯＲをとるためのＯＲアレイがろシ、こ
の出力をそのまま出力信号とする。ＡＮＤアレイとＯＲ
アレイの両アレイ又はどちらかの７レイ部は各応用に応
じて設定可能である。ＯＲプレイの一部の出力を７リツ
プフロツグに入力し、その出力をＡＮＤアレイの入力部
に戻す構成のものもある。ＡＮＤアレイ、ＯＲアレイの
論理設定はヒユーズ式になっているものが多い。
〈発明が解決しようとする問題点〉 従来のゲートアレイでは各応用に対応して第１層メタル
、第２層メタル及びそのメタル間を接続するコンタクト
の３工程用のフォトマスクを必要とし、当然メタル工程
を含めた以降の工程を必要とする。この結果、３枚のフ
ォトマスク作成の為の時間及びメタル工程以降のプロセ
ス処理の時間が必要となる。これらの時間は短納期を必
要とする市場の要望に対して十分対応しきれず問題点と
なる。
また、従来のＰＬＤではＡＮＤアレイとＯＲアレイの組
合でだけであって、少し複雑な論理は実現できず、自由
度が少ないという問題点がるる。
く問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、 ＭＯＳトランジスタで構成された論理セルと、縦積みさ
れた複数個のＮＭＯＳトランジスタ（ＰＭＯ５トランジ
スタ）であって、選択、非選択に対応してイオン注入に
ょシェンハンスメント形成或りはデプリージョン形に形
成され、且つ一方の端が前記論理セルの入力端子に接続
された入力信号発生回路と、 前記入力信号発生回路をなすＮＭＯＳトランジスタ（Ｐ
ＭＯ５トランジスタ）のゲートに接続された信号線と、 該信号線と電源の一方のレベルとの間に配置された負荷
素子と、 前記各信号線と電源の他方のレベル間に配置され、且つ
選択的なイオン注入により閾値が制御されたゲートに前
記論理セルからの出力信号が与えられるＮＭＯＳトラン
ジスタ（ＰＭＯ５トランジスタ）を備えた出力負荷トラ
ンジスタ群とからなるイオン注入によるプログラム可能
論理素子を提供するものである。
或いは、本発明は、ＭＯＳトランジスタで構成された論
理セルと、 並列接続された複数個のＮＭＯＳトランジスタ（ＰＭＯ
５トランジスタ）でろって、選択、非選択に対応してイ
オン注入によりエンハンスメント形成いはデプリージ言
ン形に形成され、且つ一方の端が前記論理セルの入力端
子に接続された入力信号発生回路と、 前記入力信号発生回路をなすＮＭＯＳトランジスタ（Ｐ
ＭＯ５トランジスタ）のゲートに接続された信号線と、 該信号線と電源の一方のレベルとの間に配置された負荷
素子と、 前記各信号線と電源の他方のレベルとの間に配置され、
且つ選択的なイオン注入により閾値が制御されたゲ′−
トに前記論理セルからの出力信号が代鰭、４，７い２．
□０５ｂ５７い。
を備えた出力負荷トランジスタ群とからなるイオン注入
によるプログラム可能論理素子を提供するものである。
また、上記ＭＯ８トランジスタにおいて、該ＭＯ５トラ
ンジスタのチャネル部上部にはメタル層が配置されず、
メタル処理工程後にＭＯＳ）？ンジスタへのイオン注入
を可能とするレイアウトが行われてなるものである。　
・ く作　用〉 上述の如く、ノーマリ−オン形ＭＯ９トランジスタやノ
ーマリ−オフ形ＭＯ５トランジスタを選択的に作９、こ
れらのゲート入力となっている信号線の信号レベルに影
響を受けない状態を作シ、一方エンハンスメント形ＭＯ
５トランジスタハケート入力となっている信号線の信号
レベルに応じてオン／オフ状態となる構成にすることに
より、論理素子製造工程に必要なフォトマスク数が減少
し、且つメタル工程以降のプロセス処理時間が大幅に減
少する。更にはフィールドプログラム可能（製品完成後
、使用者がプログラム装置を使用して任意のプログラム
が構成できる）ではないが、従来のＰＬＤに比べてよシ
複雑な論理を実現することが可能になる。
く実施例〉 第１図は本発明の１実施例でろって、１０１は１つの論
理ブロック、１０２及び１０３は論理ブロック闇の接続
関係を設定するスイッチ・プロッタである。各構成要素
とその働きは動作の説明と共に以下に述べる。（第１図
に示されるＭＯＳトランジスタは論理セル内のトランジ
スタを除き、例えばＮＭＯＳトランジスタとする。）１
１０〜ｌｌｎは論理セルでアリ、冨個ないし複数個の入
力と１個ないし複数個の出力を有したフリップフロップ
や論理ゲートである。論理セル内の機能は任意のもので
よい。たとえば、１１ＧがＤ形の７リツプフロツプ、１
１１がＲ５形の７リツプフロツプ、１１２〜ｌｌｎが４
人力ＮＯＲゲートといりように前もって固定しておいて
もよいし、前もって論理を固定せずＭＯＳトランジスタ
のチャネル部にイオン注入することにより論理を決定す
る方式にしてもよい。１例を第２図に示す。下表に示す
ように選択的にデプレッション形ＭＯ５トランジスタを
作ることにより第２図の回路はＮＡＮＤゲートとにもＮ
ＯＲゲートにもすることができる。
Ｅ：エンハンスメント形ＭＯＳトランジスタＤ：デプレ
ッション形ＭＯ８トランジスタ第１図に戻り、１１０〜
Ｉｌｎの論理セルに必要な電源と接地は図示していない
。論理セルにクロック信号等不可欠な信号線があれば専
用線を作っても本発明とは矛盾しない。論理セルの１部
にクロック信号等の共通信号を必要とする場合には特別
信号線２０１のような配線も可能であり、これも１本に
限る理由はなく複数本あってもかまわない。論理セルｌ
ｌｉが特別信号２０１を必要とする場合は当該論理セル
Ｉｌｉに接続されているＮＭＯＳトランジスタ２６ｉが
イオン注入によってデプレッション形に形成されてノー
マ輩−オン状態とする。特別信号線２０１に接続された
その他のイオン注入しなかったＮＭＯＳトランジスタは
エンハンスメント形であシ、ゲート電位が接地レベルで
あるからノーマリオフ状態である。
２０２〜２０ｆｆｉは信号線であシ、それぞれに負荷素
子２１２〜２１ｍが付いている。これらの負荷素子はエ
ンハンスメント形ＭＯ８トランジスタ。
デプレッション形ＭＯ５トランジスタ、ポリシリコン高
抵抗素子もしくはその他の構成のものであってもかまわ
ない。２０２〜２０ｍの信号線をゲート信号とするＮＭ
ＯＳトランジスタ群（１２２〜１２ｍ）、（１：（２〜
１３ｆｆｌ）、及び（１４２〜１４ｍ）を夫々縦積接線
し、ＮＭＯＳトランジスタｔ２ｍ、１ａｍ及び１４ｍの
ソースを接地レベルにし、ＮＭＯＳトランジスタ１２２
，１３２及び１４２のドレインにそれぞれ上記負荷素子
１２１．１３１．及び１４１を付け、これらのＮＭＯＳ
トランジスタ群の出力信号１２０，１８０゜及び１４０
を上記論理セル！１０の入力信号としている。論理セル
１夏０は３人力の場合について示してるるか、この入力
数が増減してもいっこうにかまわない。論理セル１１０
が２本の出力信号Ｍ１１５０と１６０を持つ場合を図示
したが、この出力数も増減してもかまわない。出力信号
１５０をゲート入力とするＮＭＯＳトランジスタ１５２
〜１５ｆｆｌのソースは全て接地し、各ドレインはそれ
ぞれ信号９２０２〜２０ｍにつながっている。
出力信ｔ１６０をゲート入力とするＮＭＯＳトランジス
タ１６２〜ＩＬｆｆｌのソースは全て接地し、各ドレイ
ンはそれぞれ信号線２０２〜２０ｍにつながっている。
論理セル１１０の入力につながっている縦積トランジス
タで信号＠２０２〜２（ｌｌの信号レベルの変化に対し
てオン／オフする必要のないＮＭＯＳトランジスタ（こ
れを以下、非選択ＭＯＳトランジスタと呼ぶ）に対しイ
オン注入を行ないデプレッション形にする。残シはエン
ハンスメント形でるる（これを以下、選択ＭＯ３トラン
ジスタと呼ぶ）。信号９２０２〜２０ｍの有効レベルは
低レベルでアシ、非有効レベルは高レベルでるる。１例
として、ＮＭＯＳトランジスタ１２２が選択ＭＯＳトラ
ンジスタでめり、エンハンスメント形ＭＯ５トランジス
タであるとし、１２３〜１２ｍは全て非選択ＭＯ５トラ
ンジスタでデプレッション形ＭＯ８トランジスタである
とする。信号線２０８〜２０ｍの信号線レベルにかかわ
らずＭＯＳトランジスタ１２３〜１２ｍはオン状態でろ
シ、信号線２０２が非選択状態、つまシ高レベルのとき
ＮＭＯＳトランジスタ！２２はオン状態となっており、
入力１２０は低レベルとなっている。次に信号線２０２
が選択状態、つまり低レベルのとき、ＮＭＯＳトランジ
スタ１２２はオフ状態となって、入力１２０は高レベル
となっている。
論理セルの出力信号をゲート入力とするＮＭＯＳトラン
ジスタ（１５２〜１５ｍ、　　１６２〜１６ｍ）で必要
なトランジスタはエンハンスメント形ＭＯＳトランジス
タとし、不要なトランジスタには適当な不純物をイオン
注入してしきい値電圧を高くしてノーマリ−オフ状態に
する。１例としてＮＭＯＳトランジスタ１５２だけをエ
ンハンスメント形ＭＯ５トランジスタとし、他の出力側
ＮＭＯ５トランジスタ（１５３〜１５ｍ、１６２〜１６
ｍ）を全て高しきい値のノーマリ−オフ状態のＭＯＳト
ランジスタであるとする。出力１６０のレベル変化に対
して信号線２０２〜２０ｍは全く変化しないが、出力！
５０が高レベルになればエンハンスメント形ＭＯ５トラ
ンジスタ１５２がオン状態となシ、信号線２０２を低レ
ベルにして有効信号を伝達する。もし論理セル１１０が
Ｄ形フリップフロップで入力１２０がＤ入力、出力１５
０が出力の反転Ｑ出力であるとすれば、論理セル１１０
は信号線２０１をクロック信号とするトグル形フリップ
フロップとして動作し、クロック信号の１／２分周した
出力を出力１５０に出力する。信号線２０２の情報はＭ
ＯＳトランジスタ１７２又は１８２を介して論理セルＩ
ｌｎの入力へ伝えることもできるし、スイッチＭＯ５ト
ランジスタ２２２又は２４２を介して隣接する論理ブロ
ックへ伝えることもできる。例えば信号線２０２の情報
を信号線２３２へ伝える場合には、スイッチＮＭＯＳト
ランジスタ２２２にイオン注入を行なってデプレッショ
ン形ＭＯ５トランジスタとしてノーマリ−オン状態にす
ればよい。
第１図の構成において、もう−度整理すると、各論理セ
ルの入力側にあるＭＯＳトランジスタは、非選択の場合
デプレッシ曹ン形ＭＯ８トランジスタとし、選択されて
いるＭＯＳトランジスタはエンハンスメント形ＭＯ５ト
ランジスタとする。出力側にあるＭＯＳトランジスタは
非選択の場合高しきい値のＮＭＯＳトランジスタとし、
選択されているＭＯＳトランジスタはエンハンスメント
形ＭＯ５トランジスタとする。信号線２０２〜２０ｍの
有効レベルは低レベルである。
第１図の実施例では論理セル以外のＭＯＳトランジスタ
は全てＮＭＯＳトランジスタで構成できる利点はあるが
、論理セルの入力回路で非選択入力は低レベルであシ、
このときそり非選択入力回路部では電力消費が生じる。
システム全体でみれば、非選択入力回路の数は選択入力
回路数に比べて非常に多いのが一般的で、１、非選択入
力回路部での電力消費は第１図の実施例での１つの欠点
である。
第３図は本発明の他の実施例であシ、第１図の実施例が
持つ非選択入力回路部での電力消費をなくしたものであ
る。
第３図で５０璽は論理ブロック、５ｏ２及び５０８は論
理ブロック間の接続関係を設定するスイッチ・ブロック
である二各構成要素とその働きは動作の説明と共に以下
に述べる。第３図において論理セル５！０．・・・５１
ｎの出力線に接続したＭＯＳ　トランジスタ５５２〜５
５ｍ、５６２〜５６ｍ。
５９２〜５９ｍｉｉＰＭＯ５トランジスタでアシ、その
他はＮＭＯＳトランジスタである。
第８図の特別信号線６０１．ＮＭＯＳトランジスタロ６
０〜６６ｎは第１図の特別信号線２０１゜ＮＭＯＳトラ
ンジスタ２６０〜２６ｎと同じであシ、第３図のスイッ
チブロック５０２，５０３゜スイッチＮＭＯ５トランジ
スタロ２２〜６２ｍ。
６４２〜６４ｍ、信号線６８２〜６８ｆｆ！、６５２〜
６５ｍはそれぞれ第１図のスイッチブロック１０２．１
０３．スイッチＭＯ５トランジスタ２２２〜２２ｍ、２
４２〜２４ｍ、信号１８２８２〜２Ｂｍ、２６２〜２５
ｍと同じである。
論理セル５１０は入力線５２０，５８０及び５４０によ
り入力され、信号線６０２〜６０ｍをゲート入力とする
ＮＭＯＳトランジスタ５２２〜５２ｍ、５８２〜５３ｍ
、５４２〜５４ｍをそれぞれ並列接続にし、ソースは全
て接地とし、且つドレイン側は各入力ごとに電源との間
にそれぞれ負荷素子５２１，５３１及び５４１が付いて
いる。
信号線６０２〜６０ｆｆｌの有効レベルは高レベルでア
シ、非選択時には低レベルになっている。論理セル５１
０〜５１ｎの入力回路を構成するＭＯＳトランジスタ（
５２２〜５２ｍ、５８２〜５８ｍ。
５４２〜５４ｍ、５７２〜５７ｍ、５８２〜５８ｍ）で
、非選択ＭＯ３トランジスタはイオン注入により高しき
い値ＮＭＯＳトランジスタにし、つまシノーマリ−オフ
状態にし、選択ＭＯ５トランジスタはエンハンスメント
形ＭＯ５トランジスタとする０ 論理セル５１０〜５１ｎの出力信号をゲート入力とする
ＰＭＯ５トランジスタ５５２〜５５ｍ。
５６２〜５６ｆｆｌ、５９２〜５９ｍの内、非選択ＭＯ
８トランジスタはイオン注入にょシ負の高しきい値ＰＭ
Ｏ８トランジスタ、っまシレーマリ−オフ状態のトラン
ジスタとし、選択ＭＯ９トランジスタはエンハンスメン
）形ＰＭＯ５トランジスタとする。１例として、５５２
が選択されたエンハンスメント形ＰＭＯ８トランジスタ
で、５５８〜５５ｆＦｌは全て非選択のノーマリ−オフ
状態のＰＭＯ８トランジスタであると考える。論理セル
５１Ｇの出力５５０が低レベルであればエンハンスメン
ト型ＰＭＯ８トランジスタ５５２はオン状態と゛なり、
信号線６０２は高レベルとなる。次ＫＮＭＯＳト５ンジ
スタ５２２が選択されたエンハンスメント形ＮＭＯＳト
ランジスタで、５２３〜５２ＦＦｌが非選択のノーマリ
−オフ状態のトランジスタであるとする。この場合、信
号線６０２が高レベルのためＮＭＯＳトランジスタ５２
２はオン状態となって通常は高レベルの入力線５２０が
低レベルとなる。もし論理セル５１０がＤ形スリップフ
ロップで５２０がＤ入力、５５０がＱ出力でるるとすれ
ば６０２をクロック偲号とするトグル形フリップフロッ
プとして動作することになる。
（但し、６６０はノーマリ−オン状態にあるとする）信
号線６０２〜６０ｍのそれぞれに接続されている全ての
ＰＭＯＳトランジスタが非選択のときには、接地側に付
いている負荷素子６１２〜６１ｍの働きによって低レベ
ルになる。
第４図はレイアウト図の１例を示す。第４図では第３図
の入力線５４０と出力線５６０を省略して示してるる。
同図に示す如く、ＭＯＳトランジスタ相互或いは他の素
子との接続に用いられるメタル層をＭＯＳトランジスタ
のチャネル上部に形成させないレイアウトを行えば、各
ＭＯ５トランジスタチャネル部の上部にはメタルがない
ので、メタル処理工程後であってもＭＯＳトランジスタ
のチャネル部に対してイオン注入が可能であって、イオ
ン注入後の製造工程が短縮できる。
第１図と第３図において、スイッチ・ブロック１０２．
１０３，５０２，５０３を構成するＭＯＳトランジスタ
株全てＮＭＯＳトランジスタで構成すると説明してきた
か、ＰＭＯＳトランジスタであっても同様の効果は得ら
れる。例えばＰＭＯＳトランジスタを使用する場合、そ
のゲート入力は電源とすればよい。当然、ＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを混用してもかまわな
いし、各スイッチ毎にＮＭＯＳ　トランジスタとＰＭＯ
Ｓトランジスタを並列接続して使用しても同様である。
第１図と第３図において、特別信号線２０１゜６０１と
各論理セルとの間の接続を制御するＮＭＯＳトランジス
タ２６０〜２６ｎ、６６０〜６６ｎをＰＭＯＳトランジ
スタで構成することも可能である。これは上述したスイ
ッチ・ブロックの場合と同様であるので説明は省略する
。
第１図の論理セルの入力信号発生回路及び出力負荷ＭＯ
５トランジスタ群は全てＮＭＯＳトランジスタで構成さ
れている。これらを全てＰＭＯＳトランジスタで構成す
ることも可能である。この場合、入力信号発生回路の縦
積ＭＯＳトランジスタのソースは接地の代りに電源に接
続し、負荷素子の対向電位な電源の代シに接地とする。
出力負荷ＰＭＯ５トランジスタ群のソースは接地の代シ
に電源に接続し、信号線の負荷素子の対向電位は電源の
代シに接地とする。
第８図の論理セルの入力信号発生回路はＮＭＯＳトラン
ジスタで構成され、出力負荷ＭＯ５トランジスタ群はＰ
ＭＯＳ　トランジスタで構成されているが、これを逆に
して、入力信号発生回路をＰＭＯＳトランジスタで構成
し、出力負荷ＭＯ８トランジスタ群をＮＭＯＳ　トラン
ジスタで構成する。ことも可能でるる。この場合、入力
信号発生回路の並列接続ＰＭＯ５トランジスタの全ソー
スを接地の代シに電源に接続し、負荷素子の対向電位は
電源の代シに接地とする。出力負荷ＮＭＯＳトランジス
タ群の全ソースは電源の代りに接地とし、信号線の負荷
素子の対向電位は接地の代りに電源とする。
〈発明の効果〉 本発明により、必要なフォトマスク数が減少し、且つメ
タル工程以降のプロセス処理時間が大幅に減少するため
、短納期を要する市場の要求に十分対応しきることが可
能になる。また、よシ複雑な論理構成が可能となるため
、非常に大きな自由度をもつ論理回路を実現することが
可能となる。
【図面の簡単な説明】
第１図は本発明のｌ実施例を示す回路構成図、第２図は
本発明の論理セルの１例を示す回路構成図、第８図は本
発明の他の１実施例を示す回路構成図、第４図は本発明
のレイアウト例を示す図である。 代理人　弁理士　杉　山　毅　至（他１名）第２図 第４図

Claims (1)

  1. 【特許請求の範囲】 １）ＭＯＳトランジスタで構成された論理セルと、縦積
    みされた複数個のＮＭＯＳトランジスタ（ＰＭＯＳトラ
    ンジスタ）であって、選択、非選択に対応してイオン注
    入によりエンハンスメント契約いはデプリージョン形に
    形成され、且つ一方の端が前記論理セルの入力端子に接
    続された入力信号発生回路と、 前記入力信号発生回路をなすＮＭＯＳトランジスタ（Ｐ
    ＭＯＳトランジスタ）のゲートに接続された信号線と、 該信号線と電源の一方のレベルとの間に配置された負荷
    素子と、 前記各信号線と電源の他方のレベル間に配置され、且つ
    選択的なイオン注入により閾値が制御されたゲートに前
    記論理セルからの出力信号が与えられるＮＭＯＳトラン
    ジスタ（ＰＭＯＳトランジスタ）を備えた出力負荷トラ
    ンジスタ群とからなることを特徴とするイオン注入によ
    るプログラム可能論理素子。 ２）ＭＯＳトランジスタで構成された論理セルと、並列
    接続された複数個のＮＭＯＳトランジスタ（ＰＭＯＳト
    ランジスタ）であって、選択、非選択に対応してイオン
    注入によりエンハンスメント形或いはデプリージョン形
    に形成され、且つ一方の端が前記論理セルの入力端子に
    接続された入力信号発生回路と、 前記入力信号発生回路をなすＮＭＯＳトランジスタ（Ｐ
    ＭＯＳトランジスタ）のゲートに接続された信号線と、 該信号線と電源の一方のレベルとの間に配置された負荷
    素子と、 前記各信号線と電源の他方のレベルとの間に配置され、
    且つ選択的なイオン注入により閾値が制御されたゲート
    に前記論理セルからの出力信号が与えられるＰＭＯＳト
    ランジスタ（ＮＭＯＳトランジスタ）を備えた出力負荷
    トランジスタ群とからなることを特徴とするイオン注入
    によるプログラム可能論理素子。 ３）上記ＭＯＳトランジスタにおいて、該ＭＯＳトラン
    ジスタのチャネル部上部にはメタル層が配置されず、メ
    タル処理工程後にＭＯＳトランジスタへのイオン注入を
    可能とするレイアウトが行われてなることを特徴とする
    特許請求の範囲第１、又は第２記載のイオン注入による
    プログラム可能論理素子。
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