KR940009361B1 - 복합형 직접회로소자 - Google Patents

Abstract

내용 없음.

Description

복합형 직접회로소자

제1도는 종래의 복합형 집적회로소자의 단면도

제2a도~m도는 본 발명의 실시예의 각 공정의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1,20 : 반도체기판 2 : 분리용 선택산화물층

6 : N웰영역 7 : 소오스영역

8 : 드레인영역 21,24,26 : 이산화규소층

22 : N⁺영역 23 : 에피택셜층

25,27 : 질화규소층 18 : 트렌치구(Trench 溝)

29,32,40 : 산화물층 30 : 채널스토퍼

31,37,41 : 다결정규소층 33,39 : 게이트산화물층

34 : 깊은(Deep)N⁺층 38 : P형불순물층

35 : 베이스층 36 : 매립채널

42,43 : N⁺영역 44 : 에미터

45 : P⁺영역 46 : P⁺베이스

47 : Al층

[산업상의 이용분야]

본 발명은 CCD(Charge Coupled Device)소자, CMOS소자 및 바이폴라소자를 실리콘반도체기판에 모놀리식(Monolithic)으로 형성한 소자에 관한 것으로, 특히 TV나 VTR에 이용하는 집적회로소자에 관한 것이다.

[종래의 기술 및 그 문제점]

TV나 VTR에 이용하는 복합형 집적회로소자에서는, CCD지연선 및 MOS트랜지스터를 실리콘반도체기판에 모놀리식으로 형성하여 이용하고 있다. 이 CCD지연선은 신호를 지연시키는 작용을 하는 것으로, 그 입출력회로와 클록회로를 MOS형 트랜지스터에 의해 구성하고 있다. 최근에는, 저소비전력화에 따라 이들 소자를 CMOS화하는 방향으로 나아가고 있으며, 전원전압도 9V에서 5V로 저전압을 이용하고 있는 것이 현재의 상황이다. 또, 1개의 외위기(外圍器)에 복수의 반도체소자를 탑재한 것도 시장에 나오고 있다.

제1도의 단면도로부터 알 수 있는 바와 같이, 이 BiMOS 디바이스는 P도전형의 실리콘반도체기판(1)에 분리용 선택산화물층(2…)에 의해 형성된 섬영역(A, B, C)에 이순서로 P-ch(channel) MOS트랜지스터(3), N-ch MOS트랜지스터(4) 및 CCD(5)를 모놀리식으로 형성하는 것은 상기와 같다. 또, P-ch MOS트랜지스터(3)는, 실리콘반도체기판(1)에 이른바 N웰영역(6)을 형성하고, 형성되는 PN접합단부를 실리콘반도체기판(1)의 표면으로 노출시킴과 더불어 분리용 선택산화물층(2)에 의해 보호되도록 하는 이른바 플래너구조로 하고 있다. 이들 구조는 공지의 것과 변함이 없으므로 상세한 설명은 생략하나, MOS트랜지스터에는 소오스영역(7), 드레인영역(8) 및 게이트(9)가 형성되며, CCD에도 인출부(10)를 형성하여 BiMOS소자를 구성한다.

종래, CCD소자는 N채널(이후, 채널을 ch로 약칭한다) MOS트랜지스터와 더불어 실리콘반도체기판에 모놀리식으로 형성되고 있는데, 이 회로구성으로서는 CCD외에 구동회로, 클록구동회로, 샘플홀드회로 및 출력회로에 의해 구성되는 것이 일반적이고, 전원전압은 상기와 같이 9V에서 5V로 변경되어 있다. 즉, 저소비전력에 따른 CMOS화와 더불어, 함께 사용되는 예컨대 바이폴라소자와의 전원전압을 일치시키기 위해 5V로 하고 있다.

그러나, 전원전압을 5V로 하면, 샘플홀드회로나 출력회로에 이용되고 있는 OP앰프의 직선성이 나빠지기 때문에, 특성열화를 일으켜 수율이 저하하는 문제점이 있다. 또한, 이 지연선은 신호를 지연시키는 기능을 가지고 있을 뿐이며, 게다가 다른 반도체기판에 형성한 거의 바이폴라소자로 이루어진 회로에 의해 이 신호가 처리되고 있다.

[발명의 목적]

본 발명은 상술한 문제점을 해결하기 위해 발명된 것으로, 특히 CCD, 및 CMOS 바이폴라 집적회로를 모놀리식으로 형성하여 CCD내부에 설치되는 선형증폭기의 직선성을 향상시켜 수율의 향상 및 기능확대를 피하는 것을 목적으로 한다.

[발명의 구성]

본 발명에 따른 복합형 직접회로소자는, 실리콘단결정 반도체기판 표면부분에 선택적으로 형성된 에피택셜성장층에 P채널형 MOS트랜지스터 및 바이폴라소자를 설치하고, 노출한 실리콘단결정 반도체기판 표면부분에 N패널형 MOS트랜지스터 및 CCD소자를 설치한 것을 특징으로 한다.

[작용]

상기한 구성의 본 발명은 CCD, CMOS 트랜지스터 및 바이폴라 트랜지스터를 반도체기판에 모놀리식으로 형성할 때, 종래의 CCD특성을 유지하는 한편, 복합소자로서의 특성을 만족시키기 위해 각 소자간의 분리도 완전하게 한다. 따라서, CCD와 N-ch MOS트랜지스터의 형성예정영역을 남기면서 P도전형의 반도체기판을 후의 에피택셜공정만큼 미리 에칭하여 매립영역의 기초를 형성해 놓는다. 이어서, 선택에피텍셜층을 퇴적하여 완전하게 매립영역을 완성함과 더불어 선택에피택셜층이 퇴적되지 않은 반도체기판표면과 평탄한 표면으로 함으로써, 후의 PEP(Photo Engraing Process)공정에 의한 미세가공이 용이해진다.

상기와 같이 바이폴라 트랜지스터 및 P-ch MOS트랜지스터의 형성예정영역의 에피택셜층과의 경계부근에 매립영역을 형성하고 있기 때문에, 소자분리용으로서 트렌치분리(Trench Isolation)를 행하여 각 영역의 분리를 완전하게 한다. 이 때문에, CCD형성영역은 에피택셜층이 아니라 P도전형의 반도체기판에서 구성되므로, 종래의 구조와 특성을 유지할 수 있다. 그에 반해, N도전형의 에피택셜층에 바이폴라 트랜지스터와 P-ch MOS트랜지스터를 형성하므로, N웰영역의 형성이 용이해진다.

[실시예]

이하, 본 발명의 실시예를 제2a도 ~m도를 참조하여 상세히 설명한다.

~20Ωcm의 P도전형 실리콘반도체기판(20) 표면에 CVD(Chemical Vapour Deposition)법에 의해 두께 1000Å의 산화규소 예컨대 이산화규소층(21)을 퇴적한 후, 900℃에서 어닐링공정을 행한다. 이어서, CCD와 N-ch MOS의 형성예정영역에 이산화규소층(21)을 남기는 PEP공정을 실시한다(제2a도 참조).

그후, 남긴 이산화규소층(21)을 마스크로 하여 불산/초산계 에칭액에 의해 실리콘반도체기판(20)을 3~4㎛(에피택셜층분)만 제거하여 제2b도의 단면형상으로 한다. 이어서, As 또는 Sb를 고상확산법 또는 이온주입법에 의해 N⁺확산을 행하여 CCD 및 N-ch MOS형성예정영역을 제외한 전면에 N⁺층(22)을 형성한다.

이 N⁺층(22)은 ρs= 18~25Ω/?, Xj =4㎛로 형성된다(제2c도 참조). 더욱이, 선택에피택셜층(23)을 노출한 N⁺층(22)의 전면에 퇴적하여 제2d도와 같이 평탄한 표면으로 한다.

이 선택에피택셜반응은 온도 1170℃, SiCl₄+ H₂+ PH₃또는 온도 1150℃, SiH₂Cl₂+ H₂+ HCl + PH₃에 의해 행하지만, 이산화규소층(21)이 있는 곳, 즉 CCD 및 N-ch MOS형성예정영역에는 N에피택셜층(23)이 성장하지 않는다. 이 에피택셜층(23)은 두께가 3~4㎛, ρvg =1.5~2.0Ωm로 되도록 하고 나서, CCD 및 N-ch MOS형성예정영역의 이산화규소층(21)을 제거하여 제2d도에 나타낸 바와 같이 평탄하게 한다.

이어서, 실리콘반도체기판을 950℃로 유지한 H₂+O₂분위기중에 유지하여 평탄한 표면에 두께 900Å의 산화물층 예컨대 이산화규소층(24)을 피복하고 나서 두께 700Å의 질화규소층(25)을 소정의 장소에 퇴적한 후, PEP공정에 의해 패터닝하여 제2e도의 단면형상으로 한다. 이 질화규소층(25)의 존재하에서 통상의 선택산화법에 의해 8000~10000Å의 두꺼운 이산화규소층(26)을 질화규소 예컨대 Si₃N₄층(25)이 없는 장소 즉 필드부분에 형성하고, 계속해서 질화규소층(25)을 제거하고 나서 새롭게 두께 2000Å의 질화규소 예컨대 Si₃N₄층(27)을 전면에 피복한다(제2f도 참조).

더욱이, 리소그래피(Lithography)기술에 의해 소자간 분리영역에 대응하는 위치에 개구부를 설치한 레지스트패턴(도시하지 않음)을 피착하고, CHF₃등의 기체를 이용한 반응성 이온에칭에 의해 새로운 질화규소 예컨대 Si₃N₄층(27)과 산화규소 예컨대 이산화규소층(24)에 이방성에칭을 실시한다. 그 후, 레지스트를 박리하고, 남아 있는 새로운 질화규소 예컨대 Si₃N₄층(27)과 이산화규소층(24)을 마스크로 하여 CBrF₃등을 이용하는 반응성 이온에칭에 의해 노출되어 있는 실리콘반도체기판(20)을 이방성 에칭하여 제2g도의 단면형상으로 한다. 이 반응성 이온에칭에 의해 트렌치구(28)를 만드는데, 그 깊이는 N⁺층(22)과 P형 실리콘반도체기판(20)사이에 형성되는 PN접합보다 충분히 깊게 하지 않으면 안된다.

이 트렌치구(28) 내부에는 염산화법에 의해 산화물층 예컨대 이산화규소층(29)을 피복하고 나서, 트렌치구 저부에 방전방지용 채널스토퍼의 형성공정으로 이행한다. 즉, B이온을 수직방향으로 150KeV·1×10¹⁴cm^-2로 주입하고 1000℃에서 30분간 어닐링하여 채널스토퍼(30)을 설치한다. 또, 이 트렌치구(28)내에는, 다결정규소층(31)을 충전하고 나서 그 상부를 산화하여 두께 2000Å의 산화물층 예컨대 이산화규소층(32)을 형성한다. 또한, 질화규소층(27)을 화학적 드라이에칭법에 의해 제거한다(제2h도). 이 방법은, 마그네트론관을 이용하여 발생한 플라즈마로부터 떨어진 위치로 이동한 래디컬 (Radical)에 의해 에칭하는 방법이다. 다음에 소자형성예정영역, 즉 다결정규소층(31…)간의 이산화규소층(24)을 제거하고, 새롭게 두께 500Å의 게이트산화물층(33)을 950℃, O₂+ HCl 분위기의 열산화법에 의해 형성하는데, 그 단면을 제2h도에 나타내었다.

여기에서, 바이폴라 트랜지스터 형성예정영역에 깊은 (Deep) N⁺영역(34)을 설치하기 위해³¹P⁺50KeV·5×10¹⁵cm^-2의 조건으로 이온주입공정을 실시하고 나서 1100℃로 유지한 질소분위기중에서 30분간 어닐링한다. 또, 바이폴라트랜지스터의 베이스영역(35)용의 이온주입공정을¹¹B⁺40KeV·1×10^1×cm^-2의 조건으로 행하고, N-ch MOS트랜지스터와 P-ch MOS트랜지스터의 채널주입공정을 실시하며, 더욱이 CCD의 N형 매립채널(36)을 형성한다. 이어서, 제1의 다결정규소층(37)을 4000Å 퇴적한 후, 도체화를 위해 950℃로 유지한 질소분위기에 10분, 옥시염화인(POCl₃)분위기에 30분, 다시 질소분위기에 10분 노출시키고, 계속해서 다결정규소층(37)의 첫번째의 폴리실리콘 PEP공정을 행하면, 제2i도의 단면구조로 된다. 이 PEP공정을 마친 CCD형성예정영역에는¹¹B⁺40KeV ·7×10^-11cm^-2조건으로 배리어주입공정을 행하고, 900℃로 유지한 질소분위기에서 30분간 어닐링하여 매립채널층(36)을 형성한다. 여기에서, 소자형성영역에 설치되어 상기의 공정에서 오염된 게이트산화물층(33)을 에칭에 의해 제거하면, 제2j도의 구조로 된다. 이 공정에서는 패터닝된 다결정규소층(37)에 인접하는 게이트산화물층(33)이 남으므로, 도면에 나타낸 바와 같은 2층구조로 된다.

상기 배리어주입공정에 의해 CCD영역에는 P형 불순물영역(38)이 형성되고, 새로운 게이트산화물층 예컨대 이산화규소층(38)은 950℃로 유지된 O₂+HCl분위기에 의한 열산화법에 의해 두께 500Å으로 형성되는데, 제2k도로부터 알 수 있는 바와같이 다결정규소층(37)의 노출면은 산화되어 산화물층(40)으로 피복된다.

여기에서 제2l도에 나타낸 바와같이 제2의 다결정규소층(41)을 4000Å 퇴적한 후, 도체화를 위해 950℃로 유지한 질소분위기에 10분, 옥시염화인(POCl₃)분위기에 30분, 다시 질소분위기에 10분 노출시키고, 계속해서 다결정규소층(41)의 두번째의 PEP공정을 행한다.

또한, N⁺PEP공정에 의해 CCD용의 N⁺영역(42), N-ch MOS의 N⁺영역(43) 및 바이폴라 트랜지스터의 에미터(44) 형성예정영역에 상당하는 게이트산화물층(39)을 에칭하고 나서,⁷⁵As⁺40KeV·1×10¹⁵cm^-2의 조건으로 이온주입한다. 이어서, 900℃로 유지한 산소분위기중에서 90분간 어닐링하여 활성화처리를 행한다. 최종적인 이온주입공정으로서 P-ch MOS트랜지스터의 P영역(45)과 NPN 바이폴라 트랜지스터의 P⁺베이스(46)를¹¹B⁺40KeV·1.5×10¹⁵cm^-2의 조건으로 실시한다. 또 소자의 보호막으로서 CVD(Non-doped산화규소) 3000Å, BPSG(Boron Phosphor Silicate Glass)층 9000Å, PSG(Phosphor Silicate Glass)층 2500Å을 퇴적하고, 950℃로 유지한 옥시염화인(POCl₃)분위기에 30분, 더욱이 질소분위기에 5분간 유지한다. 이 단면도를 나타낸 제2m도에서는 합체층(47)으로 하였다.

이어서, 접속(Contact)용 PEP공정과 두께 10000Å의 Al 또는 Al합금(Al-Si, Al-Si-Cu등)층(48)의 스퍼터링 및 패터닝공정, 이 금속층의 신터링공정을 거쳐 최종의 보호막인 CVD층을 증착하고, 패드 PEP공정을 마치면, 제2도에 나타낸 복합형 집적회로소자가 완성된다.

한편, 본원 청구범위의 각 구성요건에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상에서 설명한 바와 같이 본 발명에 따른 복합형 집적회로소자에 의하면, P도전형의 반도체기판에 CCD영역을 형성함으로써 종래와 구조 및 특성이 거의 동일한 소자를 얻을 수 있다. 게다가, 전면에 퇴적한 P도전형의 에피택셜성장층에 CCD를 형성하는 경우에는, 이 에피택셜층성장시에 매립영역용의 확산층으로 부터 불순물층이 사방으로 흩어져서 이 성장층의 ρS=20Ωcm가 불균일, 즉 오차가 커지게 되며, 게다가 그 제어가 어려우므로 양산시의 수율이 약화된다.

그러나 상기와 같이 반도체기판의 일부를 미리 에칭에 의해 제거해 놓고, 여기에 퇴적한 선택에피택셜층에 바이폴라 트랜지스터와 P-ch MOS트랜지스터를 설치하며, P도전형 반도체기판에는 종래와 같이 CCD 및 N-ch MOS트랜지스터를 형성한다.게다가, 선택에피택셜층의 표면과 P도전형 반도체기판의 표면을 균일한 평면으로 가공하여 미세가공을 가능하게 하고있다.

또, 매립에피택셜층을 기계적으로 연마하는 방법은, 기계의 가공정밀도가 충분하지 않아 두께 3~4㎛를 안정하게 가공하는 것은 곤란하다. 또, 매립에피택셜층에 의해 소자분리하면, N⁺매립에피택셜층의 횡방향의 확산이 4㎛정도로 되고, 또한 PN접합에 의한 분리에 있어서는 N과 N의 거리를 약 20㎛ 취해야만 하지만, 본 발명에서는 전면 N⁺매립과 폭 ~2㎛의 트렌치분리방식을 채용하고 있으므로, 소자점유면적이 적어진다.

Claims (1)

1. 실리콘단결정 반도체기판(20) 표면부분에 선택적으로 형성된 에피택셜성장층(32)의 제1영역에 형성된 P채널형 MOS트랜지스터와, 실리콘단결정 반도체기판(20) 표면부분에 선택적으로 형성된 에피택셜성장층(23)의 제2영역에 형성된 바이폴라소자, 노출한 상기 실리콘단결정 반도체기판(20) 표면부분의 제3영역에 형성된 N채널 MOS트랜지스터, 노출한 상기 실리콘단결정 반도체기판(20) 표면부분의 제4영역에 형성된 CCD소자 및, 상기 P채널형 MOS트랜지스터, 상기 바이폴라소자, 상기 N채널형 MOS트랜지스터및 상기 CCD소자내의 확산영역보다도 반도체기판내의 깊은 위치까지 설치되어 상기 제1영역, 제2영역, 제3영역 및 제4영역을 각각 분리하는 트렌치영역(29, 30, 31)을 갖춘 것을 특징으로 하는 복합형 집적회로소자.