[go: up one dir, main page]

KR910000020B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR910000020B1
KR910000020B1 KR1019880001873A KR880001873A KR910000020B1 KR 910000020 B1 KR910000020 B1 KR 910000020B1 KR 1019880001873 A KR1019880001873 A KR 1019880001873A KR 880001873 A KR880001873 A KR 880001873A KR 910000020 B1 KR910000020 B1 KR 910000020B1
Authority
KR
South Korea
Prior art keywords
film
hole
side wall
semiconductor device
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019880001873A
Other languages
English (en)
Other versions
KR880010495A (ko
Inventor
도시요 이토
신이치 다카
지로 오시마
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR880010495A publication Critical patent/KR880010495A/ko
Application granted granted Critical
Publication of KR910000020B1 publication Critical patent/KR910000020B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/01—Manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/311—Thin-film BJTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Bipolar Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명에 따른 반도체장치의 제조방법에 있어서 그 일실시예에 따른 공정상의 단면도.
제2도는 제1도의 일부구조를 나타낸 평면도.
제3도에서 제6도는 각각 종래 반도체장치의 제조방법에 대한 다른예를 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 웨이퍼 2 : N형 매립층
3 : N형 에피택셜층 4 : P+층
5 : 제1막(산화막) 6 : 제1구멍부
7 : 확산층 8 : 제1측벽
9 : 열린구멍 10 : 제2구멍부
11 : 제2막(텅스텐막) 12 : 제3구멍부
13 : 제2측벽 14 : 제4구멍부
15 : 제3막(텅스텐막) 16 : 콜렉터접점층
17 : 베이스접점층 18 : 에미터접점층
19 : 플라즈마산화막 20 : 배선
본 발명은 반도체장치를 제조하는 방법에 관한 것으로, 특히 2개의 반도체영역에 대해 그 접합간격을 작게 해줄 수 있도록 된 반도체장치의 제조방법에 관한 것이다.
일반적으로 바이폴러트랜지스터나 기억장치등과 같은 반도체장치에 있어서 고속화를 도모하기 위해서는, 접합부위간의 저항값을 낮춰 주기 위해 인접하는 반도체영역 사이의 접합간격을 작게 해 주어야 할 뿐만 아니라 각 반도체영역의 깊이를 얕게 해 주는 것이 요구되고 있다.
여기서, 접합간격이라 함은 예컨대 바이폴러트랜지스터일 경우 에미터와 베이스 사이의 간격이 되고 그 깊이는 에미터등과 같은 반도체영역의 두께가 되는데, 상기 접합간격을 작게 해 주기 위한 방법으로서는 다음과 같은 것들이 있다.
(1) 제3도에 도시된 바와같이 패터닝(patterning) 되어져 있는 실리콘질화막(31)을 마스크로 써서 실리콘 산화막(32)을 제거해줌으로써 접촉구멍(contact hole)이 형성되도록 한다.
(2) 제4도(a),(b),(c)에 도시된 바와같이 패터닝 되어져 있는 실리콘질화막(41)을 사이에 두고 확산층(42)을 형성시켜 주고난 다음 그 실리콘질화막(41)과 로코스(Local Oxidation of Silicon) 산화막(43)을 제거해 줌으로써 접촉구멍(44)이 형성되도록 한다.
(3) 제5a,b,c도에 도시된 바와같이, 접촉구멍(51)이 형성되도록 패터닝해서 확산층(52)을 형성시켜준 다음 그 부분을 그대로 접촉구멍(51)으로 이용한다.
(4) 제6도에 도시된 바와같이, 확산원을 겸하는 비소(As)가 도핑되어진 폴리실리콘(61)을 양측배선으로써서 이 폴리실리콘(61)에 끼워진 산화막(62)을 가지고 접합간격을 결정해 준다.
그런데 상기한 바와같은 종래의 방법에는 각각 다음과 같은 문제점이 있게 된다. 즉
(1) 제3도의 방법에 대해서는, 상기 실리콘질화막(31)의 패터닝정밀도에 따라 접촉구멍(33)의 크기가 결정되기 때문에 접합간격을 작게 해주는 데 한계가 있다.
(2) 또 제4도의 방법에 대해서는 로코스에 의해 접합간격이 결정되기 때문에 접합부위의 저항을 크게 감소시켜 줄 수가 있기는 하나, 로코스에지(edge)부의 결함이 소자특성에 악영향을 줄 수 있게 될 뿐만 아니라 산화과정이라 할 수 있는 고온열처리과정으로 말미암아 확산윤곽이 변환되게 하고, 또 실리콘질화막(41)을 통해 이온을 주입하게 되므로 상기 질화막(41)이 변질되게 된다.
(3) 또 제5도의 방법에 대해서는, 실리콘기판 위에서 레지스트블록에다 이온을 주입시켜 줌으로써 확산층(52)을 형성시켜 주도록 되어 있기 때문에, 이온주입후 포토레지스트를 완전히 제거해 주는 것이 곤란하고 그 때문에 소자특성 및 신뢰성이 떨어지게 된다.
(4) 제6도의 방법에 대해서는, 폴리실리콘(61)을 기판위에서 에칭해 주기가 어려워, 기판과 전극사이의 경계면이 열화되게 된다.
이와같이 반도체영역의 접합간격을 작게 해 주기 위한 종래의 반도체장치 제조방법에 있어서는, 접합간격을 만족할 만큼 충분히 작게 설정해 줄 수가 없고, 또 설사 설정해줄 수가 있다 하더라도 소자특성이 저하되게 되는 등 문제점을 갖고 있었다.
이에 본 발명은 상기와 같은 문제점을 해결해 주기 위해 발명된 것으로, 반도체소자의 제1막에 형성된 제1구멍부 둘레에 제1측벽을 형성시켜 줌으로서, 이 측벽에 의해 형성되어진 제2구멍부에다 제2막을 형성시켜 주고 나서 상기 제1측벽을 제거한 다음 상기 제1 및 제2막에 의해 형성되어진 제3구멍부에 제2측벽을 형성시켜 주고, 이어 제2측벽에 의해 형성되어진 제4구멍부에다 제3막을 형성시켜 주는 공정을 거치게 함으로써 소자특성을 저하시키는 일 없이 접합간격을 극히 작게 설정해 줄 수 있도록 된 반도체장치의 제조방법을 제공함에 그 목적이 있다.
이하 본 발명의 구성 및 작용 효과를 예시된 도면에 의거 상세히 설명한다.
본 발명은 반도체장치위에 제1막(5)을 형성시키는 제1공정과, 상기 제1막(5)에 제1구멍부(6)를 형성시키는 제2공정, 상기 제1구멍부(6)의 가장자리에 제1측벽(8)을 형성시키는 제3공정, 상기 제1측벽(8)에 의해 형성된 제2구멍부(10)에 제2막(11)을 형성시키는 제4공정, 상기 제1측벽(8)을 제거해 주는 제5공정, 상기 제1막(5)과 상기 제2막(11)에 의해 형성된 제3구멍부(12)의 가장자리에 제2측벽(13)을 형성시키는 제6공정 및, 상기 제2측벽(13)에 의해 형성되어진 제4구멍부(14)에 제3막(15)을 형성시키는 제7공정으로 이루어 진다.
상기와 같은 공정으로 이루어지는 본 발명은, 2개의 반도체영역(16),(17)간의 접합간격이 제2측벽(13)의 폭에 따라 규정되어지게 되는바, 이 측벽(13)의 폭을 작은 값으로 제어해 주기가 쉬우므로 2개의 반도체영역(16),(17)간의 접합간격을 작게 해 주는 것이 가능해지게 된다.
상기와 같은 본 발명의 제조방법은 고속바이폴라트랜지스터의 제조를 예로 들어 설명하면 다음과 같다.
제1a도~제1i도에는 본 발명의 실시예에 따른 공정상의 반도체장치의 단면도가 도시되어져 있는바, 그중 제1a도에는 통상의 공정에 따라 형성되어진 P형 웨이퍼(1)와 N형 매립층(2), N형 에피택셜(epitaxial)층(3) 및 분리용 P형(4)이 도시되어져 있다.
이와같은 기존의 상태로 부터 상기 에피택셜층(3)의 상부에 산화막(제1막)(5)을 형성시켜준 다음 이 산화막(5)에 에피택셜층(3)이 노출되도록 제1구멍부(6)를 형성시켜 주고나서, 이 에피택셜층(3)에 제1구멍부(6)를 통해 P형 불순물을 이온주입해 줌으로써 나중에 베이스를 형성시켜 주도록 된 P형 확산층(7)을 형성시켜 주며(제1a도 참조), 이어 산화막(5)을 그대로 둔채 장치의 전표면에다 산화막(5)과는 재질이 다른 플라즈마질화막(8)을 1㎛ 두께로 쌓아준 다음 비등방적인 드라이에칭으로 제1구멍부(6)의 둘레아다 제1측벽(8)을 형성시켜 주고, 이어 선택적으로 에칭을 실시하여 콜렉터접점부(16)용 열린구멍(9)을 형성시켜 주며, 상기 측벽(8)에 의해 형성되어진 제2구멍부(10)의 에미터부와 콜렉터부에다 예컨대 50(KeV)의 에너지와 5×1015(㎝-2)의 도우즈량으로 비소를 이온 주입해준다(제1b도 참조). 그 뒤, 상기 열린구멍(9)과 제2구멍부(10)에다 선택적 기상성장법(CVD)으로 텅스텐을 5000Å 퇴적시켜 줌으로써 텅스텐막(11)(제2막)을 형성시켜 주고(제1c도의 참조), 이어 선택적 웨트(wet) 에칭법으로 상기 제1측벽(8)을 제거해 주게 되는데(제1d도의 참조), 이 경우 상기 제1측벽(8)이 상기한 바와 같이 플라즈마질화막에 의해 형성되어진 것이고, 또 상기 산화막(5)과 재질이 다르기 때문에 제거를 위한 에칭처리에 의해 제1측벽(8)자체를 제거해 줄 수가 있게 된다.
이어, 플라즈마산화막(13)을 전 표면에 1㎛ 퇴적시켜준 뒤 드라이에칭을 행함으로써, 상기 텅스텐막(11)과 산화막(5)으로 형성되어진 제3구멍부(12)의 둘레 및 열린구멍(9)의 둘레에 베이스접점부(17)를 설치하기 위한 제2측벽(13)을 형성시킨다(제1e도 참조).
다음에는 고농도의 붕소(B) 가스안의 붕소를 40KeV 에너지와 2×1015Cm-2의 도우즈량으로 이온주입한 뒤 상기 제2측벽(13)에 의해 형성된 제구멍부(14)에다 앞서와 마찬가지로 선택적 기상성장법에 의해 텅스텐을 3000Å 두께로 퇴적시켜 텅스텐막(15)(제3막)을 형성시켜 주게 되는데, 이때 텅스텐막(15)을 상기 텅스텐막(11)의 두께보다 얇게 형성시켜 줌으로써 양 텅스텐막(11),(15)이 측벽(13)을 넘어 접촉되지 않는 형태가 되도록 해 주며, 이어 1000℃의 온도에서 질소(N2)가스를 15분동안 확산시켜 줌으로써 콜렉터와 베이스 및 에미터의 각 접촉층(16),(17),(18)을 동시에 형성시켜준다(제1f도 참조).
다음에는, 전표면에 플라즈마산화막(19)을 5000Å의 두께로 퇴적시켜 준 다음(제1g도 참조) 전극을 인출해 내기 위해 선택적으로 에칭을 실시하고(제1h도 참조), 이어 통상적인 공정으로 알루미늄(20)을 1㎛의 두께로 퇴적시켜 준 다음, 선택적 에칭법에 따라 배선(20)을 형성시켜 주게 되는데(제1i도 참조), 여기서 베이스(17)는 제2도에 도시된 바와 같은 형태로 인출된 전극구조를 갖는다.
이와같이 본 발명은 상기 실시예와 같은 방법을 통해 여러가지 효과를 얻을 수 있게 되는바, 우선 그 기본적인 효과들을 들면 다음과 같다.
(1) 측벽(13)의 폭을 조절하기가 쉬우므로 베이스(17)와 에미터(18)의 접합간격을 원하는 크기로 결정해 줄 수가 있고, 그에 따라 소자특성이 저하되는 일 없이 안정적이고도 낮은 값의 접합저항을 얻을 수가 있다.
(2) 불필요한 산화와 같은 고온열처리공정을 생략할 수 있고, 확산윤곽을 얕게 제어해 주는 것이 가능해 지게 된다.
(3) 상기 에미터접점부(18)가 2회의 측벽형성공정으로 이루어지게 되므로 에미터접점부(18)를 형성시켜주기 위해 종래에 실시되던 미세한 레지스트에 의한 별도의 패터닝공정이 필요없게 된다.
그 밖에 다른 부수적인 효과로서는, 측벽(8),(13)을 형성시켜 주는 기술과 이들 측벽으로 이루어지는 구멍부(10),(14)에 막들을 선택적으로 퇴적시켜 주는 기술들이 사용되기 때문에 반도체장치의 평탄화가 이루어지게 되는 효과도 얻어지게 되는바, 본 발명에 따른 실시예에서는 베이스접점부(17)가 형성된 다음 제1f,g도에 도시된 바와 같이 막(15),(19)이 형성되어지면서 선택적으로 에칭이 실시되게 되는바, 이 공정에서 레지스터나 바이어스스퍼터(bias sputter)등에 대해 에치백공정(etch back process)을 실시하게 되면 보다 높은 평탄성이 얻어지게 된다. 더욱 이 경우 에미터접점부(18) 및 콜렉터접점부(16)가 베이스 접점부(17)에 비해 높은 계단층을 갖기 때문에 에치백 공정에 의해 자동적으로 열린 구멍을 형성시켜 주는 것이 가능해 지게 된다.
한편, 상기 실시예에서는 고융점을 갖는 금속인 텅스텐을 측벽(8),(13)과 구멍부(10),(14)에다 퇴적시킨 다음 그 부분을 인출시켜 전극을 겸하는 접점부로서 사용하도록 되어 있는데, 여기서 텅스텐 대신 인(P)이나 붕소(B)등과 같은 고농도불순물을 함유하는 실리콘으로 선택적 에피택셜을 실시해 주게 되면 이를 그대로 확산원으로 사용할 수도 있는 이점이 있다.
이와같이 본 발명에 의하면, 소자특성이 저하되는 일이 없이 반도체영역 접합간격을 작게 해 줄 수 있는 효과가 있다.

Claims (1)

  1. 반도체장치위에 제1막(5)을 형성시키는 제1공정과, 상기 제1막(5)에 제1구멍부(6)를 형성시키는 제2공정, 상기 제1구멍부(6)의 가장자리에 제1측벽(8)을 형성시키는 제3공정, 상기 제1측벽(8)에 의해 형성되어진 제2구멍부(10)에다 제2막(11)을 형성시키는 제4공정, 상기 제1측벽(8)을 제거해 주는 제5공정, 상기 제1막(5)과 상기 제2막(11)에 의해 형성되어진 제3구멍부(12)의 가장자리에다 제2측벽(13)을 형성시켜 주는 제6공정 및, 상기 제2측벽(13)에 의해 형성되어진 제4구멍부(14)에다 제3막(15)을 형성시키는 제7공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
KR1019880001873A 1987-02-24 1988-02-23 반도체장치의 제조방법 Expired KR910000020B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP62039027A JPS63207177A (ja) 1987-02-24 1987-02-24 半導体装置の製造方法
JP62-039027 1987-02-24
JP62-39027 1987-02-24

Publications (2)

Publication Number Publication Date
KR880010495A KR880010495A (ko) 1988-10-10
KR910000020B1 true KR910000020B1 (ko) 1991-01-19

Family

ID=12541626

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880001873A Expired KR910000020B1 (ko) 1987-02-24 1988-02-23 반도체장치의 제조방법

Country Status (3)

Country Link
US (1) US4910170A (ko)
JP (1) JPS63207177A (ko)
KR (1) KR910000020B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4967254A (en) * 1987-07-16 1990-10-30 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US4971929A (en) * 1988-06-30 1990-11-20 Microwave Modules & Devices, Inc. Method of making RF transistor employing dual metallization with self-aligned first metal
US4988632A (en) * 1990-01-02 1991-01-29 Motorola, Inc. Bipolar process using selective silicon deposition
US5045483A (en) * 1990-04-02 1991-09-03 National Semiconductor Corporation Self-aligned silicided base bipolar transistor and resistor and method of fabrication
US5342808A (en) * 1992-03-12 1994-08-30 Hewlett-Packard Company Aperture size control for etched vias and metal contacts
EP0569745A1 (de) * 1992-05-14 1993-11-18 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Feldeffekttransistoren mit asymmetrischer Gate-Struktur
US6040604A (en) * 1997-07-21 2000-03-21 Motorola, Inc. Semiconductor component comprising an electrostatic-discharge protection device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4696097A (en) * 1985-10-08 1987-09-29 Motorola, Inc. Poly-sidewall contact semiconductor device method
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length
US4798928A (en) * 1987-03-26 1989-01-17 Foster Wheeler Energy Corporation Apparatus for tack welding a tube to a tubesheet
US4799990A (en) * 1987-04-30 1989-01-24 Ibm Corporation Method of self-aligning a trench isolation structure to an implanted well region

Also Published As

Publication number Publication date
JPH0513535B2 (ko) 1993-02-22
JPS63207177A (ja) 1988-08-26
US4910170A (en) 1990-03-20
KR880010495A (ko) 1988-10-10

Similar Documents

Publication Publication Date Title
US4209349A (en) Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching
US4689872A (en) Method of manufacturing a semiconductor device
US4545113A (en) Process for fabricating a lateral transistor having self-aligned base and base contact
JPH038343A (ja) バイポーラトランジスタとその製造方法
EP0051534B1 (en) A method of fabricating a self-aligned integrated circuit structure using differential oxide growth
EP0052038B1 (en) Method of fabricating integrated circuit structure
US5830799A (en) Method for forming embedded diffusion layers using an alignment mark
KR910000020B1 (ko) 반도체장치의 제조방법
KR930010116B1 (ko) BiCMOS 소자의 제조방법
US5571731A (en) Procedure for the manufacture of bipolar transistors without epitaxy and with fully implanted base and collector regions which are self-positioning relative to each other
EP0076147B1 (en) Method of producing a semiconductor device comprising an isolation region
JPS6110996B2 (ko)
US5893743A (en) Process of fabricating semiconductor device
JP3063122B2 (ja) 半導体装置およびその製造方法
JP3052347B2 (ja) 半導体装置及びその製造方法
JPH01155660A (ja) 半導体装置の製造方法
JPS62185369A (ja) 半導体装置の製造方法
JPS60127756A (ja) 相補型電界効果半導体装置
JPS6120367A (ja) 半導体装置の製造方法
JPH04245438A (ja) 半導体装置の製造方法
JPS63138764A (ja) 半導体集積回路およびその製造方法
JPH0496332A (ja) 半導体装置の製造方法
JPH05291273A (ja) 半導体装置及びその製造方法
JPH0212940A (ja) 半導体装置の製造方法
JPH02260429A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20040120

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20040120

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000