KR940004418B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제1도 내지 제4도는 본 발명에 관한 반도체장치 및 그 제조공정을 나타낸 단면도.

제5도 내지 제8b도는 본 발명에 관한 반도체장치를 나타낸 평면도.

제9a도는 종래 기술에 의한 반도체장치를 나타낸 단면도.

제9b도는 종래 기술에 의한 반도체장치를 나타낸 평면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 필트산화막 12 : 폴리실리콘배선층

13 : BPSG-SiO₂막 14 : 접속구멍

15 : 도랑구조 16 : 1층째의 Al배선

17 : SiO₂18 : 관통구멍

19 : 2층째의 Al배선 20 : SiN막

[산업상의 이용분야]

본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 반도체장치의 내습성(耐濕性)을 향상시키는 기술에 관한 것이다.

[종래의 기술]

반도체장치에 있어서는 현재 Al(알루미늄)배선이 널리 이용되고 있다. Al배선은 대단히 부식되기 쉽고, 이 Al배선의 부식은 반도체집적회로장치의 신뢰성을 고려함에 있어 대단히 중요한 문제이다. Al배선을 부식시키는 원인의 첫번째로서 언급되는 것이 수분의 칩입으로 인한 제품의 내습성불량이 문제로 된다.

특히, 플라스틱수지(Plastic 樹脂)에 의해 몰드(Mold)시킨 플라스틱 패케이징에서는 플라스틱수지와 리드(Lead)인 동(銅)등의 금속으로의 밀착성이 나빠지기 때문에 패케이지의 리드부분에서의 수분침입을 완전히 막기는 곤란하다. 또한, 플라스틱수지 자체에도 다소의 흡습성(吸濕性)이 있다.

이 때문에 종래 반도체칩의 내습성향상의 대책으로 표면보호막(Pass ivation막)이 이용되고 있다. 표면보호막으로서는 실리콘산화막(SiN)등이 사용되고 있다. 이 표면보호막은 칩의 상방향에서의 수분침입에 대해서는 효과가 있다. 그러나, 반도체장치의 제조공정에 있어서 웨이퍼 전면에 표면보호막을 형성한 후, 웨이퍼를 다이싱(Dicing)하여 칩이 절단되면, 이로 인해 칩의 측면에서는 표면보호막이 형성되지 않기 때문에 칩측면에서의 수분침입이 큰 문제로 된다.

제9a도는 종래의 기술에 의한 반도체장치의 칩선단부의 단면도이고, 제9b도는 종래의 기술에 의한 반도체장치의 평면도를 나타낸 것이다.

상기 제9a도에 나타낸 바와 같이, 종래의 기술에 의한 반도체장치에서는 칩의 상방향에서의 수분침입은 보호막인 SiN막(90)에 의해 막을 수 있지만, 웨이퍼의 다이싱라인(Dicing line)에 의해 다이싱된 면 A에서는 SiN막(90)의 하방(下方)에 있는 필드산화막(81) 이나 BPSG막(붕소를 포함한 인실리게이트유리막; 83) 혹은 SiO₂막(87)등이 노출되어 있다. 또한, 제9a도에 있어서는 80은 반도체기판, 82는 폴리실리콘배선, 86은 1층째의 Al배선, 89은 2층째의 Al배선이다.

제9b도에 나타낸 반도체장치에서는 반도체칩(91)상에 본딩패드(92)과 복수개의 트랜지스터등이 형성되어 있는 기능영역(93)과, 배선층(97)등이 형성되어 있다. 그러나 제9b도에서 나타낸 바와 같이 기능 영역(93')의 부분은 칩선단부인 변(邊; 94)에 접근되어 있다. 이 때문에 칩측면으로부터 수분이 침입하여, 그 결과 Al배선이나 소자가 부식되고, 동작불량을 일으키기 쉽다. 이것은 내습성시험등에 있어서 확인되고 있다.

그런데, 수분의 침입경로는 주로 막과 막의 경계면이며, 특히 밀착성이 나쁜 막과 막사이에, 예컨대 BPSG막(붕소를 포함한 인실리게이트유리막)과 P-SiO₂막(플라즈마 CVD법에 의해 형성된 SiO₂막)사이로 수분이 침입하기 쉬움을 알 수 있다.

이와 같이, 종래의 반도체장치에서는 칩측면에서의 수분의 침입에 의해 칩내부의 Al배선이나 소자가 부식되어, 동작불량을 일으키기 쉬운 문제점이 있었다.

[발명의 목적]

본 발명은 상기 문제점을 해결하기 위해, 종래의 반도체장치의 문제점을 감안하여 칩측면에서의 수분침입을 막고, 반도체장치의 내습성을 향상시키기 위함에 그 목적이 있다.

[발명의 구성]

상기 목적을 달성하기 위해 본 발명에 따른 반도체장치는 반도체칩의 한 변(邊)을 따라 형성된 복수의 본딩패드와, 이를 복수의 본딩패드 각각의 상기 변에 가장 가까운 부분을 연결한 직선부분과 상기 변과의 사이에 형성된 도랑구조를 갖추고, 또한 상기 도랑구조가 상기 변에 대해 평행하게 형성되어 있는 것을 특징으로 한다.

또는, 반도체칩의 제1변을 따라 형성된 적어도 한개의 본딩패드를 포함한 제1본딩패드군(Bonding Pad群)과, 상기 제1변과 대향하는 제2변을 따라 형성된 적어도 한개의 본딩패드를 포함한 제2본딩패드군, 상기 제1본딩패드군의 본딩패드 각각의 상기 제1변에 가장 가까운 부분을 연결한 제1직선부분과 상기 제1변과의 사이에 상기 제1변에 평행하게 형성된 제1도랑구조, 상기 제2본딩패드군의 본딩패드 각각의 상기 제2변에 가장 가까운 부분을 연결한 제2의 직선부분과 상기 제2의 변과의 사이에 상기 제2변에 평행하게 형성된 제2도랑구조를 갖추고, 상기 제1도랑구조와 상기 제1변과의 거리 혹은 상기 제2도랑구조와 상기 제2변과의 거리가 같음을 특징으로 한다.

또한, 반도체칩과 소자영역과의 사이의 비소자영역에 형성된 제1막과, 이 제1막상에 형성된 제2막, 이 제2막을 촌단(寸斷)하여 적어도 상기 제1막에 이르는 도랑구조 및, 이 도랑구조상에 형성된 제3막을 갖추고 있으면 좋다.

또한 도랑구조는 반도체칩 4개의 모든 변에 형성되어 있으면 좋다. 또한, 반도체칩의 변에 대해 소자가 접근되어 있기 때문에 내습성상의 문제가 있는 부분에 도랑구조를 형성하면 좋다.

또한, 본 발명에 의한 반도체장치의 제조방법은 웨이퍼 제조공정에 있어서 각 반도체칩의 외주부(外周部)에 반도체장치의 내습성향상을 위해 도랑구조를 형성하는 공정과 소자영역에 접속구멍 혹은 관통구멍을 형성하는 공정을 동시에 행하는 것을 특징으로 한다.

또한, 반도체칩의 변과 소자영역과의 사이의 비소자영역에 제1막을 형성하는 공정과, 이 제1막상에 제2막을 형성하는 공정, 반도체칩의 내습성향상을 위해 적어도 상기 제1막에 이르는 도랑구조를 상기 제2막에 만드는 공정 및, 상기 도랑구조상에 제3막을 형성하여 상기 도랑구조를 완전히 덮는 공정을 갖추고, 또한 상기 도랑구조를 만드는 공정과 소자영역에 접속구멍 혹은 관통구멍을 형성하는 공정을 동시에 행함을 특징으로 한다.

[작용]

상기한 구성으로 본 발명에 있어서는 본딩패드와 칩읜 변사이, 결국 칩의 외주부 전부 또는 일부에 혹은 칩의 변과 소자영역과의 사이의 비소자영역에 에칭공정으로 만들어진 도랑구조를 갖추고 있기 때문에 밀착성이 나쁜 2개의 막의 접합부분이 촌단(寸斷)되어 있다. 이 때문에 칩측면으로부터 칩입한 수분이 칩내부로 칩입함이 없다.

[실시예]

이하, 도면을 참조하여 본 발명의 1실시예에 관해 설명한다.

먼저, 제1a도 내지 제1f도를 참조하여 본 발명의 제1실시예에 관해 설명한다. 제1a도에 나타낸 바와 같이 필드산화막(11)상과 폴리실리콘배선층(12)상에 SiO₂막을 온도 약 400℃ 감압 CVD(Chemical Vap or Deposition)법에 의해 형성하고, 또한 이 위에 BPSG막을 형성함에 의해 절연막인 2층구조의 BPSG-SiO₂막(13)을 형성한다.

다음으로, 제1b도에 나타냄과 같이 광(光)마스크(도시하지 않음)를 이용하여 BPSG-SiO₂(13)을 에칭함에 의해 접속구멍(14)과 도랑구조(15)를 동시에 형성한다. 이때, 도랑구조(15)는 필드산화막(11)까지 도달하도록 형성하여 도랑구조의 폭은 10μ로 한다.

제1b도에 있어서는 필드산화막(11)의 일부도 에칭되어 있지만, BPSG-SiO₂막(13)과 그 위에 형성되는 SiO₂막과의 밀착성이 나쁜 것이면, 적어도 BPSG-SiO₂막(13)은 완전히 에칭되어 있으면 좋다. 또한, BPSG-SiO₂막(13)의 BPSG막과 그 위에 형성되는 SiO₂막과의 밀착성이 나쁜 것이면, 적어도 BPSG막이 완전히 에칭되어 있으면 좋다. 결국 도랑구조 부분에 있어서, 밀착성이 나쁜 2개의 막이 접합되지 않도록 하면 효과가 얻어진다.

다음으로 제1c도에 나타냄과 같이, Al을 스퍼터링(Sputtering)에 의해 증착하고, 광마스크(도시하지 않음)를 이용하여 원하는 모양으로 패터닝(Patterning)함에 의해 1층째의 Al배선(16)을 형성한다.

다음으로 제1d도에 나타냄과 같이, 온도 약 30℃의 플라즈마 CVD법에 의해 층간절연막인 SiO₂(17)을 1층째의 Al배선(16)상과 필드산화막(11)상 및 BPSG-SiO₂막(13)상에 퇴적한다.

다음으로 제1e도에 나타냄과 같이, 광마스크(도시하지 않음)를 이용하여 관통구멍(18)을 반응성이온에칭(Reative ion etching)으로 형성한다.

또한, 제1f도에 나타냄과 같이, Al을 스퍼터링에 의해 증착시켜 이 Al을 패터닝하여 2층째의 Al배선(19)을 형성한다. 맨 마지막으로 표면보호막인 SiN막(20)을 온도 약 400℃의 감압 CVD법에 의해 퇴적하여 제1f도와 같은 구조의 반도체장치로 된다.

다음으로, 제2a도 내지 제2f도를 참도하여 본 발명의 제2실시예에 관해 설명한다.

제2a도에 나타낸 바와 같이 필드산화막(21) 상과 폴리실리콘배선층(22)상에 SiO₂막을 CVD법에 의해 형성하고, 또한 이 위에 BPSG막을 형성시킴에 의해 2층구조의 절연막인 BPSG-SiO₂막(23)을 형성한다.

다음으로 제2b도에 나타냄과 같이 광 마스크(도시하지 않음)을 이용하여 BPSG-SiO₂막(23)을 에칭함에 의해 접속구멍(24)를 형성한다. 이때는 아직 도랑구조를 형성하지 않는다.

다음으로,제2c도에 나타낸 바와 같이 Al을 스퍼터링에 의해 증착시키고, 광마스크(도시하지 않음)를 이용하여 원하는 형으로 패터닝하여 1층째의 Al배선(26)을 형성한다.

다음으로, 제2d도에 나타낸 바와 같이 플라즈마 CVD법에 의해 층간절연막인 SiO₂막(27)을 퇴적한다.

다음으로, 제2e도에 나타낸 바와 같이 광마스트(도시하지 않음)를 이용하여 관통구멍(28)과 도랑구조(28')를 반응성이온에칭에 의해 동시에 형성한다.

또한, Al을 증착하고 패터닝하여 2층째의 Al배선을 형성한다. 마지막으로 표면보호막인 SiN막(30)을 감압 CVD법에 의해 형성하여 제2f도와 같은 구조의 반도체장치로 된다.

이상, 단면도를 이용하여 제1실시예 및 제2실시예에 관해 설명했지만, 접속구멍형성공정과 관통구멍형성공정의 양공정으로 도랑구조의 형성을 행하는 경우에는 효과가 있다. 이 경우의 단면도를 제3도에 나타냈다.

제3도에 있어서는 반도체기판(30)상에 필드산화막(31)이 형성되며, 이 위에 폴리실리콘전극(32)과 2층구조의 BPSG-SiO₂막(33)이 형성되어 있다. 그리고, 이들 폴리실리콘전극(32)과 2층구조의 BPSG-SiO₂막(33)의 위에는 일부(一部)에 1층째의 Al(36)을 통해서 SiO₂막(37)이 형성되어 있다. 이 SiO₂막(37)에는 관통구멍을 만들어 이 관통구멍에 의해 2층W째의 Al배선(39)과 1층째의 Al배선(37)의 접속을 이루고 있다. 도랑구조(39')는 접속구멍형성공정과 관통구멍형성공정의 양공정을 이용하여 형성되어 있기 때문에 표면보호막인 SiN막(40)이 반도체기판(30)까지 도달해 있다. 단, 반도체기판(30)의 표면은 이 SiN막(40)으로 완전히 피복되어 있다.

상기한 것과 같이, 도랑구조는 어느 공정에 있어서도 형성되어 있지만, 서로 밀착성이 나쁜 2개의 막중에서 적어도 한쪽을 에칭함에 의해 도랑구조부분에 있어서 밀착성이 나쁜 2개의 막의 접합면이 촌단되어 밀착성이 좋은 2개의 막이 접합되게 함에 의해 유효한 효과가 얻어진다.

또한, 본 발명은 Al배선이 1층인 경우에도 동일한 효과가 얻어진다. 이경우를 제4도에 나타낸다.

제4도에 있어서는 필드산화막(31)상에 폴리실리콘전극(32)와 2층구조의 BPSG-SiO₂(33)막이 형성되어 있다. 그리고, 이들 폴리실리콘전극(32)과 2층구조의 BPSG-SiO₂막(33)상에는 일부에 1층째의 Al배선(36)을 통하여 SiN(40)이 형성되어 있다.

또한, 본 발명은 3층이상의 Al배선을 갖춘 반도체장치에 있어서도 효과가 얻어진다.

다음으로, 제5도 내지 제8도를 이용하여 본 발명의 도랑구조가 반도체칩상에 어떤 위치에서 만들어지는가를 설명한다.

먼저, 제5도에서는 반도도랑(51)상에 복수의 본딩패드(52)와 트랜지스터나 캐패시터가 다수 형성되어 있는 기능영역(53)이 형성되어 있다.

54는 반도체칩(51)의 변이며, 이 변에 따라 칩(51)은 웨이퍼에서 절단되어 있다.

그리고, 이것들 복수의 본딩패드 각각의 칩(51)의 변(54)에 가장 가까운 부분을 연결할 직선부분(55)와 변(54)과의 사이에 변(54)에 대해 평행하게 도랑구조(56)가 형성되어 있다.

제6도는 제5도에 나타낸 칩(51)의 전체를 나타낸 도면이고, 도랑구조(56)가 잘린 곳 없이 계속해서 형성되어 있어 칩(51)상의 본딩패드(52)가 각 기능영역(53)을 완전히 둘러쌓도록 형성되어 있다.

그러나, 이들 도랑구조는 제6도에 나타낸 것처럼 칩 모든 둘레에 형성되는 경우에 한정되지 않는다. 예컨대, 제7도와 같이 칩(71)의 변(74)에 특히 접근되어 있는 기능영역(73')을 수분칩입으로부터 보호하기 위해 이 기능영역(73')의 주변에만 도랑구조(76)을 만들기도 한다.

또한, 제7도에 있어서 72는 본딩패드이고, 77은 배선층이다.

또한, 제8a도는 제7도와 같이 부분적으로 만들어진 도랑구조(76)가 복수개 만들어져 있는 상태를 나타내고 있다. 여기서도 기능영역(73)이 칩(71)의 변(74)으로 접근되어 있는 부분에 도랑구조(76)를 만들고 있다. 또한 도랑구조는 본딩패드가 칩의 변으로 접근해져 있는 부분의 주변, 혹은 배선층에 칩의 변으로 접근해져 있는 부분의 주변에 만들어지기도 한다. 또한, 기능영역으로는 배선층이나 반도체소자가 형성되어 있는 부분을 나타내고, 소자영역으로는 본팅패드가 형성되어 있는 부분과 기능영역으로 나타내고 있다.

또한, 제8b도 나타내고 있는 것에 있어서, 도랑구조는 도랑구조(76')와 같이 칩의 변(74)과 완전히 평행하게 만들어져 있지 않은 것도 있다.

또한, 슬릿모양이 아닌 도랑구조(76")로서 상당한 폭을 지니고 설치되어 있는 경우도 있다.

이상, 제1도 내지 제8도를 이용하여 설명한 것처럼 상기한 반도체장치 및 그 제조방법에 있어서는 칩외주부의 비소자영역에 접속구멍 형성공정등으로 형성된 도랑구조를 갖추고 있다. 이 때문에 밀착성이 나쁜 2개의 막의 접합부분이 촌단되어, 도랑구조의 부분에서는 밀착성이 높은 2개의 막이 접합되어 있기 때문에 칩측면으로부터 침입한 수분이 칩내부로 침입하지 못하도록 했다.

[발명의 효과]

이상, 설명한 바와 같이 본 발명의 반도체장치에 있어서는 칩측면으로부터 수분의 침입을 막을 수 있어, 반도체장치의 내습성을 향상시킴이 가능하게 된다.

Claims (8)

1. 반도체칩(51)의 1개의 변(54)을 형성된 복수의 본딩패드(52)와, 이들 복수의 본딩패드(52) 각각의 상기 변에 가장 가까운 부분을 연결한 직선부분(55)과 상기 변(54)과의 사이에 형성된 도랑구조(56)를 갖추고 있다. 상기 도랑구조(56)는 상기 변(54)에 대해 평행하게 형성되어 있는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 도랑구조(56)의 표면 전체가 표면보호막(30)으로 피복되어 있는 것을 특징으로 하는 반도체장치.
3. 반도체칩의 제1변을 따라 형성된 적어도 1개의 본딩패드를 포함한 제1본딩군과, 상기 제1변에 대향하는 제2변을 형성된 적어도 1개의 본딩패드를 포함한 제2본딩패드군, 상기 제1본딩패드군의 본딩패드 각가의 상기 제1변에 가장 가까운 부분을 연결한 제1직선부분과 상기 제1변과의 사이에 상기 제1변에 평행하게 형성된 제1도랑구조 및, 상기 제2본딩패드군의 본딩패드 각각의 상기 제2변에 가장 가까운 부분을 연결한 제2직선부분과 상기 제2변과의 사이에 상기 제2변에 평행하게 형성된 제2도랑구조를 갖추고, 상기 제1도랑구조와 상기 제1변과의 거리 또는 상기 제2도랑구조와 상기 제2변과의 거리가 동일한 것을 특징으로 하는 반도체장치.
4. 반도체칩(51)의 4개의 변(54) 각각을 따라 형성된 복수의 본딩패드(52)와, 이들 복수의 본딩패드(52)와 상기 변(54)의 각각에 가장 가까운 부분을 연결한 직선부분(55)과 상기 변(54)과의 사이에 상기 변(54)에 평행하게 형성된 도랑구조(56)을 갖추고 있고, 상기 도랑구조(56)는 반도체칩의 4개변 모두에 대해 형성되어 있는 것을 특징으로 하는 반도체장치.
5. 반도체칩(71)의 1개의 변(74)을 따라 형성된 복수의 본딩패드(72)와, 이들 복수의 본딩패드(72) 각각의 상기 변에 가장 가까운 부분을 연결한 직선부분과 상기 변과의 사이에 상기 변에 대해 평행하게 형성된 도랑구조(76)를 갖추고, 상기 본딩패드나 소자 혹은 배선이 상기 변에 대해 인접하게 있는 부분에 상기 도랑구조를 갖춘 것을 특징으로 하는 반도체장치.
6. 반도체칩의 변과 소자영역과의 사이에 비소자영역으로 형성된 제1막(23)과, 이 제1막상에 형성된 제2막(27), 이 제2막을 잘라내어 적어도 상기 제1막에 이르는 도랑구조(28') 및, 이 도랑구조상에 형성된 제3막(30)을 갖춘 것을 특징으로 하는 반도체장치.
7. 웨이퍼의 제조공정에 있어서, 각 반도체칩의 외주부에 반도체장치의 내습성향상을 위해 도랑구조(15,28')를 형성하는 공정이 소자영역에 접속구멍(14) 혹은 관통구멍(28)을 형성하는 공정과 동시에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
8. 반도체칩의 변과 소자영역과의 사이의 비소자영역에 제1막(11,23)을 형성하는 공정과, 이 제1막상에 제2막(13,27)을 형성하는 공정, 반도체칩의 내습성향상을 위해 적어도 상기 제1막에 이르는 도랑구조(15,28')를 상기 제2막에 형성하는 공정 및, 상기 도랑구조상에 제3막(17,30)을 형성하여 상기 도랑구조를 완전히 피복하는 공정을 갖추고, 상기 도랑구조를 만드는 공정 소자영역에 접속구멍(14) 혹은 광통구멍(28)을 형성하는 공정과 동시에 행해지는 것을 특징으로 하는 반도체장치의 제조방법.

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