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KR940004274B1 - MANUFACTURING METHOD OF MULTI-LAYERS GaAs DEVICE - Google Patents

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KR940004274B1
KR940004274B1 KR1019900021806A KR900021806A KR940004274B1 KR 940004274 B1 KR940004274 B1 KR 940004274B1 KR 1019900021806 A KR1019900021806 A KR 1019900021806A KR 900021806 A KR900021806 A KR 900021806A KR 940004274 B1 KR940004274 B1 KR 940004274B1
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gallium arsenide
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epitaxial layer
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박성호
이종람
김진섭
박형무
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재단법인 한국전자통신연구소
경상현
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Abstract

forming a first epitaxial layer 2 on a GaAs substrate 1 using molecular beam epitaxy; forming an insulating layer 3 by sequential deposition of a first AlGaAs 3b, GaAs 3c and a second AlGaAs 3a on first epitaxial layer 2, first AlGaAs layer 3b and second AlGaAs layer 3a are formed at the same temperature, and GaAs layer 3c is formed at the temperature lower than that of AlGaAs layer 3a,3b; forming an second epitaxial layer 4 on the insulating layer 3; selective etching second AlGaAs layer 3a, GaAs layer 3c and first Al GaAs layer 3b so as to expose first epitaxial layer 2 and second epitaxial layer 4a; forming a metal pattern 6 on an active region of each device; forming a predetermined photoresist pattern 5a on the surface of the substrate; forming an isolation region 7 in the vertical derection to the substrate by ion implanting into the substrate using the photoresist pattern 5a as mask, thereby to shut off the current between the the devices without damaging to the substrate.

Description

이종구조 갈륨 비소 반도체 장치의 소자분리 방법Device Separation Method for Heterostructure Gallium Arsenide Semiconductor Devices

제1a도∼h도는 본 발명의 제조공정을 나타낸 단면도.1A to H are sectional views showing the manufacturing process of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반절연성 갈륨 비소기판 2 : 제1소자용 에피층DESCRIPTION OF SYMBOLS 1 Semi-insulating gallium arsenide substrate 2: Epi layer for 1st element

3a, 3b : 알루미늄 갈륨 비소층 3c : 갈륨 비소층3a, 3b: aluminum gallium arsenide layer 3c: gallium arsenide layer

3 : 절연층 4, 4a : 제2소자용 에피층3: Insulation layer 4, 4a: Epi layer for 2nd element

5, 5a : 감광막 6 : 금속막 패턴5, 5a: Photosensitive film 6: Metal film pattern

7 : 소자분리영역7: device isolation area

본 발명은 갈륨 비소(GaAS) 반도체 장치의 제조방법에 관한 것으로 특히, 서로 상이한 구조를 갖는 다수의 갈륨 비소 소자들이 동일한 기판 위에 형성되는 이종 구조 갈륨 비소 반도체 장치를 제조할 때 소자들간의 전기적 흐름을 보다 효율적으로 차단시킬 수 있는 소자 분리 방법에 관한 것이다.The present invention relates to a method for manufacturing a gallium arsenide (GaAS) semiconductor device, and in particular, when manufacturing a heterostructure gallium arsenide semiconductor device in which a plurality of gallium arsenide devices having different structures are formed on the same substrate, It relates to a device isolation method that can be blocked more efficiently.

종래의 소자 분리 방법으로서는 식각이나 이온 주입 방법을 이용하는 수평적인 분리 방법이 널리 사용되어 왔으며 이러한 수평적 분리 방법은 회로를 구성하는 소자들이 동일한 종류일 때나 성장된 에피층(epitaxy layer)의 구조가 동일할 때 매우 효과적이라고 할 수 있다.As a conventional device isolation method, a horizontal separation method using an etching method or an ion implantation method has been widely used. Such a horizontal separation method has the same structure when the devices constituting the circuit are the same type or the structure of the grown epitaxial layer is the same. It is very effective when you do.

그러나 일정한 에피층 내에 다른 종류의 소자들을 동시에 제조하고 싶을 때는 이와 같은 소자 분리 방법은 상당히 많은 문제점을 가지게 된다.However, such a device separation method has a lot of problems when it is desired to simultaneously manufacture different kinds of devices in a certain epitaxial layer.

최근, 갈륨 비소 반도체를 기판으로서 사용하는 갈륨 비소 소자들 중 서로 상이한 구조의 소자들을 동일한 기판 상에 함께 형성하려는 시도, 예를 들어, 바이폴라(bipolar) 트랜지스터와 전계효과 트랜지스터(FET), 레이저 다이오드와 트랜지스터, 상보형(complementary type) 전계효과 트랜지스터 또는, 증가(enhancement)형 전계효과 트랜지스터와 공핍(depletion)형 전계효과 트랜지스터 등을 동일한 기판 위에 함께 제조하려는 시도가 지속적으로 이루어지고 있는데, 특수한 공정들의 수행이 이루어지지 않고서는 그와 같은 방식의 제조가 불가능한 것으로 알려져 있다.Recently, among gallium arsenide devices using gallium arsenide semiconductors, attempts to form elements of different structures together on the same substrate, for example, bipolar transistors, field effect transistors (FETs), laser diodes and Attempts are being made to fabricate transistors, complementary field effect transistors, or enhancement field effect transistors and depletion field effect transistors together on the same substrate. It is known that manufacture of such a method is impossible without this.

한가지 예로서, 증가형 전계효과 트랜지스터와 공핍형 전계효과 트랜지스터를 동일한 기판 위에 제조하기 위해서는 성장시킨 에피층 내에 이온을 주입하는 방법이나 2단계 게이트 리세스(gate recess) 건식식각을 이용한 방법이 사용되어 왔다.As an example, in order to fabricate the increased field effect transistor and the depletion field effect transistor on the same substrate, a method of implanting ions into the grown epitaxial layer or using a two-step gate recess dry etching method may be used. come.

그러나, 전자의 방법은 높은 에너지의 이온주입에 의한 기판 표면의 손상과 이온이 주입된 층의 불확실한 특성 때문에 많은 문제가 제기되어 왔으며, 후자의 방법은 정확한 식각률 및 높은 선택비(selectivity)가 요구되어 왔다. 또한 건식식각에 의한 기판표면 손상문제도 고려해야 하는 등 기술적인 문제점이 많다.However, the former method has caused many problems due to the damage of the substrate surface due to the high energy ion implantation and the uncertainty of the ion implanted layer. The latter method requires precise etching rate and high selectivity. come. In addition, there are many technical problems such as the problem of substrate surface damage caused by dry etching.

이에 따라, 본 발명은 이종 구조의 갈륨 비소 반도체 장치의 소자들 간의 격리를 위한 소자 격리 공정에 있어서 간단한 공정으로 소자들 상호간의 전기적인 흐름을 효과적으로 차단할 수 있도록 하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to make it possible to effectively block the electrical flow between the devices in a simple process in the device isolation process for the isolation between the elements of the heterostructure gallium arsenide semiconductor device.

이와 같은 목적을 달성하기 위하여 본 발명은 반절연성 갈륨 비소 기판의 표면 위에 제1구조의 소자를 형성하기 위한 제1의 에피층을 형성하는 단계와, 이 제1에피층의 표면 위에 제1의 알루미늄 갈륨 비소층과 절연성 갈륨 비소층 및 제2의 알루미늄 갈륨 비소층을 순차로 증착하여 절연층을 형성하는 단계와, 상기 제1의 갈륨 비소층의 상면에 제2의 에피층을 성장시킨 후 상기 제2에피층의 표면에 감광막을 도포하고 마스크를 사용하여 상기 제1구조의 소자가 형성될 영역에 제1의 감광막 패턴을 형성하는 단계와, 상기 제1의 감광막 패턴(5)을 마스크로서 사용하여 상기 제2의 알루미늄 갈륨 비소층과 상기 갈륨 비소층 및 상기 제1의 알루미늄 갈륨 비소층을 순차로 식각한 후 상기 감광막 패턴을 제거하여 드러나게 하는 단계와, 상기 제1의 에피층의 표면과 상기 제2의 에피층의 표면 위에 금속막을 소정의 두께로 증착한 후 소자의 활성영역에 해당하는 영역에만 금속막이 남도록 금속막 패턴을 형성하는 단계와, 기판의 표면에 소정의 두께로 감광막을 도포한 후 마스크를 사용하여 제2의 감광막 패턴을 형성하는 단계와, 상기 제2의 감광막 패턴을 마스크로서 이용하여 기판에 소정의 에너지로 주입하여 절연성을 갖는 소자 분리 영역을 형성하는 단계를 포함하는 것이 특징이다.In order to achieve the above object, the present invention provides a method of forming a first epitaxial layer for forming an element of a first structure on a surface of a semi-insulating gallium arsenide substrate, and a first aluminum layer on the surface of the first epitaxial layer. Sequentially depositing a gallium arsenide layer, an insulating gallium arsenide layer, and a second aluminum gallium arsenide layer to form an insulating layer, and growing a second epitaxial layer on an upper surface of the first gallium arsenide layer; 2) applying a photoresist film to the surface of the epitaxial layer and using a mask to form a first photoresist pattern in a region where the device of the first structure is to be formed; and using the first photoresist pattern 5 as a mask Sequentially etching the second gallium arsenide layer, the gallium arsenide layer, and the first aluminum gallium arsenide layer, and removing the photoresist pattern to expose the second epitaxial layer and a table of the first epitaxial layer. And depositing a metal film on the surface of the second epitaxial layer to a predetermined thickness and forming a metal film pattern so that the metal film remains only in an area corresponding to the active region of the device. Forming a second photoresist pattern using a mask after application and implanting the substrate into a predetermined energy by using the second photoresist pattern as a mask to form an isolation region having insulation; Is characteristic.

본 발명을 첨부도면에 의거 상세히 기술하면 다음과 같다.The present invention will be described in detail with reference to the accompanying drawings.

제1a도는 제1구조의 소자를 제조하기 위한 제1의 에피층을 형성하는 공정을 나타낸 것이다. 이 공정에서는 분자선 에피택시(MBC : Molecular Beam Epitaxy) 방법을 이용하여 반절연성 갈륨 비소 기판(1)의 표면 위에 갈륨 비소층, 알루미늄 갈륨 비소층, 또는 인듐 갈륨 비소층 등을 소정의 두께로 성장시켜 제1구조의 소자를 형성하기 위한 제1의 에피층(2)을 형성한다.FIG. 1A shows a process of forming a first epitaxial layer for fabricating a device of a first structure. In this process, a gallium arsenide layer, an aluminum gallium arsenide layer, an indium gallium arsenide layer, or the like is grown on a surface of the semi-insulating gallium arsenide substrate 1 by using a molecular beam epitaxy (MBC) method. The first epitaxial layer 2 for forming the element of a 1st structure is formed.

이때, 제1의 에피층(2)을 갈륨 비소층으로 형성하는 경우 520∼550℃의 온도에서 성장시키고, 알루미늄 갈륨 비소층으로 형성하는 경우 640∼690℃의 온도로, 인듐 갈륨 비소층으로 하는 경우 580∼550℃의 온도로 각각 성장시킨다.At this time, when the first epi layer 2 is formed of a gallium arsenide layer, it is grown at a temperature of 520 to 550 ° C., and when it is formed of an aluminum gallium arsenide layer, at a temperature of 640 to 690 ° C., the indium gallium arsenide layer is used. In the case of growing at a temperature of 580 ~ 550 ℃ respectively.

제1b도는 절연층을 형성하는 공정을 나타낸 것으로, 이 공정에서는 먼저, 제1에피층(2)의 표면 위에 알루미늄 갈륨 비소층(3a)을 686℃ 정도의 온도에서 소정의 두께로 증착하고, 그 상면에 상대적으로 낮은 온도인 200℃ 정도의 저온에서 소정의 두께로 절연성 갈륨 비소층(3c)을 증착한 후, 다시 그 위에 686℃ 정도의 온도에서 소정의 두께로 알루미늄 갈륨 비소층(3b)을 증착한다.FIG. 1B shows a step of forming an insulating layer. In this step, first, an aluminum gallium arsenide layer 3a is deposited on the surface of the first epitaxial layer 2 at a temperature of about 686 ° C. After depositing the insulating gallium arsenide layer 3c to a predetermined thickness at a low temperature of about 200 ° C, which is a relatively low temperature, the aluminum gallium arsenide layer 3b to a predetermined thickness at a temperature of about 686 ° C is again deposited thereon. Deposit.

이와 같은 공정을 통하여 형성되는 절연층(3)은 절연성 갈륨 비소층(3c)이 두 알루미늄 갈륨 비소층(3a, 3b) 사이에 형성되기 때문에 두 알루미늄 갈륨 비소층(3a, 3b)은 절연성 갈륨 비소층(3c)으로부터 비소(As)원자 외부로 확산(out-diffusion)되는 것을 방지하는 것은 물론 소자를 제조할 때 식각저항층으로서 작용한다.Since the insulating layer 3 formed through such a process is formed of an insulating gallium arsenide layer 3c between two aluminum gallium arsenide layers 3a and 3b, the two aluminum gallium arsenide layers 3a and 3b are formed of insulating gallium arsenide. It prevents out-diffusion from the arsenic (As) atoms from the layer 3c and of course acts as an etch resistant layer in fabricating the device.

제1c도는 제2구조의 소자를 제조하기 위한 제2의 에피층을 형성하는 공정을 나타낸 것으로, 이 공정에서는 상기 절연층(3)의 상면에 제2의 에피층(4)을 통상적인 온도에서 소정의 두께로 성장시킨다.FIG. 1C shows a process for forming a second epitaxial layer for fabricating a device having a second structure, in which a second epitaxial layer 4 is formed on the upper surface of the insulating layer 3 at a normal temperature. It grows to predetermined thickness.

두가지 이상의 서로 상이한 구조로 갖는 소자들을 동일한 하나의 기판 위에 제조하려고 할 때 상술한 공정 1a, b도를 반복수행하는 것에 의해 복합기능의 소자를 제조할 수 있다.When a device having two or more different structures is to be manufactured on the same single substrate, a multifunctional device can be manufactured by repeating the above-described steps 1a and b.

제1d도는 감광막 패턴을 형성하는 공정을 나타낸 것으로, 미세패턴이 형성된 마스크(Mask)를 통하여 광원을 조사하는 과정을 거쳐 상기 제2에피층(4)의 표면에 감광막 패턴(5)을 소정의 크기로 형성하는 과정을 도시한 것이다.FIG. 1D illustrates a process of forming a photoresist pattern. The photoresist pattern 5 is formed on a surface of the second epitaxial layer 4 by irradiating a light source through a mask on which a micropattern is formed. It shows the process of forming.

제1e도는 3단계 선택적 식각공정이 완료된 상태를 나타낸 것이다. 이 3단계 식각 공정에서는 먼저, 상부의 갈륨 비소층(3a)을 식각 멈춤막으로서 이용하여 제2의 에피층(4)을 선택적으로 식각하고, 이어, 절연성 갈륨 비소층(3c)을 식각 멈춤막으로서 이용하여 상기의 식각 단계에서 식각 멈춤막으로 사용된 상기 알루미늄 갈륨 비소층(3a)을 선택적으로 식각한 후, 상기 절연성 갈륨 비소층(3c)과 하부의 알루미늄 갈륨 비소층(3b)을 순차로 식각하고 감광막 패턴(5)을 제거하여 제1구조 및 제2구조의 소자가 각각 형성될 영역에 구조가 서로 상이한 제1의 에피층(2)과 제2의 에피층(4a)이 동시에 드러나도록 한다.Figure 1e shows a state in which the three-step selective etching process is completed. In this three-step etching process, first, the second epitaxial layer 4 is selectively etched using the upper gallium arsenide layer 3a as an etch stop film, and then the insulating gallium arsenide layer 3c is etched away. Selectively etch the aluminum gallium arsenide layer 3a used as an etch stop film in the etching step, and then insulate the insulating gallium arsenide layer 3c and the lower aluminum gallium arsenide layer 3b sequentially. The first epitaxial layer 2 and the second epitaxial layer 4a having different structures are simultaneously exposed in the regions where the elements of the first and second structures are to be formed by etching and removing the photoresist pattern 5. do.

제1f도는 금속막을 형성하는 공정을 나타낸 것으로, 이 공정에서는 표면이 드러난 제1의 에피층(2)과 식각된 제2에피층(4a)의 표면 위에 금속막을 소정의 두계로 증착한 후 각 소자의 활성영역에 해당하는 영역에만 금속막이 남도록 금속막 패턴(6)을 형성한다.FIG. 1F illustrates a process of forming a metal film, in which each element is deposited on a surface of the first epi layer 2 on which the surface is exposed and the etched second epi layer 4a by a predetermined thickness. The metal film pattern 6 is formed so that the metal film remains only in an area corresponding to the active region of the film.

제1g도는 소자 분리 영역의 형성을 위한 감광막의 패턴을 형성하는 공정을 나타낸 것으로, 이 공정에서는 기판의 표면에 감광막을 도포하되 이후에 실시될 소정의 이온주입 에너지에 상응하는 두께로 도포하고, 패턴이 형성된 마스크를 통하여 광을 조사한 후 현상을 거쳐 감광막 패턴(5a)을 형성한다.FIG. 1g illustrates a process of forming a pattern of the photoresist film for forming the device isolation region. In this process, the photoresist film is applied to the surface of the substrate, and the thickness is corresponding to a predetermined ion implantation energy to be performed later. After irradiating light through the formed mask, the photosensitive film pattern 5a is formed through development.

제1h도는 소자 분리 영역을 완성한 상태를 나타낸 것으로, 이 공정에서는 소자 분리를 위한 감광막 패턴(5a)을 마스크로서 이용하여 기판에 붕소(B) 이온과 프로톤(H+) 이온을 소정의 에너지로 주입한다. 이와 같은 이온주입에 의해 절연성을 갖는 소자 분리 영역(7)이 기판에 수직방향으로 형성된다.FIG. 1h shows a state where the device isolation region is completed. In this process, boron (B) ions and proton (H + ) ions are implanted with a predetermined energy into the substrate using the photosensitive film pattern 5a for device isolation as a mask. do. By such ion implantation, the isolation region 7 having insulation is formed in the direction perpendicular to the substrate.

이상에서 설명된 바와 같이 구조가 상이한 두가지 이상의 소자들이 하나의 기판에 함께 형성되는 반도체 집적장치를 구현하는데 있어서 종래에 비해 매우 간단한 공정에 의하면서도 기판의 손상을 야기시키지 않고 각 소자간의 전류흐름을 완벽하게 차단할 수 있게 된다.As described above, in implementing a semiconductor integrated device in which two or more devices having different structures are formed together on a single substrate, a current flow between the devices can be seamlessly performed without causing damage to the substrate by using a very simple process. Can be blocked.

Claims (1)

서로 상이한 구조를 갖는 적어도 두 개 이상의 소자들이 하나의 동일한 기판상에 형성되는 이종 구조의 갈륨 비소 반도체 장치를 제조하기 위해 상기 적어도 두 개 이상의 소자들 상호간을 전기적으로 분리하는 방법에 있어서, 분자선 에피택시(MBE) 방법을 이용하여 반절연성 갈륨 비소 기판(1)의 표면 위에 제1구조의 소자를 형성하기 위한 제1의 에피층(2)을 형성하는 단계와, 상기 제1에피층(2)의 표면 위에 제1의 알루미늄 갈륨 비소층(3b)과 절연성 갈륨 비소층(3c) 및 제2의 알루미늄 갈륨 비소층(3a)을 순차로 증착하여 절연층(3)을 형성하되 상기 제1 및 상기 제2의 알루미늄 갈륨 비소층(3a, 3b)은 소정의 온도에서 동일한 조건으로 형성하고 상기 갈륨 비소층(3c)은 상기 제1 및 상기 제2의 알루미늄 갈륨 비소층(3a, 3b)의 형성온도보다 상대적으로 낮은 온도에서 형성하는 단계와, 상기 절연층(3)의 상면에 제2의 에피층(4)을 성장시킨 후 상기 제2에피층(4)의 표면에 감광막을 도포하고 마스크를 사용하여 상기 제1구조의 소자가 형성될 영역에 감광막 패턴(5)을 형성하는 단계와, 상기 감광막 패턴(5)을 형성하는 단계와, 상기 감광막 패턴(5)을 마스크로서 사용하여 상기 제2의 알루미늄 갈륨 비소층(3a)과 상기 갈륨 비소층(3c) 및 상기 제1의 알루미늄 갈륨 비소층(3b)을 순차로 식각한 후 상기 감광막 패턴(5)을 제거하여 상기 제1구조 및 상기 제2구조의 소자가 각각 형성될 영역에 제1의 에피층(2)과 제2의 에피층(4a)이 드러나게 하는 단계와, 상기 제1의 에피층(2)의 표면과 상기 제2의 에피층(4a)의 표면 위에 금속막을 소정의 두께로 증착한 후 각 소자의 활성영역에 해당하는 영역에만 금속막이 남도록 금속막 패턴(6)을 형성하는 단계와, 기판의 표면에 소정의 두께로 감광막을 도포한 후 마스크를 사용하여 감광막 패턴(5a)을 형성하는 단계와, 상기 감광막 패턴(5a)을 마스크로서 이용하여 기판에 붕소(B) 이온과 프로톤(H+) 이온을 소정의 에너지로 주입하여 기판에 수직방향으로 소자 분리 영역(7)을 형성하는 단계를 포함하는 것을 특징으로 하는 이종 구조 갈륨 비소 반도체 장치의 소자 분리 방법.A method for electrically separating the at least two elements from each other in order to fabricate a heterogeneous gallium arsenide semiconductor device in which at least two elements having different structures from each other are formed on one same substrate, the molecular beam epitaxy Forming a first epitaxial layer 2 for forming an element of a first structure on the surface of the semi-insulating gallium arsenide substrate 1 using the method of (MBE), and A first aluminum gallium arsenide layer 3b, an insulating gallium arsenide layer 3c, and a second aluminum gallium arsenide layer 3a are sequentially deposited on the surface to form an insulating layer 3, wherein the first and second The aluminum gallium arsenide layers 3a and 3b of 2 are formed under the same conditions at a predetermined temperature, and the gallium arsenide layers 3c are formed at temperatures higher than those of the first and second aluminum gallium arsenide layers 3a and 3b. At relatively low temperatures And growing a second epitaxial layer 4 on the upper surface of the insulating layer 3, and then applying a photoresist to the surface of the second epitaxial layer 4 and using a mask to form the first structure. Forming a photoresist pattern 5 in a region where an element of the substrate is to be formed, forming the photoresist pattern 5, and using the photoresist pattern 5 as a mask, the second aluminum gallium arsenide layer ( 3a), the gallium arsenide layer 3c and the first aluminum gallium arsenide layer 3b are sequentially etched, and then the photosensitive film pattern 5 is removed to obtain the elements of the first and second structures, respectively. Exposing the first epitaxial layer 2 and the second epitaxial layer 4a to a region to be formed, the surface of the first epitaxial layer 2 and the surface of the second epitaxial layer 4a After depositing a metal film with a predetermined thickness thereon, the metal film pattern 6 is formed such that the metal film remains only in an area corresponding to the active area of each device. Forming a photoresist film on the surface of the substrate and forming a photoresist pattern 5a using a mask; and using the photoresist pattern 5a as a mask, boron (B) on the substrate. Forming a device isolation region (7) in a direction perpendicular to the substrate by implanting ions and proton (H + ) ions with a predetermined energy.
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