KR930011542B1 - 바이폴라 트랜지스터 제조방법 - Google Patents

Abstract

내용 없음.

Description

바이폴라 트랜지스터 제조방법

제1도는 종래 바이폴라 트랜지스터의 단면도.

제2도는 종래 바이폴라 트랜지스터의 단면도.

제3a도 내지 제3i도는 본 발명을 실시하기 위한 제조공정 단면도이다.

본 발명은 바이폴라 트랜지스터 제조방법에 관한 것으로, 특히 다결정실리콘을 이용하여 베이스, 에미터, 콜렉터전극을 형성함으로서 동작속도 및 전류이득을 향상시킬수 있는 바이폴라 트랜지스터 제조방법에 관한 것이다.

종래의 바이폴라 트랜지스터 구조의 단면을 제1도에 도시하였다. 도면에서 (202)는 콜렉터, (204)는 베이스, (205)는 에미터를 각각 도시하며, 에미터로부터는 다결정실리콘(209)으로 전극이 인출되며, 베이스로 부터는 금속배선(210)으로 전극이 끄집어내어져 있다.

트랜지스터의 동작속도를 향상하고, 또한 전류증폭율을 향상하기 위해서 베이스의 불순물 농도를 내리든가 또는 베이스 길이를 짧게해서 캐리어의 베이스내 주행시간을 단축할 필요가 있다. 그러나 이와 같이 구조변경을 하면 베이스 저항이 높아짐으로 종합적으로는 거의 성능향샹을 바랄수 없게 된다. 특히, 제1도에 도시된 종래 구조에선 베이스(210)의 금속전극 접촉부와 에미터부(205)의 거리가 있으므로 베이스 저항이 현저하게 높아짐을 알 수 있다. 또한 이와 같은 구조의 바이폴라 트랜지스터는 베이스와 에미터의 사진.식각공정이 수반되므로 공정이 번거롭고 베이스와 에미터간 거리를 일정간격 이상으로 유지해야만 전극을 형성시킬 수 있으므로 고집적화가 어려우며 동작속도가 늦고 전류이득이 낮다. 이와 같은 종래 트랜지스터의 문제점을 해결하기 위해 최근에는 제2도에 도시한 바와 같이, 반도체 재료를 성분으로 하는 제1배선재(106)를 베이스(104)에 직접 접촉하고 에미터(105)의 근처까지 배선되어 있으며 제1배선재(106)와 제2배선재(109)는 절연막(107,108)으로 분리된 구조의 바이폴라 트랜지스터를 제안하고 있다. 그러나 이와 같은 구조의 트랜지스터는 에미터 영역의 측벽 산화막(108) 두께가 불균일하여 얇은 부위가 있게되면 베이스전극(110)과 에미터전극(109)간의 절연효과가 떨어져 기생정전용량이 증가하게된다. 또한 상기 도면 제2도에는 표시되어 있지 않지만 통상 베이스 영역은 내압을 높이고 베이스 저항을 줄이기 위하여 고농도의 외인성베이스와 저농도의 진성베이스구조로 형성하는데 제2도의 구조로 외인성베이스와 진성베이스를 구성하면 측벽 산화막이 얇을 경우 외인성베이스 영역(P⁺)과 에미터 영역(N⁺)이 닿게 된다. 이렇게 되면 트랜지스터의 베이스전류가 서로 맞닿은 부분에서 캐리어의 터널링에 의해 지배받게 되어 결국은 내압이 작아지게 되는 문제가 발생될 수 있다.

따라서, 본 발명은 상기 종래 바이폴라 트랜지스터가 갖는 제반문제를 해결하기 위해 제안된 것으로, 베이스 및 에미터 확산소스 및 전극재료로 다결정실리콘을 사용하여 에미터 영역의 노출된 측면부 다결정실리콘을 산화시켜 측벽절연막을 형성하여 베이스전극과 에미터전극간의 절연특성을 향상시키고 에미터지역을 자기정합하여 고집적도의 바이폴라 트랜지스터를 제공하는데 그 목적이 있다.

이하, 첨부한 도면을 참조하여 본 발명 바이폴라의 구성 및 효과에 대해 상세히 설명하면 다음과 같다.

상기한 목적을 달성하기 위한 본 발명은 베이스영역 접촉배선후 측면에 노출된 다결정실리콘 배선층을 산화한후 다시 측벽산화막(스페이서)을 형성하는 구조로 이루어짐을 특징으로 한다. 제3a도 내지 제3i도는 본 발명에 따른 바이폴라 트랜지스터의 일실시예를 나타낸 도면이다. 먼저 제3a도에서 처럼 P형의 실리콘기판(1)상에 매몰층(2)을 형성하고 약 1∼4Ω·㎝의 비저항을 갖는 에피층(3)을 2∼5μm 성장한후 약 600∼1000Å 정도의 제1열 산화막(4)을 900∼1000℃에서 통상의 방법으로 성장하고 포토레지스트(P1)을 도포한후 통상의 사진공정으로 콜렉터/싱크영역(5)을 형성하며 포토레지스트(P1)를 마스크로 P이온을 80Kev의 에너지로 약 3∼5×10¹⁵ions/㎠ 정도 선택적 이온주입한다. 그다음 제3b도와 같이 상기 포토레지스트(P1)을 제거한후 CVD방법으로 질화막(6)을 약 1000∼1500Å 정도 침적한후 포토레지스트(P2)를 다시 도포하고 통상의 사진식각공정으로 질화막(6)을 제거하여 필드산화막영역(7a)을 연다.

다음, 제3c도와 같이 질화막(6)을 식각한후 포토레지스트(P2)를 제거하고 약 1050∼1150℃에서 소정시간 산화시켜 5000∼8000Å의 필드산화막(7)을 성장시킨다. 이때 상기 콜렉터/싱크영역(5)의 P이온은 확산하여 싱크확산영역(8)을 형성한다. 이후 제3d도에서와 같이 질화막(6)과 그 하부의 제1열산화막(4)을 제거한 후 이온주입용 제2열산화막(9)을 상기 제1열산화막(4)과 같은 방법으로 800∼1000Å정도 성장시키고 통상의 사진공정을 통하여 싱크확산영역(8)을 포토레지스트(P3)로 마스킹하여 B이온을 40Kev의 에너지로 4∼5×10¹³ions/㎠의 농도로 전면 이온주입하고 상기 포토레지스트(P3)를 제거한후 B이온주입영역을 약 900∼1000℃에서 소정시간 열처리하여 진성베이스영역(10)을 형성한 다음 제3e도에서와 같이 상기 제2열산화막(9)을 HF등으로 제거한후 제1폴리실리콘층(11)을 저압 CVD방법을 사용하여 약 3000∼4000Å정도 침적하고 B이온을 40Kev의 에너지로 2∼3×10¹⁵ions/㎠정도 전면 이온주입한후, 상기 제1폴리실리콘층(11)상에 CVD방법을 이용하여 화학산화막(12)을 3000∼4000Å 침적한후 포토레지스트(P4)를 도포하고 통상의 사진공정을 통하여 에미터 및 콜렉터형성영역을 확정한후, 포토레지스트(P4)를 마스킹으로 하여 제3f도에서와 같이 상기 화학산화막(12) 및 제1다결정실리콘(11)층을 식각한후 약 900∼950℃의 산소 또는 수소/산소 분위기에서 소정시간 산화시켜 제1다결정실리콘(11)측벽에 측벽산화막(12a)을 100∼1500Å 정도 성장시킨다. 이때 노출된 에미터 및 싱크영역실리콘상에도 열산화막(13)이 성장하게 된다. 이후 통상의 CVD방법으로 화학산화막(15)을 600∼8000Å정도 침적한다. 상기 측벽산화막(12a)성장시 B이온으로 도핑되어있던 제1다결정실리콘(11)내의 B이온들이 실리콘기판내로 확산되어 외인성 베이스영역(14)이 형성된다.

그다음, 제3g도에서처럼 상기 화학산화막(15)을 비등방성 건식식각하여 스페이서산화막(12b)을 형성 시킨다. 이때 에미터 및 싱크영역상의 산화막(13)이 동시에 식각되므로 에미터여역과 콜렉터영역의 실리콘기판이 노출되게 된다. 그다음, 제3h도와 같이 상기 스페이서 산화막(12b) 형성후 전면에 제 2다결정실리콘(16)을 3000∼5000Å정도 침적하고 As이온을 120Kev의 에너지로 8∼9×10¹⁵ions/㎠의 농도로 전면 이온주입한후 포토레지스트(P5)를 도포하고 통상의 사진공정을 통하여 에미터 및 콜렉터영역을 확정한다. 그후 제3i도에서와 같이 상기 제3h도의 포토레지스트(P5)를 마스킹으로 제2다결정실리콘(16)을 식각한후 포토레지스트(P5)을 제거하고 900∼950℃정도에서 소정시간 열처리하여 에미터 확산영역(17) 및 콜렉터 확산영역(18)을 형성한다음 화학산화막(19)을 4000∼6000Å정도 침적하고 통상의 콘텍공정과 메탈리제이션공정을 거쳐 금속접촉을 위한 접촉구 형성 및 금속증착 식각으로 금속배선(20)을 형성하여 공정을 완료하게 된다.

상기한 본 발명 방법으로 제조된 바이폴라 바이포라 트랜지스터는 측벽산화막과 스페이서산화막을 형성함으로써 고농도의 외인성 베이스 확산영역과 에미터 확산영역의 간격율 충분히 유지하여 안정한 내압을 유지할 수 있다. 또한 베이스 접촉용 다결정실리콘 패턴제공시 에미터영역이 자기정합되어 소장의 고집적화가 가능하며 기판 확산층과의 접촉에 모두 다결정실리콘을 사용함으로 금속배선을 위한 접촉창 형성시 사진.식각공정등이 용이하며 베이스, 에미터, 콜렉터전극으로 다결정실리콘을 사용함으로써 동작속도가 빨라지고 낮은 전류에서도 전류이득이 크다.

Claims (3)

1. 반도체기판(1)상에 통상적인 방법으로 매몰층(2) 및 에피층(3)을 형성한후 제1열산화막(4)을 일정온도에서 통상의 방법으로 기판전면에 성장시키고 포토레지스트(P1)를 도포한후 통상의 사진공정으로 콜렉터/싱크영역(5)을 형성하고, 상기 포토레지스트(P1)를 마스크로하여 P이온을 선택적이온주입하는 단계, 상기 포토레지스트(P1)를 제거한후 CVD(Chemical Vapor Deposition)방법으로 질화막(6)을 침적한후 포토레지터(P2)를 다시 도포하여 통상의 사진식각공정으로 상기 질화막(6)일부를 제거하며 필드산화막 영역(7a)을 노출시키는 단계, 남아있는 상기 질화막(6)과 포토레지스트(P2)를 제거한후 일정온도에서 소정시간 산화시켜 필드산화막(7)을 형성함과 더불어 상기 콜렉터/싱크영역(5)의 P이온은 확산하여 싱크확산영역(8)을 형성하는 단계, 상기 질화막(6)과 그 하부의 제1열산화막(4)을 제거한후 이온주입용의 제2열산화막(9)을 성장시키고 통상의 사진공정으로 싱크확산영역(8)을 포토레지스트(P3)로 마스킹하여 B이온을 이온주입한후 상기 포토레지스트(P3)를 제거하고 이온주입한 영역을 열처리하여 진성베이스영역(10)을 형성하는 단계, 상기 제2열산화막(9)을 제거한후 제1다결정실리콘(11)을 침적하고 B이온을 전면 이온주입한후 CVD방법을 이용하여 화학산화막(12)을 형성하며 포토레지스트(P4)를 도포한후 통상의 사진공정을 통하여 에미터 및 콜렉터형성영역을 확정하는 단계, 상기 포토레지스트(P4)를 마스킹으로하여 상기 화학산화막(12) 및 제1다결정실리콘(11)층을 식각한후 노출된 상기 제1다결정실리콘(11)측벽을 산화시켜 측벽산화막(12a)을 형성하고 이 과정에서 에미터 및 싱크영역실리콘상에 열산화막(13)을 형성함과 더불어 상기 제1다결정실리콘(11)층에 주입된 B이온들을 실리콘기판내로 확산시켜 외인성베이스영역(14)을 형성하고 통상의 CVD방법으로 화확산화막(15)을 침적하는 단계, 상기 화학산화막(15)을 비등방성 건식식각하여 에미터영역과 콜렉터영역을 노출시키고 동시에 스페이서산화막(12b)을 형성하는 단계, 상기 스페이서 산화막(12b)형성후 전면에 제2다결정실리콘(16)을 침적한후 As이온을 전면 이온주입하고 포토레지스트(P5)를 도포하여 통상의 사진공정으로 에미터영역과 콜렉터영역을 확정하는 단계, 상기 포토레지스트(P5)를 마스킹으로 제2다결정실리콘(16)을 식각한후 포토레지스트(P5)를 제거한후 열처리하여 에미터 확산영역(17) 및 콜렉터 확산영역(18)을 형성하고 화학산화막(19)을 침적한후 통상의 콘텍공정과 메탈리제이션(metalization)공정을 거쳐 금속배선(20)을 형성하는 단계로 이루어짐을 특징으로 하는 바이폴라 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 측벽산화막(12a)은 약 900∼950℃의 산소 또는 수소/산소 분위기에 소정시간 산화시켜 상기 제1다결정실리콘(11)측벽에 약 1000∼1500Å정도 성장시킴을 특징으로 하는 바이폴라 제조방법.
3. 제1항에 있어서, 상기 스페이서 산화막(12b)은 상기 화학산화막(15)을 건식방법으로 비등방성식각하여 형성함을 특징으로 하는 바이폴라 트랜지스터 제조방법.