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KR930008039B1 - 인터페이스 회로 - Google Patents

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KR930008039B1
KR930008039B1 KR1019900018082A KR900018082A KR930008039B1 KR 930008039 B1 KR930008039 B1 KR 930008039B1 KR 1019900018082 A KR1019900018082 A KR 1019900018082A KR 900018082 A KR900018082 A KR 900018082A KR 930008039 B1 KR930008039 B1 KR 930008039B1
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KR
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control signal
circuit
controller
interference
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KR1019900018082A
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KR910010335A (ko
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죠세 엘레아지르 가르시아 2세 세라핀
로데릭 치삼 더글라스
알란 칼맨 딘
스티븐 패드게트 러셀
딘 요더 로버트
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
하워드 지. 피거로아
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Abstract

내용 없음.

Description

인터페이스 회로
제 1 도는 데이타 전송 간섭 기능을 있는 버스 마스터 인터페이스를 채용한 어댑터 회로를 갖는 컴퓨터 시스템의 블럭도.
제 2 도는 버스 마스터 인터페이스 회로의 일부분에 대한 블럭도.
제 3 도는 인터페이스 회로의 데이타 간섭 동작을 설명하는 타이밍도.
제 4 도는 간섭(break-in) 회로의 개략도.
제 5 도는 데이타 간섭 작동에 대한 상태도.
* 도면의 주요부분에 대한 부호의 설명
104 : 시스템 버스 106 : 국부 버스
108 : 마이크로프로세서 110 : 버스 마스터 인터페이스 회로
208 : 내부 조정기
212 : 국부 버스 인터페이스 제어기
본 발명은 컴퓨터에 관한 것으로서, 특히 직접 메모리 억세스(Direct Memory Access : DMA) 또는 그 밖의 데이타 전송 작동을 선취하기 위한 컴퓨터 회로에 관한 것이다.
컴퓨터 시스템에는 일반적으로 데이타를 시스템에 전송하기 위한 여러개의 제어기를 갖는다. 이들 전송기 각각은 데이타를 특별한 방식으로 전송하도록 설계되어 있다. 예컨대, 어느 제어기는 DMA 작동을 조정할 수 있는 반면에, 다른 제어기는 선택된 슬레이브 작동(slave operttions)만을 제어한다. 각 제어기는 데이타의 흐름을 제어하기 위해서 시스템내의 임의의 "시스템 자원"(system resourdes), 예컨대 특정의 버스나 인터페이스 회로를 억세스하여야 한다. 이들 시스템 자원들 중 몇개는 한개 이상의 제어기와 공유되어야 하기 때문에, 대부분의 경우 각 제어기에서 행해지는 작동은 상호 배타적으로 행해진다. 결론적으로 2개의 제어기가 동시에 데이타를 시스템에 전송시킬 경우에, 이들 두 제어기간의 다툼(contention)을 해결하여야 한다.
DMA 작동은 일반적으로 대량의 데이타를 전송하여 시간의 확장 기간동안에 시스템 자원을 이용하는 것을 포함하기 때문에, DMA 작동은 다른 제어기가 시스템 자원을 일시적으로 억세서하도록 선취할 수 있는 것이다. 선취 제어기가 자신의 데이타 전송 동작을 끝냈을때에, 자원의 제어는 DMA 제어기에 되돌아가고, 시스템 자원의 소유권이 재설정된후에 DMA 작동은 작동이 중단되었던 지점에서 계속된다. 이러한 선취에 관한 문제로는 선취 제어기의 작동이 끝난후에 시스템 자원에 대한 제어를 재설정하기 위한 DMA 제어기가 시간상으로 추가 소요된다는 것이다. 그러나 선취 제어기가 작동이 끝났을때에, 자원 소유권을 재설정하지 않고 제어권이 DMA 작동을 계속하는 DMA 제어기에 직접 복귀하는 방식으로 하여, 선취가 DMA 에 "직접 전달"되는 것이 바람직하다. 이하에서 설명될 본 발명은 DMA 또는 그밖의 데이타 전송에 관한 직접 전달 선취를 행하는데 있다.
본 발명은 간략히 말하면, 본 발명은 제 1 컴퓨터 버스와 제 2 컴퓨터 버스간의 데이타의 흐름을 제어하기 위한 인터페이스 회로(interface circuit)이다. 이 인터페이스 회로에는 데이타 전송을 제어하기 위한 제 1 제어기 수단이 포함되어 있다. 제 1 제어기에는 제 1 제어 신호용 출력포트와 제 2 제어 신호 수신용 입력 포트가 있다. 제 2 제어기에도 이러한 것들이 있다. 제 2 제어기는 제 3 제어 신호용 출력 포트와 제 2 제어 신호 수신용 입력 포트를 갖는다. 제 1 버스와 데이타를 송수신하기 위한 버스 인터페이스 제어기는 제 2 제어 신호용 출력 포트와 제 1, 제 2 제어기 수단으로부터 제 1, 제 3 제어 신호 수신용 입력 포트를 가진다. 간섭 회로(Break-in Circuitry)에는 제 2 제어기로부터 전송 데이타를 요청하는 신호에 응답하여 버스 제어기로부터의 제 1 제어 신호를 막는 기능이 있다.
또다른 실시예로는 본 발명은 제 1 버스를 갖는 컴퓨터 시스템에 사용하기 위한 컴퓨터 어댑터 카드(computer adapter card)이다. 어댑터 카드에는 메모리등과 같이 제 2 버스와, 이 버스에 접속된 프로세서를 가진다. 어댑터 카드는 데이타 전송을 제어하기 위한 제 1, 제 2 제어기 수단을 가진다. 제 1 제어기는 제 1 제어 신호용 출력 포트와 제 2 제어 수신용 출력 포트를 가진다. 제 2 제어기는 제 3 제어 신호용 출력 포트와, 제 2 제어 신호 수신용 입력 포트를 가지며, 또한 제 1 버스와 데이타를 송수신하기 위한 버스 인터페이스 제어기가 있다. 버스 인터페이스 제어기는 제 2 제어 신호용 출력 포트와, 제 1, 제 2 제어기로부터 제 1, 제 3 제어 신호를 수신하기 위한 입력 포트를 가진다. 간섭 회로에는 제 2 제어기로부터 전송 데이타를 요청하는 것에 응답하여, 버스 인터페이스 제어기로부터 제 1 제어 신호를 차단하는 기능이 있다. 또한 어댑터 카드를 접속시키는 수단을 포함한다.
또다른 실시예에 있어서, 본 발명은 데이타 전송용 제 1, 제 2 제어기 수단과, 컴퓨터 버스와 데이타를 송수신하기 위한 버스 인터페이스 제어기와 함께 사용되는 간섭 회로이다. 제 1 제어기는 제 1 제어 신호용 출력 포트와 제 2 제어 신호용 입력 포트를 가진다. 제 2 제어기는 제 3 제어 신호용 출력 포트와, 제 2 제어 신호용 입력 포트를 가진다. 버스 제어기 인터페이스 제어기는 제 2 제어 신호용 입력 포트와 제 1, 제 3 제어 신호용 입력 포트를 가진다. 간섭 회로는 제 2 제어기가 전송 데이타를 요청하는 신호에 응답하여, 버스 제어기로부터의 제 1 제어 신호를 차단하는 수단을 갖는다. 또한 제 2 제어기로부터의 요청 신호에 응답하여서, 제 1 제어기로부터의 제 2 제어 신호를 차단하기 위한 수단이 포함되어 있다.
제 1 도에서는 컴퓨터 어댑터 카드(102)가 컴퓨터 시스템의 시스템 버스(104)와 접속되어 있음을 도시하고 있다. 시스템 버스(104)는 다른 컴퓨터 버스에서도 적합한 공지의 마이크로 채널(tm : Micro channel)이다. 어댑터 카드(102)는 국부 마이크로프로세서가 접속된 국부 버스(106)를 갖고 있다. 국부 버스(120)는 국부 버스(106)에도 접속되며 국부 버스의 제어로 디바이스에 의하여 직접 어드레스 가능하다. 2개의 모듈(112, 114)로 분할된 버스 마스터 인터페이스 회로(110)는 시스템 버스(104)와 국부 버스간의 데이타 전송에 기여한다. 일반적으로, 제 2 모듈은 제 1 모듈(112)을 통하여 데이타 전송기를 제어한다.
데이타 신호 및 제어기 신호는 "제어"선로 및 "IC 버스" 선상에서 2개의 모듈 사이를 통과한다. "REQB"선로는 데이타를 시스템 버스와 송수신하기 위해서 시스템 버스(104)는 제어를 필요로 할때에 제 2 모듈(114)에 의해서 활성 상태로 설정된다. 이러한 요청에 응답하여, 제 1 모듈(112)내의 시스템 버스 조정회로(115)는 시스템 버스의 제어를 얻기 위한 기능을 행하며, 시스템 버스의 주도권을 잡을 때에 제 1 모듈을 활성 SB-WON 신호를 제 2 모듈로 되돌려서, 제 2 모듈이 시스템 버스의 제어권을 가짐을 표시한다.
이와 비슷하게, 제 2 모듈이 국부 버스의 제어권을 요청할때에, HOLD 활성을 명한다. HOLD 요청이 응답하여, 국부 마이크로프로세서(108)는 국부 버스 제어권의 해제와 HLDA(Hold Ackmowledge) 활성을 명한다. HLDA가 활성 상태일때에 제 2 모듈(114)은 국부 버스의 제어권을 추정한다. 데이타 전송이 완결될때에, 제 2 모듈은 국부 버스의 제어권을 해제하고 HOLD를 비활성화한다.
시스템에 데이타를 전송하는 데에는 몇개의 "작동"이 있다. 이러한 데이타 전송 동작을 이하에서 기술한다.
1. LBSS(Local Bus Selected Slave) LBSS 작동에서는 인터페이스 회로(110)가 국부 버스(106)에서 I/O 슬래이브로서 지정된다. 즉, 인터페이스 회로는 국부 버스의 제어로 디바이스에 의하여 국부 버스로부터 직접 번지 지정이 가능한 설명하지 않은 레지스터를 갖는다.
2. LB-DMAC(Local Bus Direct Memory Access Controller) 인터페이스 회로(110)는 이 작동시에 국부 버스의 마스터가 되며, 데이타는 국부 버스와 인터페이스 회로의 메로리 배열체(116)간을 이동한다. 메모리 배열체는 DMA 작동시 이동 데이타에서 사용되는 데이타 버퍼(예, 64바이트 폭의 레지스터)의 배열체이다.
3. SB_DMAC(System Bus Direct Memory Access Contoller) 이것의 작동시에는, 인터페이스 회로(110)가 시스템 버스(104)의 마스터이며 데이타는 시스템 버스와 메모리 배열체(116)간을 이동한다.
4. SBSS(System Bus Selected Slave) 인터페이스 회로(110)는 상기 데이타 작동시에 시스템 버스(104)상에서 I/O 슬래이브로서 지정된다. 달리 표현하면, 인터페이스 회로(110)는 시스템 버스의 제어로 디바이스에 의하여 시스템으로부터 직접 번지 지정 가능한 설명하지 않은 레지스터를 갖는다.
5. SBMS(System Bus Memory Slave) 상기 데이타 전송 작동시, 국부 버스(105)상의 메모리(120)는 메모리 슬래이브로서 시스템 버스(104)로부터 직접 번지 지정 가능하다. 즉, 시스템 버스(104)의 마스터가 시스템 버스상의 특정 어드레스에 명령할때에, 국부 버스(106)상의 대응 메모리 어드레스가 억세스되어서, 데이타는 국부 버스상이 메모리와 시스템 버스간을 이동한다. 즉, 국부 버스 메모리(120)는 이 작동시에 시스템 버스상에 맵(mapped)된다.
6. DMAP(Direct Memory Access Port)이 작동에 있어서, 인터페이스 회로(110)는 시스템 버스(104)의 마스터이며, 데이타 레지스터(118)와 시스템 버스간에 데이타 전송이 일어난다. 데이타 레지스터(118)는 I/O 슬래이브로서 국부 버스(106)로부터 직접 억세스 가능하다.
제 2 도는 간섭 회로가 내장되어 있는 인터페이스 회로 부분에 대한 블럭 다이어그램을 도시하고 있다. 도면에서, 인터페이스 회로는 위에서 설명한 SB_DMAC와 LB_DMAC 작동을 제어하는 DMA 제어기(DMAC. 202)를 포함한다. 또한, 인터페이스 회로의 상기 부분은 또한 DMA 포트(DMAP) 제어기(204)와 시스템 버스 선형 슬래이브(SBSS. 206) 제어기를 갖고 있다. 상기 SBSS 제어기는 또한 SBMS 작동을 제어한다. 조정기(208)의 설계와 마찬가지로 상기 제어기의 설계와 상기 국부 버스 인터페이스 회로(212)는 종래의 공지된 사항이다. 그러나 약간의 상세한 설명을 통하여서 간섭 논리(210)에 관해 이해를 도모하고자 한다.
3개의 제어기 DMAC(202), DMAP(204) 및 SBSS(206)중의 하나가 데이타 전송 작동을 행할때에, 적정의 시스템 자원의 제 1 요청 제어는 이들 제어기가 사용가능한지를 정해야 한다. 각 제어기는 내부 조정기(208)와 접속되고, 제어기가 작동을 행할때에 활성 상태를 설정하는 요청 또는 "REQ"선로를 갖는다. 특히, DMAC 제어기(202)는 국부 버스 DMAC 작동중에 있을때에 LB_DMAC_REQ를 활성 상태를 설정하며, DMAP(204)는 DMA 포트가 작동중에 있을때에 DMAP_REQ를 활성 상태로 하며, SBSS는 시스템 버스 선택 슬래이브 작동중일때에 SBSS_REQ를 활성 상태로 하며, 또한 시스템 버스 슬래이브 작동중일때에 MS_REQ를 활성 상태로 한다. 만약, 한개 이상의 요청이 있을때에, 내부 조정기(208)는 요청이 소정의 우선순위에 기초한 제 1 순위에 되도록 정한다. 그후, 내부 조정기(208)는 조정에 "승리"한 특정의 제어기에 WON 신호를 보낸다. 예컨대, 요청이 SBSS로 될 경우에, SBSS_WON은 활성 상태로 될 것이다. 제어기가 "승리"했을때에, 그것의 대응 공유자원(버스, 버스 인터페이스 회로등)의 제어권을 가지며, 데이타 전송을 시작한다.
그러나, DMAC 작동이 국부 버스상에서 행해지고, 요청이 DMAP 작동(DMAP_REQ), SBSS 작동 (SBSS_REQ) 또는 SBMS 작동 (MS_REQ)에 대해 명령할 경우에, 이들 작동은 현재의 DMAC 작동에 간섭하여서, DMAC 작동을 일시적으로 중지된다. 이것은 간섭 논리(210)에 의해서 달성된다.
제 2 도와 제 3 도의 타이밍 챠트에 있어서, DMAC 는 LB_DMAC_REQ를 활성화하는 명령에 의하여 국부 버스 DMAC 작동을 1차적으로 요청한다. 이러한 요청에 따라서 내부 조정기(208)는 활성 HOLD 요청을 국부 마이크로프로세서(108)에 보내며, 마이크로프로세서는 국부 버스(106)의 제어권이 해제되었을때에 HOLDA 신호에 응답한다. 국부 버스의 해제에 응답하여, 내부 조정기는 데이타 전송 작동을 시작하도록 DMAC 에 지시하기 위하여 LB_DMAC_WON 를 활성 상태로 만든다.
국부 버스 상에서 DMAC 작동을 행하기 위하여, DMAC 제어기(202)는 국부 버스 사이클 개시 또는 LB_CYC_START 선로 활성화를 명한다. 만약, 현재 간섭 동작이 없을 경우에, 간섭 논리(210)으로부터의 BLOCK_START 선로는 로우 상태가 되고, 따라서, DMAC(202)으로부터의 활성 LB_CYC_START 신호는 AND 게이트(214)와 OR 게이트(216)를 통하여 국부 버스 인터페이스 제어기(212)에 연결된다. 국부 버스 인터페이스 제어기는 국부 버스 상에서 DMAC 데이타 전송 작동을 개시하며, 이에 응답하여 국부 버스 사이클 확인 또는 LB_CYC_ACK 선로에 펄스를 공급한다. 현재 어떠한 간섭 동작도 없을때에, 간섭 논리(210)로부터의 BLOCK_ACK 출력은 로우 상태가 되며, 따라서 LB_CYC_ACK 신호는 AND 게이트(218)를 통하여 DMAC 로 간다. 이것은 DMHC(202)와 국부 버스 인터페이스 회로(212)간의 악수가 행해져서, DMAC 데이타 전송을 계속하도록 한다. DMAC 로부터의 사이클 개시 선로 LB_CYC_START 는 DMAC 가 데이타 전송을 행하고 LB_DMAC_WON 신호가 활성 상태로 있는한 활성 상태로 유지됨을 주목하자. 이와 비슷하게, 국부 버스 인터페이스 회로(212)는 국부 버스 상에서 행해지는 모든 데이타 전송에 대하여 사이클 확인 신호 LB_CYC_ACK 를 일회 발생한다.
만약, SBSS 제어기(206)가 메모리 슬래브 작동(SBMS)을 행하기 위해 인터페이스 회로의 시스템 자원의 제어권을 필요로 할때에, SBMS_REQ 선로를 활성 상태로 한다. 내부 조정기가 LB_DMAC_WON 를 명함으로써 DMAC 제어기에 대해 내부 자원의 제어권을 넘겨주었기 때문에, DMAC 작동이 완성될때 까지 SBSS 제어기로부터의 요청에 응답할 필요가 없다. 그러나, 활성 SBMS_REQ 는, BI_SBMS_WON을 활성 상태로 설정함으로써 요청에 응답하는 간섭 논리(210)에 연결된다. 그후 활성 BL_SBMS-W
ON 신호는 SBSS 제어기에 접속되며, 이 제어기는 요청된 메모리 슬래이브 작동을 개시한다. 그러나, 간섭 논리는 BLOCK_START 신호를 하이 상태로 하며, 이러한 하이 상태는 AND 게이트(214)에서 LB_CYC_START 신호를 금지하고, 이 신호가 논리 버스 인터페이스 회로(212)에 도달하는 것을 막는다. 사이클 개시 신호를 막은후에, 간섭 논리를 BLOC_ACK를 활성 상태로 하며, 이것은 DMAC 제어기(202)에 도달하는 것으로부터 사이클 확인 신호 LB_CYC_ACK를 막는다. 따라서, DMAC 제어기는 국부 버스 제어기(212)의 제어권을 갖고, 국부 버스 인터페이스는 이 제어기에 응답하는 것으로 된다. 그러나, SBSS 제어기는 국부 버스 인터페이스 회로(212)의 일시적 제어권을 갖는다.
SBSS 제어기가 데이타 전송을 끝났을때에, SBMS_REQ 선로가 비활성 상태로 하고, 이에 따라 간섭 논리는 차단 신호를 비활성 상태로 하여, 사이클 개시 신호 및 사이클 확인 신호를 차단시키지 않으며 자원에 대한 제어권을 DMAC 제어기로 복귀시킨다.
제 4 도는 간섭 논리(210)의 개략도이며, 제 5 도는 간섭 논리의 작동에 대한 상태도이다. 이들 도면을 참조하면, 간섭 논리는 제 5 도에서 표시된 4개의 상태, 즉 S0, S1, S2 및 S3 를 가진다. 이들 4개의 상태는 제 4 도의 비동기식 SR 래치 SR1(402), SR2(404) 및 SR3(406) 의 다음 상태에 해당한다.
[표 1]
논리 버스 DMAC 작동중에 있어서 LB_DMAC_WON 이 활성 상태일때, 간섭 회로는 간섭 요청 BI_REQ 을 발생하기 위하여 S0 상태로 대기한다. 간섭 회로는 간섭 요청 BI_REQ 가 발생하는 동안 S0 상태에서 대기한다. BI_REQ 는 시스템 버스 메모리 슬래이브 작동 요청(SBSS_REQ), 시스템 버스 선택 슬래이드 작동 요청(SBSS_REQ) 또는 SB_WON 이 이미 활성 상태로 명령된 DNA 포트 작동 요청(DMAP_REQ)에 응답하여서, OR 게이트(408) AND 게이트(410) 를 통해 활성 상태로 될 것이다.
간섭 요청(BI-RE)이 활성 상태일때, SR1 게이트(412)를 통해서 국부 버스 인터페이스 회로(212)로부터의 다음 사이클 확인 펄스에서 세트된다. 그리고, 사이클 확인 펄스가 로우 상태가 될때에 회로는 래치 SR2 가 AND 게이트(414)를 통해 세트되었을 때에 S2 상태로 된다. S2 상태에서, BLOCK_START 신호는 활성 상태로 명한다. LB_BUSY 가 로우 상태일 때에, 회로는 래치 SR3 가 AND 게이트(416)를 통해 세트되는 제 3 상태로 된다. LB_BUSY는 국부 버스 인터페이스 회로가 작동을 완료했음을 표시하는 국부 버스 인터페이스 회로부터의 신호이다. S3 상태에서, 대응 간섭 성취 신호는 AND 게이트(418, 420 또는 422)를 통해 활성 상태로 세트된다. 제 2 도에 도시된 바와같이 성취 신호 BI_DMAP_WON, BI_SBSS WON 또는 SBMS_WON 은 OR 게이트(220, 222 또는 224)를 통해 대응 제어기(202, 204 또는 206)의 동작을 가능하게 하여, 데이타 전송을 행한다. 제어기와 활성 요청 신호 (SBMS_REQ, SBSS_REQ 또는 DMAP_REQ)를 제거할때에, 래치(SR1, SR2, SR3) 는 인버터(424)에 의해 리세트되어서 간섭 동작을 완료하고 제어권을 DMAC에 되돌린다.

Claims (19)

  1. 컴퓨터 버스와의 데이타 흐름을 제어하기 위한 인터페이스 회로에 있어서, 제 1 제어 신호용 출력 포트를 갖고, 데이타 전송을 제어하기 위한 제 1 제어기 수단과, 제 2 제어 신호용 출력 포트를 갖고, 데이타 전송을 제어하기 위한 제 2 제어기 수단과, 상기 제 1, 제 2 제어기 수단으로부터 제 1, 제 2 제어 신호를 수신하기 위한 입력 포트를 갖고, 상기 컴퓨터 버스와의 데이타 송수신용 버스 인터페이스 제어기와 데이타를 전송하기 위해 상기 제 2 제어기 수단으로부터의 요청 신호에 응답하여 상기 버스 인터페이스 제어기로부터의 제 1 제어 신호를 차단하는 간섭 회로를 구비한 인터페이스 회로.
  2. 제 1 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리 회로를 구비하며, 상기 제 1 상태는 아이들 상태이고, 제 1 제어 신호는 제 2 상태에서 버스 인터페이스 제어기로부터 차단되는 인터페이스 회로.
  3. 제 1 항에 있어서, 상기 제 1, 제 2 제어기 수단은 각각 제 3 제어 신호 수신용 입력 포트를 가지며, 상기 버스 인터페이스 제어기는 제 3 제어 신호용 출력 포트를 가지며, 상기 간섭 회로는 데이타를 전송하기 위하여 제 2 제어기 수단으로부터의 요청 신호에 응답하여, 제 1 제어기 수단으로부터의 제 3 제어 신호를 차단하는 수단을 구비한 인터페이스 회로.
  4. 제 3 항에 있어서, 상기 간섭 회로는 제1, 제 2 상태를 가지며, 제 1 상태는 아이들 상태이고, 제 3 제어 신호를 상기 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 인터페이스 회로.
  5. 제 3 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리 회로를 구비하며, 상기 제 1 제어 신호는 제 1 상태에서 버스 인터페이스 회로로부터 차단되고, 제 3 제어 신호는 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 인터페이스 회로.
  6. 제 3 항에 있어서, 상기 간섭 회로는 제 1, 제 2 및 제 3 논리 상태를 갖는 논리 회로를 구비하며, 상기 제 1 상태는 아이들 상태이고, 제 1 제어 신호는 제 3 상태에서 상기 버스 인터페이스 회로 제어기로부터 차단되며, 상기 논리 회로는 제 3 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 인터페이스 회로.
  7. 제 3 항에 있어서, 상기 간섭 회로는 제 1, 제 2, 제 3 및 제 4 상태를 갖는 논리 회로를 구비하며, 제 1 제어 신호는 제 3 상태에서 버스 인터페이스회로로부터 차단하고, 제 3 제어 신호는 제 4 상태에서 제 1 제어기 수단으로부터 차단되며, 상기 논리 회로는 제 3 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 인터페이스 회로.
  8. 제 1 버스를 갖는 컴퓨터 시스템에서 사용하기 위한 컴퓨터 어댑터 카드에 있어서, 제 2 버스와, 제 2 버스에 연결된 메모리 및 프로세서와, 제 1 제어 신호용 출력 포트와, 제 2 제어 신호 수신용 입력 포트를 갖고, 데이터 전송 제어용 제 1 제어 수단과, 제 3 제어 신호용 출력 포트와 제 2 제어 신호 수신용 입력포트를 갖는 데이터 전송 제어용 제 2 제어 수단과, 제 2 제어 신호용 출력 포트와, 제 1, 제 2 제어 수단으로부터의 제 1, 제 3 제어 신호를 수신하기 위한 입력 포트를 갖고, 제 2 버스와 데이터의 송수신기용 버스 인터페이스 회로와, 데이터를 전송하기 위하여 제 2 제어기 수단으로부터 요청 신호에 응답하여 버스 인터페이스 제어기로부터 제 1 제어 신호를 차단하기 위한 간섭 회로와, 상기 어댑터 카드를 상기 제 1 버스와 전기적으로 접속하기 위한 수단을 구비한 컴퓨터 어댑터 카드.
  9. 제 8 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리 회로를 구비하며, 제 1 상태는 아이들 상태이고, 제 1 제어 신호는 제 2 상태에서 버스 인터페이스 제어기로부터 차단되며, 상기 논리 회로는 제 2 제어 신호의 펄스에 응답하여 제 1 상태에서 제 2 상태로 진행하는 컴퓨터 어댑터 카드.
  10. 제 8 항에 있어서, 상기 간섭 회로는 데이터를 전송하기 위하여 상기 제 2 제어 수단으로부터 상기 요청 신호에 응답하여 제 1 제어기 수단으로부터 상기 제 2 제어 신호를 차단하는 수단을 구비한 컴퓨터 어댑터 카드.
  11. 제 10 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리회로를 구비하고, 상기 상태는 아이들 상태이고, 제 2 제어 신호를 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 컴퓨터 어댑터 카드.
  12. 제 10 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리회로를 구비하고, 제 1 제어 신호는 제 1 상태에서 버스 인터페이스 회로로부터 차단되며, 제 2 제어 신호는 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 컴퓨터 어댑터 카드.
  13. 제 10 항에 있어서, 상기 간섭 회로는 제 1, 제 2 및 제 3 논리 상태를 갖는 논리 회로를 구비하며, 제 1 상태는 아이들 상태이고, 제 1 제어 신호는 제 3 상태에서 상기 버스 인터페이스 회로 제어기로부터 차단되며, 상기 논리 회로는 제 2 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 컴퓨터 어댑터 카드.
  14. 제 10 항에 있어서, 상기 간섭 회로는 제 1, 제 2, 제 3 및 제 4 상태를 갖는 논리 회로를 구비하며, 제 1 제어 신호는 제 3 상태에서 버스 인터페이스 회로로부터 차단하고, 제 2 제어 신호는 제 4 상태에서 제 1 제어기 수단으로부터 차단되며, 상기 논리 회로는 제 2 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 컴퓨터 어댑터 카드.
  15. 데이터 전송을 제어하기 위하여 제 1 제어 신호용 추력 포트와 제 2 제어 신호용 입력 포트를 갖는 제 1 제어수단 및 제 3 제어 신호용 출력 포트와 제 2 제어 신호용 입력 포트를 갖는 제 2 제어기 수단과, 컴퓨터 버스와 데이터를 송수신하기 위하여 상기 제 2 제어 신호용 출력 포트와 제 1, 제 3 제어 신호용 입력 포트를 갖는 버스 인터페이스 제어기와 함께 사용하기 위한 간섭 회로에 있어서, 데이터를 전송하기 위하여 상기 제 2 제어기 수단으로부터 요청 신호에 응답하여 버스 인터페이스 제어기로부터 제 1 제어 신호를 차단하는 수단과, 데이터를 전송하기 위하여 제 2 제어기 수단으로부터 요청 신호에 응답하여 제 1 제어기 수단으로부터 제 2 제어 신호를 차단하는 수단을 구비한 간섭 회로.
  16. 제 15 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 가지며, 제 1 상태는 아이들 상태이고, 제 2 제어신호를 상기 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 간섭 회로.
  17. 제 15 항에 있어서, 상기 간섭 회로는 제 1, 제 2 상태를 갖는 논리 회로를 구비하며, 상기 제 1 제어 신호는 제 1 상태에서 버스 인터페이스 회로로부터 차단되고, 제 2 제어 신호는 제 2 상태에서 제 1 제어기 수단으로부터 차단되는 간섭회로.
  18. 제 15 항에 있어서, 상기 간섭 회로는 제 1, 제 2 및 제 3 논리 상태를 갖는 논리 회로를 구비하며, 제 1 상태는 아이들 상태이고, 제 1 제어신호는 제 3 상태에서 상기 버스 인터페이스 회로 제어기로부터 차단되며, 상기 논리 회로는 제 3 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 간섭회로.
  19. 제 15 항에 있어서, 상기 간섭 회로는 제 1, 제 2, 제 3 및 제 4 상태를 갖는 논리 회로를 구비하며, 제 1 제어 신호는 제 3 상태에서 버스 인터페이스 회로로부터 차단하고, 제 3 제어 신호는 제 4 상태에서 제 1 제어기 수단으로부터 차단되며, 상기 논리 회로는 제 3 제어 신호의 펄스에 응답하여서 제 1 상태, 제 2 상태 그리고 제 3 상태로 진행하는 간섭회로.
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