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KR920008605A - 최소 경합 프로세서 및 시스템 버스 시스템 - Google Patents

최소 경합 프로세서 및 시스템 버스 시스템 Download PDF

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KR920008605A
KR920008605A KR1019910017356A KR910017356A KR920008605A KR 920008605 A KR920008605 A KR 920008605A KR 1019910017356 A KR1019910017356 A KR 1019910017356A KR 910017356 A KR910017356 A KR 910017356A KR 920008605 A KR920008605 A KR 920008605A
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KR
South Korea
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bus
request
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idle
signal
Prior art date
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KR1019910017356A
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KR960005395B1 (ko
Inventor
제이. 바로우 조오지
엘. 스미스 도날드
Original Assignee
루이스 피. 엘빈저
불 에이치엔 인포오메이션 시스템즈 인코오포레이티드
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Filing date
Publication date
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Publication of KR920008605A publication Critical patent/KR920008605A/ko
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
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Abstract

내용 없음

Description

최소 경합 프로세서 및 시스템 버스 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리를 구체화 하는 멀티프로세서 시스템의 블록선도.
제2도는 제1도의 중앙 서브시스템(CSS)유닛의 블록선도.
제5도는 본 발명의 동작을 설명하기 위한 타이밍도.

Claims (7)

  1. 우선 순위 기준에 따라 시스템 버스상의 상이한 유닛들간에 요구를 전송하기 위하여 상응하는 다수의 인터페이스 유닛을 통하여 시스템 버스에 공통으로 연결되는 다수의 중앙 버스 시스템(CSS)유닛, 다수의 메모리 서브시스템 유닛 및 다수의 입력/출력(I/O)서브 시스템 유닛을 포함한 멀티프로세서 시스템에 있어서, 데이타의 고속 전송을 위해 상기 다수의 CSS 유닛 및 메모리 서브 시스템 유닛에 공통으로 연결되는 전용 (P)버스를 구비하고, 상기 다수의 CSS 유닛 각각의 상기 인터페이스 유닛은, 관련된 상기 CSS 유닛으로 부터의 요구를 수신하도록 결합되고 상기 P버스에 결합되며 상기 P버스가 유혹 상태에 있는지를 검사하고 P버스 데이타 전송을 특정화 시키는 수신된 사전 설정된 형태의 요구가 제1버스 유휴 신호를 발생하는 제어회로 수단과, 상기 시스템 버스와 상기 제어 회로 수단에 연결되는 버스 요구 논리 회로 수단을 구비하며, 상기 버스 요구 논리 회로 수단은, 상기 시스템버스에 연결되어 상기 시스템 버스가 유휴 상태에 있을때를 나타내는 제2버스 유휴 신호를 발생하는 검출회로 수단과, 상기 제어 회로 수단 및 상기 검출 회로 수단에 연결되고 양 버스가 유휴상태에 있을때를 나타내는 합성유휴 신호를 발생하도록 상기 제1및 제2버스 유휴 신호에 결합하는 논리 회로 수단과, 상기 논리 회로 수단에 연결되고 상기 사전 설정된 형태의 메모리 요구를 나타내는 요구 신호를 수신하도록 연결되며 단지 시스템 버스사용을 위하여 경합 요구를 제거하도록 상기 합성 유효 신호에 응답하는 지정된 하나의 상기 메모리 서브 시스템 유닛에 의해 수신하기 위해 상기 요구를 상기 시스템 버스에 전송하는 요구 회로 수단을 구비하는 것을 특징으로 하는 멀티프로세서 시스템.
  2. 제1항에 있어서, 상기 사전 설정된 형태의 메모리 요구가 P버스 고속 데이타 전송 작동을 특정화 하고, 상기 사전 설정된 형태의 메모리 요구 각각에 응답하는 상기 메모리 서브 시스템 유닛중 지정된 하나의 유닛이 다른 요구를 처리함에 있어서 상기 시스템 버스를 사용할 수 있는 상기 요구 처리의 초기 부분을 완성하는 승인 신호를 발생하는 것을 특징으로 하는 멀티프로세서 시스템.
  3. 제2항에 있어서, 상기 메모리 서브 시스템이 상기 메모리 요구 처리를 완성하는 상기 P버스 상의 사전 설정된 다수의 데이타 워드를 전송하는 수단을 추가로 구비하는 것을 특징으로 하는 멀티프로세서 시스템.
  4. 제1항에 있어서, 각각의 상기 인터페이스 유닛이 P버스 요구를 발생시키도록 상기 시스템 버스에 결합되는 커맨드 발생회로를 추가로 구비하고, 상기 제어 수단이 상기 커맨드 발생 수단에 접속되는 프로그램 가능 배열 논리(PAL)회로를 구비하여, 상기 P버스가 상기 메모리 서브 시스템에 의해 발생되고 상기 사전 설정된 형태의 요구에 응답하는 P버스비지 신호의 상태에 의해 나타내지는 유휴 상태 일때 상기 합성유휴신호를 발생하기 위해 사기 PAL 회로가 상기 P버스및 상기 커맨드 발생 회로에 접속되는 것을 특징으로 하는 멀티프로세서 시스템.
  5. 고속으로 데이타 블록을 전송하기 위해 전용(P)버스에 다수의 메모리 유닛과 공통으로 접속되는 다수의 중앙 서브 시스템을 포함하며 상기 다수의 중앙 서브 시스템 및 상기 메모리 유닛이 각각의 상기 유닛내에 포함된 버스 인터페이스 부분을 통하여 우선순위 기준에 따라 한쌍의 유닛간의 요구를 전송하기 위하여 다수의 입력/출력 유닛과 공통으로 시스템 버스에 접속되는 시스템을 구성하는 방법에 있어서, (a)각각의 상기 인터페이스 부분을 포함하고, 프로그램 가능 제어 회로가 상응하는 상기 CSS 유닛 중의 하나로 부터 요구를 수신하도록 결합되고 상기P버스 상태를 나타내는 적어도 하나의 신호를 수신하도록 상기 P버스에 결합되는 단계와, (b) P버스 데이타 전송을 특정화 하는 사전 설정된 형태의 요구의 수신 및 상기 P버스가 유휴상태임을 나타내는 상기 하나의 신호에 따라 상기 프로그램 가능 제어 회로에 의해 제1버스 유휴 신호를 발생하는 단계와, (c)상기 시스템 버스가 유휴 상태에 있을때를 나타내기 위해 상기 시스템 버스에 연결되는 검출회로에 의해 제2버스 유휴신호를 발생하는 단계와, (d)양 버스가 유휴 상태임을 나타내기 위해 상기 제1및 제2버스 유휴 신호를 논리적으로 결합함으로써 합성 버스 유휴 신호를 발생하는 단계와, (e)경합량을 최소화 하는 상기 유휴 신호 버스가 존재할때만 지정된 메모리 서브시스템으로 상기 사전 설정된 형태의 요구를 전송하도록 상기 시스템 버스에 대해 액세스를 요구하는 단계를 포함하는 것을 특징으로 하는 시스템 구성방법.
  6. 제5항에 있어서, 상기 방법이 각각 상기 사전 설정된 형태의 메모리 요구에 응답하여 상기 지정된 메모리 서브 시스템이 상기 시스템 버스를 사용할 수 있는 상기 요구 처리의 초기 부분의 완성을 나타내는 승인 신호를 발생하는 단계를 추가로 포함하는 것을 특징으로 하는 시스템 구성방법.
  7. 제6항에 있어서, 상기 방법이 상기 메모리 요구의 처리를 완성하는 상기 P버스상의 사전 설정된 다수의 데이타 워드를 송신하는 단계를 추가로 포함하는 것을 특징으로 하는 시스템 구성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910017356A 1990-10-05 1991-10-04 최소 경합 프로세서 및 시스템 버스 시스템 KR960005395B1 (ko)

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