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KR920007822B1 - 헤테로 에피택셜 구조의 제조 방법 - Google Patents

헤테로 에피택셜 구조의 제조 방법 Download PDF

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KR920007822B1
KR920007822B1 KR1019870013173A KR870013173A KR920007822B1 KR 920007822 B1 KR920007822 B1 KR 920007822B1 KR 1019870013173 A KR1019870013173 A KR 1019870013173A KR 870013173 A KR870013173 A KR 870013173A KR 920007822 B1 KR920007822 B1 KR 920007822B1
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카 다인즈 로버트
토마스 쇼트 케니드
엘리자베드 화이트 앨리스
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아메리칸 텔리폰 앤드 텔레그라프 캄파니
엘리 와이스
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Abstract

내용 없음.

Description

헤테로 에피택셜 구조의 제조 방법
제1도는 본 발명에 따른 전형적인 3층 헤테로 에피택셜 구조의 개략도.
제2도는 Co가 주입된 Si 모체(matrix)에 대해 주입된 RBS 수율(yield)을 도시한 도면.
제3도는 열 처리후의 Co가 주입된 Si 모체에 대한 RBS 수율의 도시도.
제4도는 본 발명에 따른 일례의 디바이스의 개략도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 상부층 43 : 패턴 산화물
44 : 금속화 영역
본 발명은 헤테로 에피택셜 구조를 형성하기 위한 방법과, 이러한 구조를 포함하는 반도체 디바이스 및 다른 제품에 관한 것이다.
반도체 디바이스 기술의 초기 이래로, 물리학자들은 다수의 헤테로 구조, 즉 단일 합성 결정내에서 서로 다른 재료층의 조합을 구하여 왔다. 이런 종류의 구조에 대한 관심은 이러한 구조를 포함한 디바이스내에서 가능하게 성취될 수 있는 각종 특성에 추적 가능케 한다.
최근 몇년간에, 이 분야에서 상당한 진보가 있어 왔으며, 여러 재료를 결합하는 제조 기술이 현재 알려져 있다. 예를들면, 미합중국 특허 제 4,554,045호에는 금속 규화물 실리콘 헤테로 구조를 제조하는 방법이 기재되어 있는데, 이 규화물은 단결정체이며, 기반이 실리콘 기판으로 에피택셜되어 있다.
공지된 기술은 금속 규화물층으로 이루어진 헤테로 구조를 형성하는 기술에 제한되지는 않는다. 예를들면, (Applied Physics Letters) 제40권, 페이지(66 내지 68)(1982)에는 실리콘상의 에피택셜 유전층, 즉 CaF2성장 기술이 Ishiware 등에 의해 기술되어 있다.
헤테로 에피택셜 구조를 성장하기 위한 모든 종래 기술은 통상적으로 단결정 기판의 표면상에 재료의 증착을 포함하는 것이 일반적이다. 분명히 일단, 에피택셜 단결정 상부층이 형성되면, 그것은 또다른 헤테로 에피택셜층의 형성을 위한 기판이 될 수 있다. 따라서, 종래 기술에서 증착 기술의 특정 실시예에 의해 형성된 Si/CoSi2/Si 및 Si/CaF2/Si헤테로 구조가 공지되어 있다.
또한 종래 기술에는 특정 헤테로 구조, 즉, Si/Sio2/Si(또한, SOI라 칭함)를 형성하기 위한 각종 기술이 공지되어 있다. 구조적으로, SiO2층이 단결정층이 아니고, 통상적으로 비결정층이므로, SOI는 근본적으로 전술된 헤테로 구조와 다르다. 따라서, 접종(seeding)기술을 통해 실리콘 상부층 방위가 결합이 형성되는 실리콘 웨이퍼 방향과 같게 될지라도 SOI 구조는 항이 이용되는 식의 헤테로 에피택셜 구조와 다르다.
SOI헤테로 구조를 형성하기 위한 한 특정 기술은 실리콘 기판내에서의 산소 이온 주입법을 포함한다. 미합중국 특허 제 3,855,009호를 참조하라, 실리콘 웨이퍼의 주표면을 적절히 제조한 후에, 산소 이온은 주표면을 통해 웨이퍼내로 주입된다. 공지된 바와같이, 이러한 이온은 모체의 비교적 좁은 표면 아래의 영역에 머무르게 되며, 침투의 평균 길이(및 산소 과다층(oxygen-rich layer)의 두께는 이온 에너지에 따르게 된다. Si상부층의 손상을 어닐(anneal)하여, 주입법(implant)으로부터 SiO2층을 형성하도록 1000 및 1200℃ 사이의 온도에서 주입된 웨이퍼로 열 처리한 후에, Si 상부층의 두께가 Si의 증착으로 증가됨을 상기 특허에서 보여주고 있다. 반도체 디바이스는 공지된 방법으로 에피택셜 실리콘 상부층에서 형성될 수 있다.
상기 특허는 또한, 매설 실리콘 카바이드 및 실리콘 질화물층이 제각기 탄소 또는, 질소 이온의 주입에 의해 동일하게 형성될 수 있음을 보여준다. 이와같이 실리콘 헤테로 구조를 형성하기 위한 이러한 종래 기술은 비교적 가벼운 이온을 실리콘 웨이퍼내에 주입하는 것을 포함하며, 매설 실리콘 합성층은 실리콘 모체와 비단일결정 및 비에피택셜 상태로 한다.
실리콘내로의 비교적 무거운 이온의 주입을 포함하는 최근의 몇몇 작업이 진행되어 왔다. M.N.Kozicki등에 의한 1983년 물리학 회의 학회, 67권, 3부, 페이지(137 내지 142)를 참조하라, 상기 저자는 다결정 실리콘내로의 코발트 및 크롬 이온의 주입법에 관해서 보고하고 있다. 비교적 높은 주입 에너지(350keV)를 이용하여, 한 금속 원자 내지 두 실리콘 원자의 평균 합성 매설 영역을 형성하게 된다. 주입된 샘플은 종래 로어닐(furnace anneal)(900, 950 또는, 1025℃) 또는 전자빔 어닐된다. 이런 기술은 동종의 에피택셜 매설층을 형성시키지 않았다. F.H.Sanchez 등에 의한 1986년 재료 조사회 심포지엄 회보 51권, 페이지에는(439 내지 444), Cr, Fe, Co 및 Ni이온을 단일 결정 실리콘 샘플로의 주입법을 기술하고 있다. 여기서, 매설층은 형성되어 있지 않다.
이처럼, 종래 기술은 모체와 에피택셜된 매설 단결정층을 형성시키는 소정의 주입법을 알 수 없다. 더우기, 종래 기술의 주입 공정으로 형성된 규화물층은 통상 결정 입계(grain boundary), 선 및 점 결함과, 가능한 둘 이상의 위상으로 인해 비교적 낮은 전도성을 갖는다. 비교적 낮은 전도성 및 높은 결함 밀도는 금속 베이스 트랜지스터와 같은 응용에 채용될 수 없는 종래의 매설 규화물층을 만들어, 다층 집적 디바이스의 도체 재료로서 유용성을 최소한 감소시킨다. 한편, 종래 증착 방법은 실리콘상에 규화물의 에피택셜층이나 다른 재료를 생성시켜, 그 위에 에피택셜 실리콘을 형성하기 위하여 사용되며, 그 결과 에피택셜 규화물 또는 다른 재료의 매설층이 형성된다. 그러나, 이런 증착 프로세스는 늦어, 극도의 깨끗한 고진공 상태하에서만 성공적으로 실시될 수 있으며(이처럼, 통상적으로 제조 환경내에서 쉽게 실시할 수 없게 한다), 계면(interfacial)불순물을 가진 구조를 유발시키며, 그리고 출발 재료내의 모든 불순물을 규화물에 포함하게 한다.
금속 규화물 및 다른 재료의 매설된 고품질의 에피택셜 단결정층으로 이루어진 반도체 디바이스와 같은 제품의 잠재적 중요성에 비추어, 고생산성의 가능성을 가지며 본질적으로 불순물이 없는 계면과 최소한 출발 재료에 존재하는 불순물의 제거를 가져오는 통상의 가용한 장치로 제조 환경에서 실시될 수 있는 매설층의 형성 방법이 실재 관심사이다. 본 발명은 이러한 방법을 기술하고 있다.
＂메소택시(mesotaxy)＂란 용어는 제2의 재료 몸체가 제1의 재료 모체와 에피택셜된 본질적 단결정의 제1재료 모체(제1 및 제2의 재료는 이들의 화학적 조성이 상이함)내에 본질적 단결정의 제2재료 몸체(전형적인 경우 얇은 층)를 직접 형성하는 공정을 의미한다. 이처럼, 메소택시는 에피택시와 근본적으로 다르며, 제1재료상에 제2재료층을 형성하는 것을 의미하며, 상기 층은 기판과 에피택셜되어 있다. ＂단결정＂몸체는 여기서 몸체 전체에 걸쳐 동일 결정 방향을 지닌 결정 재료의 몸체이다. 현재 용법에 따르면, 몸체는 전위와 같은 결함을 포함하지만, 단결정 몸체로 간주된다.
최소한 두 결정 격자 방향이 두 몸체 사이의 계면을 가로질러 연속될 경우, 한 결정 몸체는 이와 접촉한 다른 결정몸체와 ＂에피택셜＂된다.
＂헤테로 구조＂라는 것은 다수의 조성적으로 상이한 영역(전형적인 경우, 조성적으로 다른 층)으로 이루어진 구조(전형적인 경우 다층 구조)를 의미한다.
여기에서, ＂헤테로 에피태셜＂구조는 최소한 영역이 다른, 즉, 조성적으로 상이한 영역과 에피택셜된 헤테로 구조이다. 통상적으로, 한층은 화학적으로 상이한 접촉층과 에피택셜된다.
제1재료 모체내에 매입된 제2재료층으로 이루어진 헤테로 에피택셜 구조를 형성하기 위한 새로운 접근법(＂메소택시＂라 언급됨)이 기술된다. 단결정 몸체로의 이온의 주입과, 주입된 몸체의 적절한 열 처리를 포함한다.
여기에서 실리콘 모체내의 매설된 금속 규화물(기본적으로 CoSi2, CrSi2, TiSi2및 NiSi2)층의 형성에 관한 새로운 방법을 기술하지만, 다른 반도체(예를들어, Ge)와 Ⅲ-Ⅴ 및 Ⅱ-Ⅵ 반도체와 같은 기능 화합물 반도체 및, 다른 종류의 모체(예를들어, 금속, 또는 절연체)와, 다른 원자 주입종(예를들어, Y 또는 Mg를 Si로, 주입종의 조합, 예를들어, Co 및 Ni)이 열역학적 및 결정학적으로 메소택시에 적합하다. 그러므로, 우선, 상기 기술에 대해 일반적인 기술을 하고자 한다.
본 발명의 방법은 주표면을 가진 단결정 몸체(예로, 반도체 웨이퍼)를 제공하는 것과, 몸체의 주표면 아래의 소정 평균 깊이까지 최소한(비교적 무거운) 화학종의 이온을 주입하는 것을 포함하며, 주입종내에서는 비교적 많은 매설층이 형성된다. 주입 다음에, 주입된 몸체는 열 처리한다. 주입 및 열 처리조건은 매설층 과다층이 제2재료층으로 변환되도록 선택된다. 제2재료는 제1재료와 다르고, 주입종으로 이루어진 화학량론적 조성물이다. 이 조건은 또한, 매립된 제2재료층이 단결정이고, 제1재료 모체와 에피택셜되도록 선택된다. 제2재료층 및 제1재료/제2재료 계면은 본질적으로 불순물이 없다.
이와같이 생성된 헤테로 구조는 제품, 예를들어, 전자 디바이스, 또는, 광전자 디바이스를 형성하는 어느 적절한 방식으로 처리된다. 처리 기술은 본 발명이 속하는 기술에 공지되어 있다. 예를들면, 디.제이.엘리어트에 의한 ＂집적 회로 제조 기술＂(1982.맥그로우힐)를 참조하라.
기술적으로 중요한 공정은 상기 기술에 충족되지 않는다. 그러나, 일반적 방법은, 존재하나 특히, 고품질 디바이스 용도가 보장되는 예외적인 고졀정 및/또는 전자석 특성의 매설 규화물층을 유발시키므로, 헤테로 에피택셜 Si/금속 규화물/Si 구조에 대한 용도에 중요하게 된다. 더우기, 종래 기술에서는 메소택시가 가능하지 않으며, 메소택시의 본 발명이 실로 획기적인 것이라고 생각된다.
본 발명의 기술의 특징은 주입된 화학종에서 과다한 매설층이 형성되도록(비교적 무거운)기판 몸체내로 이온을 주입시키는 것이다. 종래 기술은 매설된 금속 과다층이 형성되는(Kozicki등의 인용 논문 참조) Co 및 Cr을 다결정 Si로 고에너지(350keV) 주입하는 일례를 공지하지만, 본 분야의 숙련자는 이온에 의한 반도체 타게트의 스퍼터링이 주입종의 성취 가능한 농도의 비교적 낮은 한계를 부과한다고 일반적으로 예측한다. 예를들면, Z.L.Liau등의 진공학 및 기술학 잡지, 15권, 페이지 1629 내지 1635(1978)를 참조하라, 또한, Sanchez(앞선 인용)등의 제1도를 참조하면, 매설층이 주입 조건하에 형성되지 않음을 도시한다. 그러나, 반대의 광범위한 예상에도 불구하고 비교적 무거운(원자수＞8, 통상적으로＞20) 원소내에서 과다한 매설층은 시판 주입제를 이용한 이온 주입에 의해 형성될 수 있다.
본 발명의 다른 중요한 특징은 소망 조성물을 촉진하는 조건하에서, 반도체와 주입종 사이의 고체 상태 반응이며, 매입되는 모체와 매설 단결정 에피택셜로서 조성물의 형성을 촉진시킨다. 이것은 통상적으로 반도체 및 조성물 격자 구조 및 격자 정수가 사실상 정합됨을 필요로 하는데, 격자 정수는 일반적으로 약 5%이하 정도 다르다.
제1도는 본 발명에 다른 3층 헤테로 구조예를 개략적으로 도시한 것이다. 상기 도면은 단결정 하부 및 상부 제1재료(예를들어, 반도체)층 (10 및 12)을 도시한 것으로, 상기 두 층 사이에 단결정 조성층(11)이 존재한다. 전술한 바와같이, (11)은 (10) 및 (12)양자와 에피택셜된다.
본 분야의 숙련자는 쉽게 알 수 있는 바와같이, 디바이스는 반도체 상부층(12)내에 직접 형성되거나, 상기 상부층(12)은 하나 이상의 다른 층을 형성하기 위한 기판을 형성한다. 예를들면, 상부층(12)의 두께는 동일 반도체의 기판상에 에피택셜 반도체층의 성장을 위한 공지된 방법으로 증대되어, 최상부층에 디바이스가 형성된다. 예를들어, 미합중국 특허 제 3,855,008호를 참조하라. 한편, 다른 반도체의 헤테로 에피택셜층(예를들어, GaAs)은 예를들어, 공지된 기술로 Si층(12)상에 성장되며, 디바이스는 최상부층내에 형성된다.
이온의 제어 선량(dose)이 반도체 기판의 주표면의 모든 부분이나 일부 중요부내에 본질적으로 균일하게 주입되거나, 또는, (가능한 서로 다른 영역내의 서로 다른 선량을 이용한) 패턴된 주입층을 생성시키도록 주입이 국부적으로 행해질 수 있는 것을 본 분야의 숙련자는 알 수 있다. 후자 경우에, 기판상의 패턴 마스크층이나 프로그램 가능한 촛점이 맞추어진 이온 빔은 패턴 주입을 발생하는데에 이용된다. 더우기, 주입깊이가 이온 에너지에 직접 관련되므로, 표면으로부터의 거리를 변화하는 매설 조성물 영역을 생성하는 것이 가능하다. 이런 가능성은 예를들어, VLSI 칩내에 다레벨 도체를 생성하도록 유익하게 이용될 수 있다.
본 발명의 구체적 실시예로서, Si모체에서 CoSi2에서 매설 에피택셜층의 메소택시에 의한 형성을 상세히 기술하기로 한다. 주지된 바와같이, Co 및 Si는 다수의 조성물 CoSi2,CoSi, CoSi2를 형성하는데, 다수의 조성물 최종 것만이 Si와 에피택시 가능하게 하는 필요 결정구조 및 격자상수를 갖는다. 이처럼, 조입 조건 및 열처리는 CoSi2가 형성되도록 선택되어야 한다. 다른 제한은 아래에 기술된다.
예로서, 200keV, ~20μA/㎠, 주사된59CO+빔을 이용한다. (100) 및 (111)면의 양 방위 Si웨이퍼가 기판으로서 사용된다. 주표면은 종래 방식대로 만들어지고, 기판은 통상적으로 범위 300 내지 500℃의 온도에서 통상적으로 유지된 스테인레스스틸 블럭에 단단하게 고정된다. 그러나, 기판의 어떤 빔 가열은 회피될 수 없다.
주입후에, 샘플은 아래에 더욱 상세히 기술하는 바와같이 열 처리된다. 열처리로 모든 주입된 Co가 매설 CoSi2층을 형성하게 되므로, 매설층의 소정 두께로 되는데에 요구된 선량을 결정하기가 쉽다. 예를들면, 0.1㎛ CoSi2의 두께를 대략 Co의 2.5.1017/㎠의 주입을 필요로 한다.
제2도는 주입된(100) Si기판내의 채널(100)면방위 및 랜던 방위에 대한 리더포드 후방 산란 스펙트로스 코피(RBS) 수율을 도시한 것으로, (20) 및 (21)은 제각기(100) 채널 및 랜던 수율을 나타낸 것이다. 이러한 RBS 수율은 결정 품질의 통상적인 척도이다. 주입 조건은 명목상 350℃, 200keV에서 3.1017/㎠ Co이다. 제2도는 주입된 Co 가 Si 표면 아래에 매설됨을 나타낸 것으로, 27.5원자%의 피크 Co 농도는 약 115nm의 깊이에서 나타난다. 제2도는 또한 주입된 Co-과다 영역이 Si모체와 정합 정도의 결정 질서(Xmin은 약 55%)를 갖지만, 명확히 디바이스 등급 재료는 아님을 나타낸 것이다. Xmin은 랜던 방향에 대한 채널링 방향의 RBS 수율의 최소 관찰비이며, 결정 품질의 표준 척도가 된다. 저온 어닐(600℃에서 1시간)은 RBS Co 분포에서 다소 변화되며, 결정성이 다소 개선된 Co의 약간의 재분포를 나타낸다.
그러나, 제3도로부터 알 수 있는 바와같이, 고온 처리(100℃에서1/2시간)는 극적인 변화를 유발시키는데, (30) 및 (31)은 제각기 채널 및 랜덤 수율을 가르킨다. Co 분포는 급작한 단부, 호학량론적 조성의 CoSi2에 대한 특성 수율과 크게 감소된 채널링 수율(후자는 매설층의 고결정 품질을 표시함)을 가진다. 예를들어, Xmin는 약 12%이다
제3도는, 주입된 조건과 비교되는 바와같이, 매설층이 Si모체에 에피택셜되고, 최상부 Si층의 결정 품질이 개선됨을 나타낸 것이다. 파선(31)은 실효적으로 무한 두께의 Si최하부층과 Si의 60nm 최상부층의 사이에서 샌드위치된 CoSi2의 110nm층에 대한 랜던 RBS 스펙트럼의 컴퓨터 시뮬레이션으로 얻어지며, 측정된 스펙트럼과 양호하게 일치한다. 본 발명에 따른 매설층은 통상적으로 같은 샘플에서 주입된 Xmin보다 더적은(적어도, 50%보다 작은)Xmin을 갖는다.
요약하면, 제2도 및 제3도는 표시된 조건하에서, 고결정 품질의 헤테로 에피텍셜 구조(Si/Cosi2/Si)가 메소택시로 발생될 수 있음을 나타낸 것이다. 다른 실험적 결과는 이런 결론과 일치한다. 예를들면, 단면 투과 전자 현미경은 또한 CoSi2영역이 모체와 에피택셜한 단결정 재료임을 나타낸다. Si/CoSi2계면의 고분해능 투과 전자 현미경은 상기 계면이 급작스럽고, 에피택셜하며, 평탄함을 보여준다. (100)방향의 계면의 평탄함은, CoSi2(및 다른 규화물)가 다른 고상법으로(100) Si상에서 거의 마면(facet)없이 성장될 수 없으므로, 특히 흥미롭다. 디바이스가 통상적으로(100)Si상에서 제조되므로, 종래 Si/CoSi2헤테로 에피택셜 구조의 마면된 계면의 존재는 상당한 결점이 된다. 본 발명은 상기 결함을 해소하는데에 있다.
종래 기술에 따른 문제점은 고순도 매설층 및 원자적으로 깨끗한 계면을 얻기가 어렵다는 것이다.
본 분야의 숙련자는 알 수 있는 바와같이, 불순물은 상기 재료내에 형성된 디바이스 동작 특성의 역영향을 미치는 고저항성 및 계면 상태를 유발시킨다. 주입 기술이 빔으로의 희망 원자종을 제외한 모두를 제거시키고, 계면은 결코 노출되지 않으므로, 이러한 문제점은 본 발명 기술에서 존재하지 않는다.
RBS는 매설층의 품질에 관한 정량 정보를 생성하는 단지 실험적 기술이 아니다. 매설 도정층의 저항비 R(T=300K)/R(T=4.2K)로 정의되는 RR(여기서 R은 저항이고, T는 절대온도)이 결정되며, 구조적 완전성, 결정 결함 밀도, 계면 거침, 화학적 순도 및 층의 화학량론적 조성으로부터의 편차의 감지 지표로 알려져 있으며, RR의 큰 값은 고품질 재료를 표시한다. 본 발명에 따라 발생된 매설 금속층에 있어서, RR은 통상적으로 1보다 실제 크며, 양호하게는 5보다 크다. 예를들면, 전술된 바와같이, Si내에 매립되고, 메소택시로 생성된 CoSi2층의 RR은 15.48이며, 이것은 종래 에피택셜 CoSi2막보다 2배가 크다.
통상적으로, 여러 프로세스 파라미터는 메소택시를 달성하기 위해 정당히 선택되어야 한다. 이들 피라미터 가운데 일반적으로 주입간 기판 온도, 이온 에너지 선량, 어닐링 온도 및 시간이 있다. 적절한 파라미터값은 적어도 더느 한도까지 기판 특성과 주입중의 특성에 따르므로, 일반적으로 유효 파라미터값이 주어지지 않는다. 그러나, 부분적으로 Si내의 CoSi2의 메소택시에서 실험에 의거하기 때문에, 기판이 비결정을 방지하고, 모체로 주입종을 확산시키도록 실온(예를들어, Si에 대한 300 내지 500℃)이상으로 유지된다. 더우기, 이온 에너지는 비교적 높게 되어(예를들어 100keV 이상), 매설층을 형성하고, 스퍼터링에 의해 주입종의 손실을 방지하여, 이온 선량은 화학량론적 관계가 어닐링으로 달성될 수 있도록 높게 된다. 또한, 어닐링 온도는 모체에서 원자 재배치 및 화합물 형성이 발생하도록 충분히 높아야 하지만(예를들어, 저항의 증가로 명시된) 매설된 조성물층의 열화가 피해지도록 충분히 낮아야 한다. 예를들면, Si/CoSi2/Si계에서, 600 내지 850℃ 범위의 어닐링은 일반적으로 매설층의 품질을 어느 정도 개선시키지만(RR은 주입된 조건으로부터 약 3 내지 4만큼 증가함), 범위 850 내지 1100℃에서의 어닐링(양호하게는 약 1000℃)은 훨씬 개선된다. 약1100℃ 이상의 어닐링은 매설층의 품질을 열화시킨다. 그러나, 어떤 경우에, 다단계 열처리를 하는 것이 이롭다. 예를들어, 저온 어닐과 이와 연속으로 고온 어닐을 행하는 것이 유리한 가능성이 있다.
메소택시에서, 매설층은 항상 최상부 반도체층에 의해 보호된다. 따라서, 어닐링 온도가 종래 증착 방법보다 더욱 높다. 이것은 더욱 높은 어닐링 온도가 통상적으로 최상부 반도체층 및 매설층의 개선된 성질을 가져오므로 본 발명의 또다른 잇점이다.
[표 1]
Figure kpo00001
주 : 제3열은 이온 주입시에 스테인레스 스틸 스테이지의 명목상 온도(T)를 제공하고, 최종 열은 선정의된 저항비(RR)의 값을 표시한다.
상기 결과중의 몇몇은 200keV에서의 Co 주입에 따라 Si/CoSi2/Si계에 관계하는 표(1)에 포함된 데이타에 의해 예시된다. 표(1)의 데이타에서와 같이, 매설층의 상세 특성은 기판의 면바위에 의존한다. 예를들면, (100) 면방위는 약 12%의 Xmin 및 PR〉10을 가진 매설층을 생성하며, (111) 면방위는 약 7%의 Xmin 및 PR~7.을 가진 층을 생성한다.
Si내의 매설 CoSi2층을 성장시키지 않는 조건을 인용함으로써 상기 포인트를 설명하고자 한다. 77K, 실온 및 260℃의 주입 온도 모두는 비결정 Si표면을 생성하거나, 매설 CO 과다층을 형성할 수 없다. 흔히, 1000℃에서 이러한 저온 주입 샘플을 어닐링할 시에, 표면에 대한 Co의 이동이 관찰된다. 1 ·1016, 5 ·1016및 1 ·1017/㎠은 이용되는 어닐링 상태하에서 화학량론적 층을 형성시키지 않는다.
제1도에 도시된 기본 구조에 의한 각종 디바이스 응용이 고려된다. 일례의 개략 디바이스 구조는 상기 3,855,009 특허의 제3도에 도시되며, 그 특허 열(4 및 5)에 기술된다. 메소택시는 또한, 광 및 광전자 디바이스에 유용하게 이용된다.
메소택시의 다른 고려의 디바이스 응용은 배면 게이트를 구비한 MOSFET 및, MOSFET 또는, 매설 접지면을 가진 다른 디바이스를 포함한다. 후자 응용은 제4도에 개략적으로 도시되는데, 예로서 영역(40,41 및 42)은 제각기 P,P+및 P+도전형이며, (43)은 패턴 형성된 산화물이고, (44)는 금속 영역이며, (45)는 홀을 통해 금속화됨으로서, 메소택시에 의해 형성된 접촉이 매설 접지면(11)에 만들어진다. 또한, 소스, 드레인 영역 및 게이트에 전기 접촉을 형성하기 위한 수단이 표시된다.
메소택시에 의해, 다른 반도체내의 반도체층(예를들어, Si 내의 CrSi2)을 형성할 수 있으며, 두 반도체는 서로 다른 밴드캡을 갖는다. MBE에 의해서만 생성된 이러한 조합은 헤테로 접합 트랜지스터와 같은 유용한 전자 디바이스를 제조하는 것이 가능한 흥미로운 특성을 갖는다고 알려져 있다. 다른 주입제(예를들어, Co)에 의해, 매설 에피택셜 반도체층의 일부는 금속으로 변환되어, 종래에 가용치 않았던 디바이스의 가능성을 펼친다. 더우기, 복수의 원자종은 같은 영역내로 주입될 수 있다. 예를들면, Co 및 Ni를 Si로의 주입은 에피택셜 삼원 규화물의 형성을 가능케 한다.
[실시예 Ⅰ]
종래 기술에 의해 클린된(100) 면방위의 Si웨이퍼는 시판 이온 주입제내에서 약 350℃로 유지된 스테인레스 스틸 블럭에 고착되는데, 상기 온도는 명목상의 주입 온도로 간주된다. 프리만(Freeman)이온원으로부터의59Co+의 질량 분석빔(200keV, 40μA/㎠)은 Si웨이퍼의 법선에서 7˚벗어나게 지향된다.
주입 선량은 3·1017/㎠이다. 주입 완료후, 웨이퍼는 600℃에서 약1시간동안 진공(~10-7Torr)에서 유지되고, 1000℃에서 30분 진공 어닐이 뒤따른다. 따라서, 생성된 헤테로 구조는 60nm 단결정 Si 상부층과 함께 대략 100nm두께의 매설 단결정 CoSi2층을 포함한다. 상기 구조는 Xmin~12% 및 PR~15를 가진 CoSi2층과, Xmin~15%를 가진 Si상부층과 헤테로 에피택셜된다.
[실시예 Ⅱ]
명목상 주입 온도가 약 300℃이고, 이온 에너지가 400keV이며, 주입 선량이 5·1017/㎠이며, 에피택셜 CoSi2층의 두께가 약 170nm이며, Si 상부층의 두께가 약 130nm인 것을 제외하면, CoSi2층은 실시예 Ⅰ에 기술된 바와 같이 (111)면방위의 Si웨이퍼에서 메소택시에 의해 형성된다.
[실시예 Ⅲ]
Co0.5Ni0.5Si2층은, 같은 양의 Co 및 Ni가 순차적으로 주입되는 것을 제외하면, 실시예 Ⅰ에 기술된 바와 같이(100) 면방위의 Si웨이퍼에서 메소택시에 의해 형성된다. 얻어진 에피택셜 삼원 규화물층은 매우 잘 도통되고, 양호한 결정질을 갖는다.
[실시예 Ⅳ]
명목상 주입온도가 약 500℃이고, 이온 에너지가 약 1.5MeV이며, 이온 선량이 약 7·1017/㎠인 것을 제외하면, 매설 에피택셜 CoSi2층은 실시예 Ⅰ에서 기술된 바와 같이 메소택시에 의해 형성된다. 얻어진 헤테로 에피택셜 구조의 Si상부층에서, MOS 디바이스는 매설층이 매설 접지면 역할을 하도록 매설 CoSi2층에 전기 접촉시켜 종래 기술에 의해 생성된다.
[실시예 Ⅴ]
Si/ CoSi2/Si 헤테로 에피택셜 구조는 실시예 Ⅰ에 기술된 바와 같이 형성된다. Si상부층상에서, Si의 0.5㎛ 에피택셜층은 MBE에 의해 성장된다.
[실시예 Ⅵ]
헤테로 에피택셜 구조는, Si 상부층에서 GaAs의 0.5㎛ 에피택셜층이 MBE에 의해 성장되는 것을 제외하면, 실시예 Ⅴ에 기술된 바와 같이 형성된다.
[실시예 Ⅶ]
명목상 주입 온도가 150℃이고, 이온 에너지가 3000keV이며, 주입된 웨이펴 750℃로 어닐되는 것을 제외하면, (100)면방위의 Ge 웨이퍼는 실시예 Ⅰ에 기술된 바와 같이 주입된 종래 프로세스 및 Co에 의해 클린된다. 따라서, CoGe2의 매설 에피택셜층은 형성된다.
본 분야의 숙련자는 본 발명의 정신 및 범주를 벗어나지 않는 범위내에서 다양하게 수정 및 변경이 가능한다.

Claims (11)

  1. a) 주표면을 가진 제1재료의 단결정 몸체를 제공하는 단계 b) 매설종 과다층이 생성되도록 몸체의 주표면 아래의 예정된 평균 깊이에서 최소한 한 종류의 화학종을 제1재료 몸체내로 주입하는 단계와, c) 제1재료와 다른 화학량론적 조성물이면서 주입된 화학종을 포함하는 제2재료층으로 매설종 과다층이 변환되도록 주입된 몸체를 열처리하는 단계를 포함하여, 상기 제1재료 몸체와 그 몸체내에 매립된 제2재료층으로 이루어진 제품을 제조하는 방법에 있어서, d) 상기 주입 및 열 처리 단계에서의 조건은 상기 제2재료층을 그 제2재료층이 매립된 제1재료층(11,12)과 함께 에피택셜되는 단결정층(11)으로 선택하고, i) 화학종 과다층 위에 있는 제1재료의 비결정을 피할 수 있도록 선택된 약 20℃ 이상의 온도에서 단계 b)동안 제1재료 몸체를 유지하는 단계와, ii) 약 600℃ 이상의 온도로 단계 c)동안 주입된 몸체를 가열하는 단계를 포함하는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  2. 제1항에 있어서, 상기 제1재료 몸체는 반도체 모체인 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  3. 제1항에 있어서, 약 100keV 또는, 그 이상의 에너지로 이온이 주입되는 것을 특징으로 하는 구조의 제조방법.
  4. 제2항에 있어서, 반도체 몸체는 실리콘 몸체이며, 화학종은 Co, Ni, Cr, Ti, Y 및 Mg로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  5. 제4항에 있어서, 이온 주입중, 기판은 약 300℃ 내지 500℃범위의 명목상 온도를 가지며, 이온은 최소한 약 100keV의 에너지로 주입되며, 단계 c)는 약 800℃ 내지 1100℃범위의 온도로 이온 주입된 기판을 가열하는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  6. 제4항에 있어서, 제2재료는 CoSi2, NiSi2, CrSi2및 CoxN11-xS12로 이루어진 그룹의 일원이며, 단 0＜x＜1.0값을 갖는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  7. 제2항에 있어서, 제품은 전자 디바이스를 포함하고, 제2재료층과 전기 접촉하기 위한 수단을 제공하는 단계를 더 포함하는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  8. 제4항에 있어서, 주표면은 최소한 대략(100)면인 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  9. 제2항에 있어서, 반도체 몸체는 Ge 몸체이고, 화학종은 Co인 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
  10. 제2항에 있어서, 주표면상에 재료를 에피택셜적으로 증착하는 단계를 더 포함하는 것을 특징으로하는 헤테로 에피택셜 구조의 제조방법.
  11. 제10항에 있어서, 반도체 몸체는 Si 몸체이고, 에피택셜적으로 증착된 재료는 Si 및 GaAs로 이루어진 그룹으로부터 선택되는 것을 특징으로 하는 헤테로 에피택셜 구조의 제조방법.
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