KR920003006B1

KR920003006B1 - 로우 어드레스 버퍼

Info

Publication number: KR920003006B1
Application number: KR1019890016843A
Authority: KR
Inventors: 이장규; 서승모
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1989-11-20
Filing date: 1989-11-20
Publication date: 1992-04-13
Also published as: KR910010501A

Abstract

내용 없음.

Description

로우 어드레스 버퍼

제1도는 종래의 로우 어드레스 버퍼의 회로도,

제2도는 본 발명의 로우 어드레스 버퍼의 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명

1 : 입력신호 공급부 2 : 내부 기준전압 공급부

3,4 : 레플레쉬 신호 공급부 5 : 비료증폭부

6,7 : 출력부 S : 입력 샘플링 회로기

N1∼N12 : NMOS 트랜지스터 P1∼P6 : PMOS트랜지스터

I1∼I4 : 인버터 ATTL : TTL 입력신호

RAIP : 로우 어드레스 제어신호 RFIP : 레플레쉬 제어신호

RAS,RAS 바 RASD : 로우 어드레스 발생신호

CNT, CNT 바 : 레프레쉬 카운터신호 VREF : 내부기준전압

RAR : 로우 어드레스 리세트신호

본 발명은 반도체 메모리 소자에 관한 것으로, 특히, 반도체 메모리 소자(DRAM)의 메모리된 메모리셀의 특정 개소를 지성하는 로우(ROW)어드레스 버퍼에 관한 것이다.

반도체 메모리 소자의 특정개소는 로우(ROW) 어드레스 및 컬럼(column) 어드레스에 의하여 정해지면 이 어드레스에 의하여 특정개소에 저장된 데이타를 읽혀 들이거나 특정개소에 기록을 하게 된다.

종래의 로우 어드레스 버퍼(ROW ADDRESS BUFFER)는 대개 다이나믹 타입(DYNAMIC TYPE)으로 기준전압과 로우 어드레스 입력을 비교하도록 하고 있는 것으로 제1도와 같은 구성을 갖고 있다.

이와 같은 로우 어드레스 버퍼는 상기 입력신호 공급부(1)의 TTL 입력신호(ATTL)를 내부 어드레스로 공급하는 정상모드의 경우에는 레플레쉬 제어신호(RFIP)은 로우레벨로 유지되어 NMOS 트랜지스터(N6),(N8)를 턴오프 시키므로서 레플레쉬 어드레스의 경로를 차단시키고, 로우 어드레스 제어신호(RAIP)에 의하여 NMOS 트랜지스터(N2),(N4)를 턴온시키게 된다. 그리고 TTL입력신호(ATTL) 및 내부 기준전압(VREF)에 의해 NMOS 트랜지스터(N1),(N3)를 턴온시키게되어 입력신호 공급부(1)에 연결된 노드(a)의 전압과 내부 기준전압 공급부(2)에 연결된 노드(b)에 상대적인 전압차가 발생한다. TTL 입력신호(ATTL)의 전압이 내부 기준전업(VREF)보다 상대적으로 하이레벨 상태일 때 로우 어드레스 발생신호(RAS 바)가 로우레벨로 되면 최종적으로 NMOS 트랜지스터(N9)은 턴오프되고 NMOS 트랜지스터(N10)은 턴온상태가 된다. 따라서, 상기 입력신호 공급부(1)에 연결된 노드(a)는 로우레벨 상태가 되고, 상기 로우레벨이 출력부(6)에서 반전되어 하이레벨로 내부 어드레스에 출력한다. 그리고 상기 내부 기준전압 공급부(2)에 연결된 노드(b)는 하이레벨 상태가 되고, 상기 하이레벨이 출력부(7)에서 반전되어 로우레벨로 내부 어드레스에 출력한다. TTL 입력신호(ATTL)의 전압이 내부 기준전압(VREF)보다 상대적으로 로우레벨 상태일 때, 로우 어드레스 발생신호(RAS 바)가 로우레벨 상태로 되면 최종적으로 NMOS 트랜지스터(N9)은 턴오프되고 NMOS 트랜지스터(N10)은 턴오프 상태가 된다. 따라서, 상기 입력신호 공급부(1)에 연결된 노드(a)는 하이레벨상태가 되고, 상기 하이레벨이 출력부(6)에서 반전되어 로우레벨로 내부 어드레스에 출력한다. 그리고, 상기 내부기준 전압 공급부(2)에 연결된 노드(b)는 로우레벨 상태가 되고 상기 로우레벨이 출력부(7)에 반전되어 하이레벨로 내부 어드레스에 출력한다. 레프레쉬 모드에서는 로우 어드레스 제어신호(RAIP)에 의하여 NMOS 드랜지스터 (N2),(N8)를 턴오프시켜 입력신호 공급부(1)의 T시 입력신호(ATTL)를 내부 어드레스를 공급하는 정상모드를 중지하게 한다. 그리고 레플레쉬 제어신호(RFIP)에 의하여 NMOS 트랜지스터(N6),(N8)를 턴온시킴으로서 정상모드의 경우와 동일하게 레플레쉬 카운터 출력(CNT),(CNT 바)를 내부의 어드레스에 전달하게 된다. 그러나, 이와 같은 어드레스 버퍼는 입력신호 공급부(1) 및 레플레쉬 신호 공급부(3)가 출력부(6)에 연결되고, 기준전압 공급부(2) 및 레플레쉬 신호 공급부(4)가 출력부(7)에 연결되어 있으므로, 부하가 커지게 되어 내부 어드레스에 입력되는 신호의 마진을 줄이는 문제점이 있었다.

본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 레플레쉬 신호 공급부(3),(4)를 전원(VCC)과 연결하여 비교부에 전달하게 하여 부하를 감소하게 하므로 입력마진을 높이고자 하는 것이다.

이러한 목적을 달성하기 위한 본 발명의 특징은, TTL 입력신호를 내부 어드레스 신호로 전달하기 위한 입력신호 공급부와 상기 입력신호 공급부의 신호에 비교되는 기준전압을 전달하는 기준전압 공급부와, 상기 입력신호 공급부의 신호를 상기 기준전압 공급부의 신호에 비교하고 상기 레플레쉬 카운터신호를 비교하는 비교 증폭부와, 상기 비교 증폭부의 신호를 래치하여 출력하는 출력부에 있어서, 레플레쉬 제어신호를 레플레쉬 카운터의 신호 및 전원공급을 제어하게 비교부에 연결한 레플레쉬 신호부와, 상기 비교부에 연결되어 정상모드시 턴온되게 구성한 NMOS 트랜지스터에 있다.

이하, 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 어드레스 버퍼를 나타낸 것으로, TTL 입력신호(ATTL)를 내부 어드레스 신호로 전달하기 위한 입력신호 공급부(1)은 종래의 어드레스 버퍼와 동일하게 TTL 입력신호에 대하여 내부 어드레스를 발생시키기 위한 로우 어드레스 감지신호(RAS 바)를 입력하고 상기 TTL 입력신호를 받아 샘플링 및 홀드하는 입력샘플링 홀드기(S)로 구성된다. 그리고 상기 입력신호 공급부(1)은 상기 입력샘플링회로기(S)의 출력에 따라 구동되는 NMOS 트랜지스터(N1)을 연결하고 상기 NMOS 트랜지스터(N1)의 드레인단에 NMOS 트랜지스터(N2)를 연결한다. 그리고 상기 NMOS 트랜지스터(N2)의 게이트단에 로우어드레스 제어신호(RAIP)를 인가하게 하여 NMOS 트랜지스터(N2)은 상기 NMOS 트랜지스터(N1) 및 로우 어드레스 제어신호(RAIP)에 의하여 구동되도록 구성한다.

상기 입력신호 공급부(2)의 신호에 비교되는 전압을 출력하는 기준전압 공급부(2)는 TTL 입력신호에 대하여 내부 어드레스를 발생시키기 위한 로우 어드레스 감지신호(RAS 바)를 입력하고 상기 기준전압(VREF)을 받아 샘플링 및 홀드하는 입력 샘플링 회로기(S)로 구성된다. 그리고 상기 기준전압 공급부(2)는 상기 입력 샘플링 회로기(S)의 출력에 따라 구동되는 NMOS 트랜지스터(N3)를 연결하고, 상기 NMOS 트랜지스터(N3)의 드레인단에 NMOS 트랜지스터(N4)를 연결한다. 그리고 상기 NMOS 트랜지스터(N4)의 게이트단에 로우 어드레스 제어신호(RAIP)를 인가하게 하여 NMOS 트랜지스터(N4)은 상기 NMOS 트랜지스터(N3) 및 로우 어드레스 제어신호(RAIP)에 의하여 구동되도록 구성한다. 레플레쉬 카운터 신호(CNT),(CNT 바)를 내부 어드레스에 전달하는 레플레쉬 신호부(3),(4)은, 레플레쉬 제어신호(REIP)에 따라 구동되는 NMOS트랜지스터(N11),(N12)의 드레인 단자에 레플레쉬 카운터를출력(CNT), (CNT 바)를 입혁하고, 상기 레플레쉬 제어신호(REIP)에 따라 구동회는 PMOS 트랜지스터(P5),(P6)의 소오스단자에 전원을 공급한다. 그리고 상기 레플레쉬 신호(3), (4)은 상기 NMOS 트랜지스터(N11), (N12)의 소오스측 단자의 출력과 상기 PMOS 트랜지스터(P5),(P6)의 드레인단자의 출력을 연결하여 전원 및 레플레쉬 카운터출력(CNT),(CNT 바)를 비교부에 인가하도록 구성한다. 상기 입력신호 공급부(1)의 신호를 기준전압 공급부(2)의 출력신호에 비교하고 상기 레플레쉬 신호부(3).(4)의 레플레쉬 카운터출력(CNT),(CNT 바)를 비교하는 비교 증폭부(5)는 상기 입력신호 공급부(1)의 출력이 따라 구동되는 PMOS 트랜지스터(P1)의 소오스 및 드레인을 로우 어드레P스 리세트신호(RARD)에 따라 구동되는 PMOS 트랜지스터의 소오스 및 드레인과 연결한다. 상기 로우 어드레스 리세트신호(RARD)는 정상 모드의 프리챠아지 상태와 리프레시 모드시 로우레벨을 출력하게 구성한다. 그리고, 상기 비교 증폭부(5)은 상기 입력신호 공급부(1)의 출력에 따라 구동되는 NMOS 트랜지스터(N9)를 상기 PMOS 트랜지스터(P1),(P2)의 드레인측에 연결하여 구성한다. 그리고 상기 비교 증폭부(5)은 상기 기준전압 공급부(2)의 출력에 따라 구동되는 PMOS 트랜지스터(P3)의 소오스 및 드레인을 로우 어드레스 리세트신호(RARD)에 따라 구동되는 PMOS 트랜지스터(P4)의 소오스 및 드레인과 연결한다. 그리고 상기 비교 증폭부(5)은 상기 기준전압 공급부(2) 및 레플레쉬 신호부(3)의 출력에 따라 구동되는 NMOS 트랜지스터(N10)를 상기 PMOS 트랜지스터(P3),(P4)의 드레인 측에 연결하여 구성한다. 그리고 상기 NMOS 트랜지스터(N9),(N10)의 소오스 측에는 내부 어드레스 감시발생(RAS)에 따라 턴온되는 NMOS 트랜지스터(N13)를 통하여 접지시킨다. 상기 비교 증폭부(5)의 출력을 내부 어드레스로 공급하는 출력부(6),(7)은 상기 비교 증폭부(5)의 출력을 반전하게 하는 인버터(I1),(I2)의 출력을 제반전하게 하는 인버터(I3),(I4)의 출력을 상기 인버터(I1),(I2)에 입력하게 되므로 래치회로를 구성하게 한다.

이와 같이 구성된 본 발명에서, 입력신호 공급부(1)의 TTL 입력신호(ATTL)를 내부 어드레스로 공급화는 정상모드의 경우에는 레플레쉬 신호부(3),(4)의 레플레쉬 제어신호(RFIP)은 로우레벨로 되어 NMOS 트랜지스터(N11),(N12)은 턴오프 상태로 되고 PMOS 트랜지스터(P5),(P6)은 턴온상태가 된다. 따라서, 정상모드의 경우에는 레플레쉬 카운터신호(CNT),(CNT 바)은 비교 증폭부(5)에 공급되지 않고 전원만이 비교부에 공급된다. 그리고, 로우 어드레스 제어신호(RAIP)에 의하여 NMOS 트랜지스터(N2),(N4)을 턴온시키고, TTL 입력신호(ATTL) 및 내부 기준전압(VREF)에 의해 NMOX 트랜지스터(N1),(N3)을 턴온시키게 되어 입력신호 공급부(1)에 연결된 노드(a)의 전압과 내부 기준전압 공급부(2)에 연결된 노드(b)에 상대적인 전압차가 발생한다. 로우 어드레스 발생신호(RAS)가 하이레벨 상태가 되면 NMOS 트랜지스터(N13)는 턴온상태가 되어 TTL 입력신호(ATTL)의 전압이 내부 기준전압 (VREF)보다 상대적으로 하이레벨로 되어 NMOS 트랜지스터(N9)는 턴오프되고 NMOS 트랜지스터(N10)은 턴온상태가 된다. 따라서, 상기 입력신호 공급부(1)에 연결된 노드(a)는 로우레벨 상태가 되고 상기 로우레벨이 출력부(6)에서 반전되어 하이레벨로 내부 어드레스에 출력한다. 그리고 상기 내부기준 전압공급부(VREF)에 연결된 노드(b)는 하이레벨 상태가 되고 상기 하이레벨 상태가 되고 상기 하이레벨 출력부(7)에서 반전되어 로우레벨로 내부의 어드레스에 출력한다. 로우 어드레스 감지신호(RAS)는 하이레벨 상태가 되어 NMOS 트랜지스터(N13)는 턴온상태가 되면 TTL 입력신호(ATTL)의 전압이 내부 기준전압(Verf)보다 상대적으로 로우레벨 상태일 때 NMOS 트랜지스터(N9)은 턴온되고 NMOS 트랜지스터(N10)은 턴오프 상태가 된다. 따라서 상기 입력신호 공급부(1)에 연결된 노드(a)는 하이레벨 상태가 되고 상기 하이레벨이 출력부(6)에서 반전되어 로우레벨로 내부 어드레스에 출력한다. 그리고 상기 내부 기준전압 공급부(2)에 연결된 노우드(b)는 로우레벨 상태가 되고 상기 로우레벨이 출력부(7)에서 반전되어 하이레벨로 내부 어드레스에 출력한다. 디램(메모리소자)소자의 메모리는 캐패시터로 구성되어 있어 캐패시터에 저장된 전하는 방전되기 때문에 일정주기로 레플레쉬시켜 정보가 저장된 메모리소자에 정보내용이 지워지지 아니하게 하는 레플레쉬 모드의 경우에는 레플레쉬 신호부(3),(4)의 레플레쉬 제어신호(RFIP)은 하이레벨되어 NMOS 트랜지스터(N11),(N12)은 턴온상태로 되고 PMOS 트랜지스터(P5),(P6)은 턴오프 상태가 된다. 그리고 로우 어드레스 제어신호(RAIP)은 로우레벨로 되어 입력신호 공급부(1)의 NMOS 트랜지스터(N2) 및 내부기준 전압 공급부(2)의 NMOS 트랜지스터(N4)를 턴오프 상태로 되게 한다. 그리고 비교 증폭부(5)의 PMOS 트랜지스터(P4),(P2)를 로우 어드레스 감시신호(RARD)로 턴온시켜 레플레쉬 카운터 출력(CNT)은 NMOS 트랜지스터(N11) 및 PMOS 트랜지스트(P4)를 통하여 노드(A)는 레플레쉬 카운터출력(CNT 바)은 출력부(6)에서 반전되어 출력부(6)은 레플레쉬 카운터출력(CNT)을 출력한다. 그리고 레플레쉬 카운터출력(CNT 바)은 NMOS 트랜지스터(N12) 및 PMOS 트랜지스터(P2)를 통하여 노드(b)에는 레플레쉬 카운터 출력(CNT)이 전달되고 상기 신호(CNT)는 출력부(7)에서 반전되어 출력부(7)은 레플레쉬 카운터 출력(CNT 바)을 출력한다.

이상에서와 같이 본 발명은, 레플레쉬 제어신호(RFIP)로서 레플레쉬 카운터 출력(CNT),(CNT 바) 및 전원을 제어하게 구성하여 비교부(5)에 전달하게 구성하므로, 종래 어드레스 버퍼가 입력신호 전달부(1) 및 내부 기준전압 공급부(2)가 레플레쉬 신호부(3),(4)와 동일한 노드(a),(b)상에 연결되어 있으므로서 부하가 커지게 되어 내부 어드레스에 입력되는 신호의 마진을 줄이는 것을 방지할 수 있는 효과가 있다.

Claims

정상동작일 때에 로우 어드레스 감지신호(RAS 바)와 로우 어드레스 제어신호(RAIP)가 인에이블되어 TTL 입력신호(ATTL)와 이 TTL 입력신 호 (ATTL)를 비교하기 위한 기준전압(VREF)을 각각의 공통노드들(a),(b)에 전달하는 입력신호 및 기준전압 공급부들(1),(2)와, 레프레쉬 동작일 때 인에이블되고 정상 또는 프리챠지동작시 디스에이블되는 로우 어드레스 제어회로(RFIP)에 의해 레플레쉬 타운터 출력들(CNT),(CNT 바) 또는 전원전압들(VCC)을 전달하늘 레플레쉬 신호부들(3),(4)과, 정상 동작일 때 상기 노드들(a),(b)의 TTL 입력신호(ATTL)과 기준전압(VREF)를 비교 증폭하고 레플레쉬 또는 프리챠지 동작시 상기 레플레쉬 카운터 출력들(CNT),(CNT 바) 또는 전원전압들(VCC)를 로우 어드레스 리셋신호(RARD)에 의해 제어되는 전달소자들 (P2),(R4)을 통해 상기 공통 노드들(a),(b)에 전달하는 비교증폭부(5)와, 상기 비교증폭부(5)의 출력들을 래치 출력하는 출력부들(6),(7)을 구비한 로우 어드레스 버프.
제1항에 있어서, 상기 레플레쉬 신호부(3),(4)는 전원을 소오스에 연결하고 레플레쉬 제어신호가 게이트에 인가되는 PMOS 트랜지스터(P5),(P6)와, 레플레쉬 카운터 출력(CNT),(CNT 바)이 드레인에 인가되고, 게이트에 레플레쉬 제어신호가 인가되는 NMOS 트랜지스터(N11),(N12)와 구성된 로우 어드레스 버퍼.