[go: up one dir, main page]

KR0172783B1 - 데이타 출력 버퍼 - Google Patents

데이타 출력 버퍼 Download PDF

Info

Publication number
KR0172783B1
KR0172783B1 KR1019950045480A KR19950045480A KR0172783B1 KR 0172783 B1 KR0172783 B1 KR 0172783B1 KR 1019950045480 A KR1019950045480 A KR 1019950045480A KR 19950045480 A KR19950045480 A KR 19950045480A KR 0172783 B1 KR0172783 B1 KR 0172783B1
Authority
KR
South Korea
Prior art keywords
node
pull
potential
output
output terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019950045480A
Other languages
English (en)
Other versions
KR970031334A (ko
Inventor
김영석
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950045480A priority Critical patent/KR0172783B1/ko
Publication of KR970031334A publication Critical patent/KR970031334A/ko
Application granted granted Critical
Publication of KR0172783B1 publication Critical patent/KR0172783B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017509—Interface arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

본 발명은 데이타 출력버퍼의 출력단을 항상 반전위{(1/2)Vcc}로 프리차지시킨 반도체 메모리 장치의 데이타 출력버퍼에 관한 것이다. 이 데이타 출력버퍼를 사용하여 데이타를 리드할 경우. 데이타 출력버퍼의 풀-업 및 풀-다운 드라이버단에서 일어나는 풀-스윙 동작을 제거하여 동작속도 및 전력선의 노이즈를 줄이는 효과가 있다.

Description

데이타 출력 버퍼
제1도는 종래의 데이타 출력버퍼의 회로구성도.
제2도는 본 발명의 제1실시예에 의한 데이타 출력버퍼의 상세회로도.
제3도는 제2도에 도시된 기준전압 발생 회로부의 상세회로도.
제4도는 본 발명의 제2실시예에 의한 데이타 출력버퍼의 회로구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 데이타 출력버퍼부 11 : 기준전압 발생 회로부
12 : 전위 비교 회로부
본 발명은 반도체 장치의 데이타 출력 버퍼에 관한 것으로, 보다 상세하게는 출력단을 특정전위{(1/2)Vcc}로 프리차지시킴으로써 데이타 출력시 풀-업 및 풀-다운 드라이버단에서 생기는 풀-스윙(full-swing)으로 인한 노이즈 억제 및 동작 속도를 향상시킨 데이타 출려버퍼에 관한 것이다.
제1도는 종래의 데이타 출력버퍼를 도시한 회로도로서, 전원전위(Vcc) 및 출력단자(N2) 사이에 접속되며 데이타를 입력하는 입력단자(N1)에 게이트가 접속된 풀-업 트랜지스터(MP1)와, 상기 출력단자(N2) 및 접지전위(Vss) 사이에 접속되며 상기 입력단자(N1)에 게이트가 접속된 풀-다운 트랜지스터(MN1)로 구성되어 있다.
상기 입력단자(N1)로 '하이' 데이타가 입력될 경우 상기 풀-업 트랜지스터(MP1)는 턴-오프되고, 상기 풀-다운 트랜지스터(MN1)는 턴-온되어 출력단자(N2)로 '로우' 데이타를 출력한다. 그리고, '로우' 데이타가 입력될 경우 상기 풀-업 트랜지스터(MP1)는 턴-온되고, 상기 풀-다운 트랜지스터(MN1)는 턴-오프되어 출력단자(N2)로 '하이' 데이타를 출력한다.
이러한 동작에서 상기 데이타 출력버퍼는 입력 데이타 신호에 반대되는 데이타를 출력하게 되는데, 이때 출력단자(N2)로 전원전위 또는 접지전위를 각각 공급하기 위한 상기 풀-업/풀-다운 트랜지스터(MP1, MN1)는 입력 데이타 신호가 바뀜에 따라 각각 풀-스윙(full-swing) 동작을 하게 된다. 즉, 전원전위(Vcc)에서 접지전위(Vss)로, 또는 접지전위(Vss)에서 전원전위(Vcc)로 전압 스윙폭이 큰 풀-스윙을 해야 하므로, 많은 노이즈를 발생시키고, 또한 동작속도도 느리게 된다.
따라서 본 발명의 목적은 출력단의 전위를 항상 반전위{(1/2)Vcc}로 프리차지시킴으로써 데이타를 리드할 경우 풀-스윙 동작이 일어나지 않도록 한 데이타 출력버퍼를 제공함에 있다.
상기의 목적을 달성하기 위해 본 발명의 제1실시예에 따른 데이타 출력버퍼는, 출력 단자로 고전위를 전달하는 풀-업 수단과 출력 단자로 저전위를 출력하는 풀-다운 수단을 구비하는 데이타 출력버퍼에 있어서, 일정한 기준전압을 발생시키는 기준전압 발생 수단과, 상기 기준전압과 상기 출력단자의 신호를 비교·증폭하는 전위 비교 수단과, 제1논리의 제어신호가 입력됨에 따라 제1 및 제2입력라인으로부터의 데이타신호에 의해 상기 풀-업 수단과 풀-다운 수단의 동작을 제어하고, 제2논리의 제어신호가 입력됨에 따라 상기 기준전압 발생수단 및 전위 비교수단으로부터의 신호에 의해 상기 풀-업 수단 및 풀-다운 수단의 동작을 각각 제어하여 상기 출력단자의 전위를 항상 반전위상태로 유지시키게 하는 스위칭 수단을 구비한다.
본 발명의 제2실시예에 따른 데이타 출력버퍼는, 출력 단자로 고전위를 전달하는 풀-업 수단과 출력 단자로 저전위를 출력하는 풀-다운 수단을 구비하는 데이타 출력버퍼에 있어서, 일정한 기준전압을 발생시키는 기준전압 발생수단과, 상기 기준전압 발생수단의 출력 신호와 상기 출력 단자의 출력 신호를 비교·증폭하여 출력하는 전위 비교 수단과, 상기 기준전압 발생수단 및 전위 비교 수단으로 부터의 출력 신호와 제어신호의 제어에 의해 상기 출력 단자의 전위를 항상 반전위상태로 유지시키게 하는 스위칭 수단을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더 상세히 살펴보기로 한다.
제2도는 본 발명의 제1실시예에 의한 데이타 출력버퍼의 상세회로도로서, 풀-업 및 풀-다운 트랜지스터(MP1,MN1)로 구성된 데이타 출력버퍼부(10)와, 일정한 기준전압(Vref)을 발생시키는 기준전압 발생 회로부(11)와, 상기 기준전압 발생 회로부(11)의 출력 신호와 상기 데이타 출력버퍼부(10)의 출력 신호를 비교·증폭하여 출력하는 전위 비교 회로부(12)와, 제어신호(preset) 및 반전된 제어신호(/preset)에 의해 입력 데이타 신호를 상기 풀-업 트랜지스터(MP1)의 게이트로 전달하는 제1전달 게이트(MN5,MP4)와, 제어신호(preset) 및 반전된 제어신호(/preset)에 의해 입력 데이타 신호를 상기 풀-다운 트랜지스터(MN1)의 게이트로 전달하는 제2전달 게이트(MN6,MP5)와, 제어신호(preset) 및 반전된 제어신호(/preset)에 의해 상기 전위 비교 회로부(12)의 출력신호를 상기 풀-업 트랜지스터(MP1)의 게이트로 전달하는 제3전달 게이트(MN7,MP6)와, 제어신호(preset) 및 반전된 제어신호(/preset)에 의해 상기 기준 전압 발생 회로부(11)의 출력 신호를 상기 풀-다운 트랜지스터(MN1)의 게이트로 전달하는 제4전달 게이트(MN8,MP7)와, 상기 제1 내지 제4전달 게이트의 동작을 각각 제어하는 신호(preset)를 입력하는 입력단자(N8)를 구비한다.
상기 구성에 의한 동작을 살펴보기에 앞서, 상기 기준전압 발생 회로부(11)의 구성 및 동작에 대해 먼저 살펴보기로 한다.
제3도의 (a) 및 (b)의 회로는 기준전압 발생 회로부(11)를 두가지 유형으로 구성한 것이다. 먼저, 제3a도의 기준전압 발생 회로부(11)는 전원전압(Vcc) 및 출력단자(N14) 사이에 접속되며 게이트가 상기 출력단자(N14)에 연결된 PMOS트랜지스터(MP8)와 상기 출력단자(N14) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 출력단자(N14)에 연결된 NMOS트랜지스터(MN9)로 구성되어, 상기 PMOS트랜지스터(MP8) 및 NMOS트랜지스터(MN9)에 의해 분압된(1/2)Vcc 전위를 출력단자(N14)로 출력하게 된다.
제3b도의 기준전압 발생 회로부(11)는 전원전압(Vcc) 및 노드(N15) 사이에 접속된 저항(R1)과, 상기 노드(N15) 및 노드(N16)사이에 접속되며 게이트가 상기 드(N15)에 연결된 NMOS트랜지스터(MN10)와, 상기 노드(N16) 및 노드(N17) 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 PMOS트랜지스터(MP9)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속된 저항(R2)과, 전원전압(Vcc) 및 출력단자(N18) 사이에 접속되며 게이트가 상기 노드(N15)에 연결된 NMOS트랜지스터(MN11)와, 상기 출력단자(N18) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 PMOS트랜지스터(MP10)로 구성된다.
상기 NMOS트랜지스터(MN10 및 MN11)는 상기 저항(R1)을 통해 노드(N15)로 공급되는 전원전위에 의해 턴-온되어 노드(N16) 및 출력단자(N18)쪽으로 전원전위를 공급한다. 그런데, 다이오드 구조의 PMOS트랜지스터(MP9)가 턴-온됨으로써, 상기 노드(N17)로 공급된 전원전위를 상기 저항(R2)을 통해 접지 전위로 발전시키게 되어 상기 노드(N17)가 게이트에 연결된 PMOS트랜지스터(MP10)를 턴-온시키게 된다. 따라서, 상기 출력단자(N18)의 전위는 턴-온된 NMOS트랜지스터(MN11)와 PMOS트랜지스터(MP10)에 의해 분압된 전위((1/2)Vcc)를 출력단자(N18)로 출력하게 된다.
제2도에서 상기 전위 비교 회로부(12)는 전원전압(Vcc) 및 노드(N5,N6)사이에 각각 접속되며 게이트가 상기 노드(N6)에 공통으로 연결된 전류미러 구조의 PMOS트랜지스터(MP2,MP3)와, 상기 출력노드(N5) 및 노드(N7) 사이에 접속되며 게이트가 상기 기준전압 발생 회로부(11)의 출력단자(N3)에 연결된 NMOS트랜지스터(MN2)와, 상기 노드(N6) 및 노드(N7) 사이에 접속되며 게이트가 상기 데이타 출력버퍼부(10)의 출력단자(N4)에 연결된 NMOS트랜지스터(MN3)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS트랜지스터(MN4)로 구성된다. 상기 전위 비교 회로부(12)는 상기 기준전압 발생 회로부(11)의 출력단자(N3)의 신호와 상기 데이타 출력버퍼부(10)의 출력단자(N4)의 신호를 비교·증폭하기 위한 차동 증폭기로 구성되어 있다.
여기서, 상기 제1전달 게이트(MN5,MP4)는 제어 신호(preset)가 '로우' 일 때 턴-온되어 입력라인(N10)을 통해 입력되는 데이타 신호를 상기 풀-업 트랜지스터(MP1)의 게이트로 입력하고, 상기 제2전달 게이트(MN6,MP5)는 제어신호(preset)가 '로우'일 때 턴온되어 입력라인(N11)을 통해 입력되는 데이타신호를 상기 풀-다운 트랜지스터(MN1)의 게이트로 입력하며, 상기 제3전달 게이트(MN7,MP6)는 제어 신호(preset)가 '하이'일 때 턴-온되어 상기 전위 비교 회로부(12)의 출력단(N5) 신호를 상기 풀-업 트랜지스터(MP1)의 게이트로 전달하고, 상기 제4전달 게이트(MN8,MP7)는 제어 신호(preset)가 '하이'일 때 턴-온되어 상기 기준전압 발생 회로부(11)의 출력단(N3) 신호를 상기 풀-다운 트랜지스터(MN1)의 게이트로 전달하게 된다.
한편, 상기 제어 신호(preset)가 '하이' 가 되어 상기 제3,제4 전달 게이트(MN7,MP6/MN8,MP7)가 턴-온되었을 때 상기 노드(N4)의 전압이 노드(N3)의 전압보다 크면, NMOS트랜지스터(MN3)를 통하여 흐르는 전류가 NMOS트랜지스터(MN2)를 통하여 흐르는 전류보다 많게 되어 노드(N6)의 전위는 낮아지게 되고, 반면에 전위 비교 회로부(12)로부터 출력되는 출력단자(N5)의 전위는 높아지게 된다. 따라서, 상기 출력단자(N5)의 전위가 게이트로 공급되는 풀-업 트랜지스터(MP1)를 통하여 출력단자(N4)쪽으로 흐르는 전류는 감소되고, 상기 기준전압 발생 회로부(11)로부터 게이트로 인가되는 기준전위((1/2)Vcc)에 의해 턴-온된 풀-다운 트랜지스터(MN1)를 통해 상기 출력단자(N4)의 전압을 낮추게 된다(이때, 출력단자(N4)의 전위는 대략 (1/2)Vcc정도이다).
그리고, 상기 노드(N4)의 전압이 노드(N3)의 전압보다 작으면, NMOS트랜지스터(MN3)를 통하여 흐르는 전류가 NMOS트랜지스터(MN2)를 통하여 흐르는 전류보다 작게 되어 노드(N6)의 전위는 높아지게 되고, 반면에 전위 비교 회로부(12)로부터 출력되는 출력단자(N5)의 전위는 낮아지게 된다. 따라서, 출력단자(N5)의 전위가 게이트로 공급되는 풀-업 트랜지스터(MP1)를 통하여 출력단자(N4)쪽으로 흐르는 전류는 증가되고, 상기 기준전압 발생 회로부(11)로부터 게이트로 인가되는 기준전위((1/2)Vcc)에 의해 턴-온된 풀-다운 트랜지스터(MN1)를 통해 상기 출력단자(N4)의 전압을 낮추게 된다. 따라서 상기 데이타 출력버퍼부(10)의 출력단자(N4)의 전위는 턴-온된 풀-업 및 풀-다운 트랜지스터(MP1,MN1)에 의해 (1/2)Vcc 전위로 분압된 값이 출력되게 된다. 결국, 기준전압 발생 회로부(11)로 부터의 출력신호(N3)에 의해 데이타 출력버퍼부(10)의 출력단자(N4)의 전위를 조절할 수 있게 된다.
그러므로, 본 발명은 상기 데이타 출력버퍼부(10)의 출력단자(N4)로부터 출력되는 이전의 데이타가 '하이(Vcc)' 데이타였다면, 상기 풀-다운 트랜지스터(MN1)에 의해 (1/2)Vcc 전위로 전하를 방전시키고, 만약 이전의 데이타가 '로우(Vss)' 데이타였다면, 상기 풀-업 트랜지스터(MP1)에 의해 (1/2)Vcc 전위로 전하를 충전시켜 주게 된다.
상기 제어 신호(preset)가 '로우'이면, 상기 제3, 제4 전달 게이트(MN7,MP6/MN8,MP7)는 턴-오프되고, 상기 제1,제2 전달 게이트(MN5,MP4/MN6,MP5)는 턴-온되어 노드(N10 및 N11)로 각각 입력되는 데이타 신호를 데이타 출력버퍼부(10)의 풀-업 및 풀-다운 트랜지스터(MP1,MN1)의 게이트로 인가시키게 된다.
제4도는 본 발명의 제2실시예에 의한 데이타 출력버퍼의 회로구성도로서, 전원전위(Vcc) 및 출력단자(N19) 사이에 접속된 풀-업 트랜지스터(MP1)와 상기 출력단자(N19) 및 접지전압(Vss) 사이에 접속된 풀-다운 트랜지스터(MN1)로 구성된 데이타 출력버퍼부(10)와, 일정한 기준전압(Vref)을 발생시키는 기준전압 발생 회로부(11)와, 상기 기준전압 발생 회로부(11)의 출력 신호와 상기 데이타 출력버퍼부(10)의 출력 신호를 비교·증폭하여 출력하는 전위 비교회로부(12)와, 인버터(G2)에 의해 반전된 제어신호(/preset)에 의해 노드(N25)로 전원전위(Vcc)를 공급하는 제1스위칭 소자(MP11; PMOS 트랜지스터)와, 상기 전위 비교 회로부(12)의 출력신호에 의해 상기 노드(N25)로 전달된 전하를 상기 출력단자(N19)로 전달하는 제2스위칭 소자(MP12; PMOS트랜지스터)와, 상기 기준전압 발생 회로부(11)의 출력신호에 의해 상기 출력노드(N19)로부터의 전하를 노드(N26)로 공급하는 제3스위칭 소자(MN12; NMOS트랜지스터)와, 제어신호(preset)에 의해 상기 노드(N26)로부터의 전하를 접지전위로 방전시키는 제4스위칭 소자(MN13; NMOS트랜지스터)를 구비한다.
상기 기준전압 발생 회로부(11)는 제3도에 도시된 기준전압 발생 회로부(a 및 b)와 그 구성 및 동작이 동일하고, 상기 전위 비교 회로부(12)도 제2도에 도시된 전위 비교 회로부와 그 구성 및 동작이 동일한 것이다.
먼저, 데이타 출력버퍼(10)의 출력단자(N19)의 전압이 상기 기준전압 발생 회로부(11)로부터의 기준전압((1/2)Vcc)보다 크면, 상기 전위 비교 회로부(12)의 출력 전압이 높아진다. 즉, 상기 전위 비교 회로부(12)의 출력노드(N22)의 전위가 '하이' 가 되어 상기 제2스위칭 소자(MP12)를 턴-오프시키게 된다. 이때 상기 제1 및 제4스위칭 소자(MP11 및 MN13)의 동작을 제어하는 신호(preset)가 '하이'로 인에이블되면, 상기 제1스위칭 소자(MP11)는 턴-온되지만 상기 제2스위칭 소자(MP12)가 턴-오프되어 있어 상기 출력단자(N19)로의 전하 공급을 중단시키게 된다. 하지만, 출력단자(N19)에 접속된 커패시터(C1)에 의해 '하이' 전위를 유지하는 상기 출력단자(N19)의 전위는 기준전압 발생 회로부(11) 및 제어신호(preset)에 의해 턴-온된 제3, 제4스위칭 소자(MN12,MN13)에 의해 (1/2)Vcc 전위로 낮추어 지게 된다.
만약, 데이타 출력버퍼(10)의 출력단자(N19)의 전압이 상기 기준전압 발생 회로부(11)로부터의 기준전압((1/2)Vcc)보다 작으면, 상기 전위 비교 회로부(12)의 출력 전압이 낮아진다. 즉, 상기 전위 비교 회로부(12)의 출력노드(N22)의 전위가 '로우'가 되어 상기 제2스위칭 소자(MP12)를 턴-온시키게 된다. 이때 상기 제1 및 제4스위칭 소자(MP11 및 MN13)의 동작을 제어하는 신호(preset)가 '하이'로 인에이블되면, 상기 제1스위칭 소자(MP11)도 상기 제2스위칭 소자(MP12)와 마찬가지로 턴-온되어 상기 출력단자(N19)로 전원전위(Vcc)를 공급하게 된다. 하지만, 기준전압 발생 회로부(11) 및 제어신호(preset)에 의해 턴-온된 제3, 제4스위칭 소자(MN12,MN13)에 의해 상기 출력단자(N19)의 전위가 (1/2)Vcc 전위로 낮추어 지게 된다.
이상에서 설명한 바와 같이, 본 발명의 데이타 출력버퍼를 반도체 메모리 장치 내부에 구현하게 되면, 데이타 출력버퍼의 출력단이 항상 반전위{(1/2)Vcc}로 프리차지되어 있기 때문에, 데이타를 리드할 경우 데이타가 풀-스윙되지 않아 동작 속도를 향상시킬 수 있고, 또한 전력선의 노이즈를 줄일 수 있는 효과가 있다.

Claims (10)

  1. 출력 단자로 고전위를 전달하는 풀-업 수단과 출력 단자로 저전위를 출력하는 풀-다운 수단을 구비하는 데이타 출력버퍼에 있어서, 일정한 기준전압을 발생시키는 기준전압 발생 수단과, 상기 기준전압과 상기 출력단자의 신호를 비교·증폭하는 전위 비교 수단과, 제1논리의 제어신호가 입력됨에 따라 제1 및 제2입력라인으로부터의 데이타신호에 의해 상기 풀-업 수단과 풀-다운 수단의 동작을 제어하고, 제2논리의 제어신호가 입력됨에 따라 상기 기준전압 발생수단 및 전위 비교수단으로부터의 신호에 의해 상기 풀-업 수단 및 풀-다운 수단의 동작을 각각 제어하여 상기 출력단자의 전위를 항상 반전위상태로 유지시키게 하는 스위칭 수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  2. 제1항에 있어서, 상기 스위칭 수단은, 제1입력라인과 상기 풀-업 수단 사이에 접속되고 상기 제1논리의 제어신호에 의해 상기 제1입력라인으로부터의 데이타 신호를 상기 풀-업 드라이버 수단으로 전달하는 제1스위칭 수단과, 제2입력라인과 상기 풀-다운 수단 사이에 접속되고 상기 제1논리의 제어신호에 의해 상기 제2입력라인으로부터의 데이타신호를 상기 풀-다운 드라이버 수단으로 전달하는 제2스위칭 수단과, 상기 전위 비교 수단과 상기 풀-업 수단 사이에 접속되고 상기 제2논리의 제어신호에 의해 상기 전위 비교 수단의 출력 신호를 상기 풀-업 드라이버 수단으로 전달하는 제3스위칭 수단과, 상기 기준전압 발생 수단과 상기 풀-다운 수단 사이에 접속되고 상기 제2논리의 제어신호에 의해 상기 기준전압 발생 수단의 출력 신호를 상기 풀-다운 수단으로 전달하는 제4스위칭 수단 및, 상기 제1내지 제4스위칭 수단의 동작을 각각 제어하는 신호를 입력하는 스위칭 제어신호 입력단자로 구성되는 것을 특징으로 하는 데이타 출력버퍼.
  3. 제2항에 있어서, 상기 제1내지 제4스위칭 수단은 전달 게이트인 것을 특징으로 하는 데이타 출력버퍼.
  4. 제2항에 있어서, 상기 제1 및 제2스위칭 수단은 상기 제1논리의 제어신호에 따라 상기 제3 및 제4스위칭 수단과는 상반되게 턴온/턴오프 되는 것을 특징으로 하는 데이타 출력버퍼.
  5. 제1항에 있어서, 상기 기준전압 발생 수단은, 전원전압 및 출력노드 사이에 접속되며 게이트가 상기 출력노드에 연결된 PMOS트랜지스터와, 상기 출력노드 및 접지전압 사이에 접속되며 게이트가 상기 출력노드에 연결된 NMOS트랜지스터로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  6. 제1항에 있어서, 상기 기준전압 발생수단은, 전원전압(Vcc) 및 노드(N15) 사이에 접속된 저항(R1)과, 상기 노드(N15) 및 노드(N16) 사이에 접속되며 게이트가 상기 노드(N15)에 연결된 NMOS트랜지스터(MN10)와, 상기 노드(N16) 및 노드(N17) 사이에 접속되며 게이트가 상기 노드(N17) 사이에 연결된 PMOS트랜지스터(MP9)와, 상기 노드(N17) 및 접지전압(Vss) 사이에 접속된 저항(R2)과, 전원전압(Vcc) 및 출력단자(N18) 사이에 접속되며 게이트가 상기 노드(N15)에 연결된 NMOS트랜지스터(MN1트랜지스터)와, 상기 출력단자(N18) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N17)에 연결된 PMOS트랜지스터(MP10)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  7. 제1항에 있어서, 상기 전위 비교수단은, 전원전압(Vcc)과 출력노드(N5) 및 노드(N6) 사이에 각각 접속되며 게이트가 상기 노드(N6)에 공통으로 연결된 전류미러 구조의 PMOS트랜지스터(MP2,MP3)와, 상기 출력노드(N5) 및 노드(N7) 사이에 접속되며 게이트가 상기 기준전압 발생 회로부(11)의 출력단자(N3)에 연결된 NMOS트랜지스터(MN2)와, 상기 노드(N6) 및 노드(N7) 사이에 접속되며 게이트가 상기 데이타 출력버퍼부(10)의 출력단자(N4)에 연결된 NMOS트랜지스터(MN3)와, 상기 노드(N7) 및 접지전압(Vss) 사이에 접속되며 게이트가 상기 노드(N8)에 연결된 NMOS트랜지스터(MN4)로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  8. 출력 단자로 고전위를 전달하는 풀-업 수단과 출력 단자로 저전위를 출력하는 풀-다운 수단을 구비하는 데이타 출력버퍼에 있어서, 일정한 기준전압을 발생시키는 기준전압 발생수단과, 상기 기준전압 발생수단의 출력 신호와 상기 출력 단자의 출력 신호를 비교·증폭하여 출력하는 전위 비교 수단과, 상기 기준전압 발생수단 및 전위 비교 수단으로 부터의 출력 신호와 제어신호의 제어에 의해 상기 출력 단자의 전위를 항상 반전위상태로 유지시키게 하는 스위칭 수단을 구비하는 것을 특징으로 하는 데이타 출력버퍼.
  9. 제8항에 있어서, 상기 스위칭 수단은, 전원전압단과 제1노드 사이에 접속되어 반전된 제어 신호에 의해 상기 제1노드로 전원전위를 전달하는 제1스위칭 수단과, 상기 제1노드와 상기 출력 단자 사이에 접속되어 상기 제1노드로 전달된 전하를 상기 전위 비교 수단의 출력 신호에 의해 상기 출력 단자로 전달하는 제2스위칭 수단과, 상기 출력 단자와 상기 제2노드 사이에 접속되어 상기 기준전압 발생 수단의 출력신호에 의해 상기 출력 단자로 부터의 전하를 제2노드로 전달하는 제3스위칭 수단과, 상기 제2노드와 접지전압단 사이에 접속되어 제어신호에 의해 상기 제2노드로 부터의 전하의 접지전위로 방전시키는 제4스위칭 수단으로 구성된 것을 특징으로 하는 데이타 출력버퍼.
  10. 제9항에 있어서, 상기 제1스위칭 수단 및 제2스위칭 수단은 PMOS트랜지스터이고, 상기 제3스위칭 수단 및 제4스위칭 수단은 NMOS트랜지스터인 것을 특징으로 하는 데이타 출력버퍼.
KR1019950045480A 1995-11-30 1995-11-30 데이타 출력 버퍼 Expired - Fee Related KR0172783B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950045480A KR0172783B1 (ko) 1995-11-30 1995-11-30 데이타 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950045480A KR0172783B1 (ko) 1995-11-30 1995-11-30 데이타 출력 버퍼

Publications (2)

Publication Number Publication Date
KR970031334A KR970031334A (ko) 1997-06-26
KR0172783B1 true KR0172783B1 (ko) 1999-03-30

Family

ID=19436941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950045480A Expired - Fee Related KR0172783B1 (ko) 1995-11-30 1995-11-30 데이타 출력 버퍼

Country Status (1)

Country Link
KR (1) KR0172783B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100412134B1 (ko) * 2001-06-27 2003-12-31 주식회사 하이닉스반도체 넓은 범위의 전원전압에서 동작하는 데이터 출력 버퍼 및이를 이용하는 반도체 메모리 장치

Also Published As

Publication number Publication date
KR970031334A (ko) 1997-06-26

Similar Documents

Publication Publication Date Title
KR100272918B1 (ko) 센스앰프와 그것을 이용한 스택이틱 랜덤 억세스 메모리와 마이크로프로세서
KR100190763B1 (ko) 차동 증폭기
US5754418A (en) High voltage generation circuit for semiconductor memory device
JP2862744B2 (ja) 半導体メモリ装置のデータ出力バッファ
JP3805802B2 (ja) 半導体メモリ装置のデータ出力回路
US5777939A (en) Bit line sense amplifier driving circuit of a semiconductor memory device
KR0172783B1 (ko) 데이타 출력 버퍼
JP2638046B2 (ja) Ｉ／ｏ線負荷回路
KR100206595B1 (ko) 데이타 입력 버퍼
KR100190189B1 (ko) 데이타 출력버퍼
KR0172795B1 (ko) 데이타 출력 버퍼
KR0160923B1 (ko) 어드레스 버퍼링 방법 및 그 장치
KR19990041486A (ko) 반도체 메모리 소자의 클럭보정장치
KR0171941B1 (ko) 백 바이어스 전위 발생회로
KR0171949B1 (ko) 데이타 출력 버퍼
KR930007129B1 (ko) 데이타 출력전압의 레벨 조절회로
KR0179810B1 (ko) 메모리의 출력버퍼회로
KR0179099B1 (ko) 비트라인 분리신호 발생장치
KR920003006B1 (ko) 로우 어드레스 버퍼
KR100230374B1 (ko) 감지증폭기
KR100206603B1 (ko) 반도체 메모리 장치의 데이타 출력 버퍼
KR0125301B1 (ko) 5v/3.3v 겸용 데이타 출력버퍼
KR100231601B1 (ko) 데이터 출력 버퍼
KR100203144B1 (ko) 센스앰프 드라이버 및 그 제어회로
KR100557591B1 (ko) 데이타 출력버퍼

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951130

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951130

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19980421

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980930

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981026

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981026

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010918

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020918

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030919

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040920

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050922

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20060920

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20060920

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20080910