KR920000104B1

KR920000104B1 - 크리스탈 발진기 회로

Info

Publication number: KR920000104B1
Application number: KR1019840006752A
Authority: KR
Inventors: 존 가이 마이클; 거트만 죠안스
Original assignee: 모토로타 인코포레이티드; 에이취 이보트선
Priority date: 1983-11-01
Filing date: 1984-10-30
Publication date: 1992-01-09
Also published as: DE3486100D1; KR850003640A; GB8329131D0; HK102189A; JPS60144004A; EP0140343A2; EP0140343B1; GB2152312A; EP0140343A3; US4571558A; DE3486100T2; GB2152312B; SG42289G

Abstract

내용 없음.

Description

크리스탈 발진기 회로

제1도는 본 발명에 따른 발진기 회로의 개략도.

제2도는 제1도의 회로에 주파수 조정 수단이 부가된 발진기 회로도.

제3도는 제2도의 회로에 D.C. 바이어싱 회로가 부가된 발진기 회로도.

* 도면의 주요부분에 대한 부호의 설명

1, 2 : 차동 증폭기 20 : 크리스탈 회로

21 : 주파수 제어 회로

본 발명은 발진기 회로에 관한 것이며, 특히 크리스탈 제어 발진기에 관한 것이다.

종래의 크리스탈 제어 발진기 회로의 문제점은 제어용 크리스탈의 오버톤 주파수에서 발진을 한다는 것이다.

오버톤 주파수에서의 발진은 기본 주파수에서 보다 오버톤 주파수에서 민감한 저이득을 가진 회로나, 양호하지 못한 위상 시피트에 민감한 회로를 사용하여 방지할 수 있다는 것이 공지되었다.

집적회로 기술에 있어서 상기와 같은 회로는 희망 응답을 제공하기 위해 저항-커패시터 시정수를 사용하여 만들어졌다.

온도와 제조 오차 현상으로 인한 시정수의 변화는 발진기의 루프 위상 시프트 변화를 초래하여 결과적으로 주파수 변화를 발생시킨다.

본 발명에 의하면, 증폭기와, 증폭기의 출력 및 입력 사이에 결합되며 제1적분기와, 제1적분기에 결합된 제2적분기를 포함한 발진 유지 귀환 루비를 구비하는 크리스탈 제어 발진기가 제공되어 오버톤 발진이 방지된다.

상기 두 개의 적분기는 각각 단지 이득만을 결정하는 RC 곱으로 규정되는 발진기의 90도 위상 시프트를 독립적으로 제공하여, 발진기가 온도나 제조 오차 현상으로 인한 시정수의 변화에 덜 민감하게 하도록 한다.

증폭기는 편의상 출력과 제1 및 제2입력을 갖는 차동 증폭기와, 차동 증폭기의 출력에 결합된 귀환 루프 및 제2적분기의 출력을 차동 증폭기의 제1 및 제2입력에 결합하기 위한 수단을 구비할 수 있다.

제2적분기의 출력은 저항성 수단은 2개 단자 중 제1단자에 결합될 수 있으며, 상기 두 단자는 차동 증폭기의 제1 및 제2입력 각각에 결합된다.

제1적분기는 차동 증폭기의 출력과 공급 단자 사이에 결합된 용량성 수단을 구비할 수 있다.

제2적분기는 입력 단자와 출력 단자를 가진 제1트랜지스터와, 제1트랜지스터의 입력 단자와 제1적분기 사이에 결합된 저항성 수단과, 제1트랜지스터의 출력 단자에 결합된 입력 단자 및 출력 단자를 갖는 제2트랜지스터와, 제1트랜지스터의 입력 단자와 제2트랜지스터의 출력 단자 사이에 결합된 용량성 수단을 구비할 수 있다.

제2트랜지스터는 편의상 에미터 플로워로서 접속되어 있다.

발진기에는 발진 주파수를 조정할 수 있는 수단이 제공될 수 있다.

발진의 발진 주파수를 조정하기 위한 수단은 두 개의 적분기중 제2적분기의 출력에 결합된 입력과 제2적분기의 입력에 결합된 출력을 가진 회로를 구비하여, 귀환 루프의 위상 시프트를 제어 회로에 의해 상기 입력에 인가된 제어 신호의 진폭에 따라 제어할 수 있다.

제어 회로는, 제로 위상 시프트에 대해 반대 방향의 루프 위상 시프트를 제공하는 진폭 범위를 갖는 제어 신호를 공급하도록 구성될 수 있다.

제어 회로는, 제2적분기의 출력에 결합된 입력과 제어 신호를 제공하기 위한 출력을 가진 차동 증폭기 수단과 제어 신호의 진폭을 조정하기 위해 차동 증폭기 수단의 테일 전류(tailcurrent)를 변화시킬 수 있는 테일 전류 조정 수단을 구비한다.

차동 증폭기 수단은 회로의 출력을 제공하도록 서로 결합된 출력과 제2적분기의 출력에 결합된 입력을 갖는 두 차동 증폭기를 포함할 수 있으며, 두 개의 차동 증폭기 테일 전류의 상대적 조정을 하도록 테일 전류 조정 수단이 포함되어 있다.

본 발명의 양호한 실시예에 있어서, 증폭기는 증폭기에 정(靜)동작 D.C. 바이어싱을 제공하기 위해, 발진기 신호 주파수에서 비교적 낮은 이득을 갖는 보조 부귀환 루프에 결합되어 있다.

본 발명의 실시예는 첨부된 도면을 참고로 하여 기술하기로 한다.

제1도에 있어서, 도시된 발진기는 에미터 전극이 함께 결합되어 전류 2I를 통해 전류원(3)에 결합되어 있는 NPN형 트랜지스터(1, 2)를 갖는 차동 증폭기 형태로 증폭기를 포함한다. 트랜지스터(1)는 증폭기의 입력 단자(6)에 결합된 베이스 전극을 가지고 있다.

트랜지스터(1)의 콜렉터 전극은 전류 I를 공급하는 전류원(7)에 결합된다. 트랜지스터(2)의 콜렉터 전극은 도시된 바와 같이 정공급 단자인 전위 공급 단자(8)에 결합되어 있다. 증폭기의 출력은 트랜지스터(1)의 콜렉터 전극에 결합된 단자(9)로부터 얻어지며, 증폭기의 출력 단자(9)는 입력 단자(6)에 다시 결합되어 하기에 기술되는 방식으로 발진 유지 귀환 루프를 제공한다.

증폭기의 출력 단자(9)는 에미터 플로워로서 결합된 NPN형 트랜지스터(10)의 베이스 전극에 결합되어 있다. 트랜지스터(10)는 공급 단자(8)에 결합된 콜렉터 전극과 저항치 R₂인 저항(11)을 통해 NPN형 트랜지스터(12)의 베이스 전극에 결합된 에미터 전극을 가지고 있다.

트랜지스터(12)는 전류원(13)에 결합되며 그리고 다른 NPN형 트랜지스터(14)의 베이스 전극에 결합된 콜렉터 전극을 가지고 있다. 트랜지스터(12)의 에미터 전극은 일반적으로 접지 단자인 제2공급 전극(15)에 결합되어 있다.

트랜지스터(14)의 콜렉터 전극은 정공급 단자(8)에 결합되어 있는 반면, 에미터 전극은 차동 증폭기의 트랜지스터(2)의 베이스 전극과 용량 값 C₂인 커패시터(16)의 한 단자에 결합되어 있다. 커패시터(16)의 제2단자는 트랜지스터(12)의 베이스 전극에 결합되어 있다. 용량 값 C₁인 다른 커패시터(17)가 차동 증폭기의 출력 단자(9)와 접지 단자(15)사이에 결합되어 있다.

트랜지스터(13)의 에미터 전극은 또한 제2단자가 차동 증폭기의 입력 단자(6)에 결합되어 있는 저항치 R₁인 저항(18)의 한 단자에 결합되어 있다.

또한 입력 단자(6)는 단자(6)와 접지 단자(15)사이에 직렬로 연결된 커패시터(19)와, 피에조 전극 크리스탈(20)을 구비하는 크리스탈 브랜치에 결합되어 있다.

출력 단자(9)와, 트랜지스터(1, 2)에 의해 형성된 차동 증폭기의 입력 단자(6) 사이에 결합된 발진 유지 귀환 루프는 직렬로 연결된 2개의 적분기를 포함한다. 제1적분기는 커패시터(17)로 형성되어 있는 반면에 제2적분기는 저항(11)과, 트랜지스터(12, 14)와 커패시터(16)로 형성되어 있다.

동작시, 트랜지스터(1)에 공급된 출력 전류는 커패시터(17)에 의해 적분된다. 커패시터(17)를 통해 나타난 전압은 트랜지스터(10)로 형성된 에미터 플로워를 통해 제2적분기에 인가된다.

제2적분기에 의해 공급되고, 트랜지스터(14)의 에미터 전극에서 발생된 출력 전압은 발진기의 회로망 저항을 형성하는 저항(18)에 인가되며, 커패시터(19) 및 크리스탈(20)에 인가된다. 저항(18)을 통해 나타난 전압은 저항(18)의 단자 사이에서 트랜지스터(1, 2)의 각 베이스 전극과의 결합에 의해 트랜지스터(1, 2)로 형성된 차동 증폭기에 입력 신호를 공급한다.

발진기 회로는 커패시터(19)와 크리스탈(20)로 형성된 크리스탈 브랜치가 회로망 저항(18)의 저항치 R보다 아주 적은 임피던스를 나타낼 때 크리스탈 브랜치와 함께 직렬 공진 상태로 발진하도록 설계되어 있다. 저항(18)을 통해 나타난 전압은 차동 증폭기에 입력으로 인가되어 제2적분기의 출력 전압과 실제로 동일하다.

각 트랜지스터(1, 2)를 통해 흐르는 바이어스 전류 I를 이용하여 회로 루프 이득은 다음 방정식과 같이 라플라스 변환식으로 표현될 수 있다.

여기서 K는 볼쯔만 상수, T는 절대 온도, g는 전하, S는 복소 주파수이다.

상기 방정식(1)은 제로 위상 시프트를 나타내며 이득이 12dB/옥타브 정도로 떨어지는 것을 나타낸다. 크리스탈의 제3오버톤에서의 이득은 기본 상태에서의 이득보다 19dB이하이다.

제2도에서는 발진기의 발진 주파수를 조정하는 주파수 조정 수단을 제외하고는 제1도에 도시된 발진기 회로와 근본적으로 같은 발진기 회로를 도시한다.

제1도와 제2도의 동일 부분은 동일한 참고번호로 표시되어 있다.

발진 주파수를 조정하기 위하여, 트랜지스터(14)의 에미터 전극에 의해 공급된 제2적분기의 출력에 결합된 입력(22)과 트랜지스터(12)의 베이스 전극에 의해 공급된 제2적분기의 제2입력(24)에 결합된 출력(23)을 포함한 제어회로(21)가 구비되어 있다.

제어 회로(21)는 조정 가능한 진폭의 출력 신호를 제2적분기의 제2입력(24)에 공급하며, 발진기의 발진 주파수는 제어 신호의 진폭에 따라 조정된다.

도시된 실시예에서, 제어 회로는 테일 전류 조정을 위한 수단을 가진 차동 증폭기 회로로 구성되어 제어 신호의 조정된 진폭을 제공한다.

제어 회로의 일부분을 형성하는 차동 증폭기 회로는 두 개의 차동 증폭기(25, 26)로 형성되어 있다. 차동 증폭기(25)는 NPN형 트랜지스터(27, 28)로 구성되며, 각 트랜지스터의 에미터 전극은 서로 결합되어 있고 전류 I₁을 공급하는 전류원(29)에 결합되어 있다. 트랜지스터(28)의 콜렉터 전극은 제어 회로의 출력(23)에 결합되어 있는 반면 트랜지스터(27)의 콜렉터 전극은 공급 단자(8)에 결합되어 있다.

차동 증폭기(25)의 입력 단자를 제공하는 트랜지스터(27)의 베이스 전극은 제어 회로의 입력 단자(22)와 저항(18)의 제1단자에 결합되어 있는 반면, 차동 증폭기(25)에 대해 제2입력을 형성하는 트랜지스터(28)의 베이스 전극은 저항(18)의 제2단자에 결합되어 있다.

차동 증폭기(26)는 NPN형 트랜지스터(30, 31)로 형성되어 있으며, 상기 각 트랜지스터의 에미터 전극은 서로 결합되어 있으며 전류 I₂를 공급하는 전류원(32)에 결합되어 있다.

트랜지스터(31)의 콜렉터 전극은 트랜지스터(28)의 콜렉터 전극에 결합되어 있으며 제어 회로의 출력 단자(23)에 결합되어 있다. 트랜지스터(30)의 콜렉터 전극은 공급 단자(8)에 결합되어 있다. 증폭기(26)에 대해 입력인 트랜지스터(31)의 베이스 전극은 제어 회로의 입력 단자(22)와 저항(18)의 제1단자에 결합되어 있다. 반면에 트랜지스터(30)의 베이스 전극은 저항(18)의 제2단자에 결합되어 있다.

전류원(29, 32)에 의해 공급된 전류 I₁과 I₂에 의해 바이어스 된 차동 증폭기(25, 26)는 회로망 저항을 통해 나타난 전압을 입력으로서 수신한다. 제어 회로의 출력 단자(23)에 공급되어 제2적분기의 제2입력(24)에 공급되는 a, c 또는 신호 출력 전류는, 전류원(29, 32)에 의해 공급된 전류 I₁과 I₂가 같다면 제로가 되어(차동 증폭기(25, 26)의 트랜지스터가 이상적으로 특성이 정합된다고 가정을 함), 전류 I₁과 I₂중의 하나 또는 둘 모두가 값이 변화될 수 있다.

2차 현상을 무시한다면, 크리스탈 회로의 직렬 공진 주파수에서 회로의 루프 이득은 다음과 같다.

따라서 제어회로는

의 주파수 W에서 위상 시프트를 발생시킨다. 위상 시프트는 동일 값 I₁과 I₂에 대해 제로를 통과하면서 진상하거나 지상 될 수 있다.

제1도 및 제2도에서 도시된 회로에 대한 지금까지의 설명은 정적인 동작 상태를 설정할 수 있는 임의 수단에 대해서는 상세히 기술되지 않았다. 단자(6)와 적당한 바이어스 전압 사이에 간단히 저항을 부가시킴으로 D.C. 바이어스시키는 것이 가능할 수도 있다. 이러한 것은 제로 주파수(적분기가 동작하지 않는 곳)에서 부귀한 루프를 발생시킬 것이다. 그러나 적분기의 동작 때문에 루프 이득이 아주 높은 주파수에서 180도 위상 시프트가 제공될 것이다. 회로에서 어떤 과도한 위상 시프트는 스피리어스(spurious)발진을 초래할 수도 있다.

본 발명의 양호한 실시예에 있어서, 이런 문제는 증폭기의 정적 동작 상태를 설정하기 위해서 발진기의 신호 주파수에서 낮은 이득을 갖는 보조 귀환 루프를 사용함으로써 극복된다.

본 발명의 양호한 실시예는 앞으로 참고로 할 제3도에 도시되어 있다. 제3도에서는 제1도 및 제2도와 동일한 부품은 동일한 참고 번호를 사용한다.

트랜지스터(1)의 콜렉터에 전류를 공급하는 전류원(7)은 PNP형 트랜지스터(33)와 저항(34)으로 형성되며, 트랜지스터(33)의 콜렉터는 트랜지스터(1)의 콜렉터 전극에 결합되어 있으며 트랜지스터(33)의 에미터는 저항(34)을 통해 공급단자(8)에 결합되어 있다. 트랜지스터(33)의 D.C. 바이어스는 PNP형 트랜지스터(35, 36), NPN형 트랜지스터(37, 38) 및 저항(39 내지 44)을 포함한 D.C. 바이어스 체인에 의해 제공된다.

트랜지스터(33, 35)에 베이스 전극은 서로 결합되어 있으며 저항(40)을 통해 공급 단자(8)에 결합되어 있다. 트랜지스터(36)는 트랜지스터(35)의 콜렉터 전극에 결합된 베이스 전극과, 접지 단자(15)에 연결된 콜렉터 전극과, 트랜지스터(33, 35)의 베이스 전극에 결합된 에미터 전극을 갖는다. 트랜지스터(35)의 에미터 전극은 저항(39)을 통해 공급 단자(8)에 결합되어 있다.

트랜지스터(36)의 베이스 전극과 공급 단자 사이에서 결합되어 트랜지스터(33, 35, 36)에 의해 형성된 전류미러(currentmirror)의 안정성을 확실히 유지하도록 커패시터(45)가 제공되어 있다. 저항(40)은 트랜지스터(36)가 트랜지스터(33)의 콜렉터-베이스 용량을 통해 공급된 임의 신호 전류를 흡수하기 위해 적당히 바이어스 되는 것을 보증한다.

트랜지스터(35)의 콜렉터는 저항(41)을 통해 트랜지스터(37)의 콜렉터 전극에 결합되어 있으며 상기 트랜지스터(37)의 에미터 전극은 저항(43)을 통해 접지 공급단자와 결합되어 있다. 트랜지스터(37)의 베이스에서 D.C. 레벨은, 트랜지스터(37)의 콜렉터 전극에 결합된 베이스 전극과 공급 단자에 결합된 콜렉터 전극 및 저항(42)을 통해 트랜지스터(37)의 베이스 전극에 결합된 에미터 전극을 갖는 트랜지스터(38)와, 트랜지스터(37)의 베이스 전극에 연결된 한 단자와 접지 공급 단자(15)에 연결된 다른 단자를 갖는 다른 저항(44)에 의해 설정된다.

바이어스 체인은 또한 NPN형 트랜지스터(46)와 저항(47)으로 형성된 전류원(29)에 D.C. 바이어스를 제공한다. 트랜지스터(46)의 콜렉터 전극은 차동 증폭기(25)에 테일 전류를 제공하며, 차동 증폭기(25)를 구비하는 트랜지스터(27, 28)의 에미터 전극에 연결되어 있다. 트랜지스터(46)의 에미터 전극은 저항(47)을 통해 접지 단자(15)에 결합되어 있는 반면, 베이스 전극은 트랜지스터(37)의 베이스 전극에 연결되어 있다.

조정 가능한 전류원이며 차동 증폭기(25)에 테일 전류를 공급하는 전류원(32)은 NPN형 트랜지스터(48, 49)에 의해 동일하게 바이어스된다. 트랜지스터(48)는 베이스 전극이 트랜지스터(37, 46)의 베이스 전극에 연결되어 있으며, 콜렉터 전극은 차동 증폭기(26)의 테일 전류를 전달하며 차동 증폭기(26)를 구성하는 트랜지스터(30, 31)의 에미터 전극에 연결되어 있다. 트랜지스터(48)의 에미터 전극은 저항(50)을 통해 접지 단자(15)에 결합되어 있다.

트랜지스터(49)는 에미터 전극이 저항(51)을 통해 트랜지스터(48)의 에미터 전극에 연결되어 있으며, 콜렉터 전극은 공급단자(8)에 연결되어 있다. 트랜지스터(49)의 베이스 전극은 동작중에 제어 전위가 인가될 수 있는 단자(52)에 연결된다. 제어 전위의 진폭은 차동 증폭기(26)의 테일 전류 I₂의 값을 결정하여 발진기의 발진 주파수에 의해 제어될 수 있는 전류 I₁과 I₂의 상대 크기를 결정한다.

트랜지스터(14)의 에미터 전극은, 베이스 전극이 트랜지스터(38)의 에미터 전극에 연결되어 있고, 에미터 전극이 저항(54)을 통해 접지 단자(15)에 연결되어 있으며, 콜렉터 전극이 트랜지스터(14)의 에미터 전극에 연결되어 있는 NPN형 트랜지스터(53)에 의해 제공된다.

발진기 귀환 루프의 증폭기를 구성하는 트랜지스터(1, 2)는 종래의 바이어스 체인에 의해 바이어스되는 것이 아니라 발진기 신호 주파수에서 낮은 이득을 갖는 보조 귀환 루프에 의해 바이어스된다. 차동 증폭기의 트랜지스터(1, 2)에 테일 전류를 공급하는 전류원(3)은, 콜렉터 전극이 트랜지스터(1, 2)의 에미터 전극에 연결되어 있고 에미터 전극이 저항(56)을 통해 접지 단자(15)에 연결된 NPN형 트랜지스터(55)로 형성되어 있다. 트랜지스터(55)는 직렬 연결된 접지 단자에 두 개의 다이오드(57, 58)와 저항(59)을 통해 접지 단자에 연결된 에미터를 갖는 트랜지스터(12)를 통해 흐르는 전류에 의해 바이어스된다. 트랜지스터(55)의 베이스 전극은 다이오드(57, 58)사이의 노드에 연결되어 있다.

트랜지스터(55)와 저항(56)으로 형성되어 있으며, 트랜지스터(1, 2)의 에미터 전극을 제공하는 전류원은 트랜지스터(12)의 에미터 회로에서 다이오드(18)와 저항(59)의 직렬 결합을 통해 나타난 전압으로 바이어스된다. 트랜지스터(1, 2)의 에미터에 공급된 전류는 이와 같이 트랜지스터(12)에 흐르는 전류에 의해 제어되며, 상기 연결은 보조 부귀환 루프를 형성하여 트랜지스터(33)와 저항(34)으로 형성된 전류원에 의해 공급된 정(靜)동작 전류와 트랜지스터(1)의 콜렉터내에서 흐르는 정동작 전류를 정합시키는 작용을 하여 결과적으로 트랜지스터(12)에서 흐르는 정동작 전류와, 트랜지스터(12)의 정동작 콜렉터 전압과 트랜지스터(14)의 에미터 전극 및 트랜지스터(1, 2, 27, 28, 30, 31)의 베이스 전극에서의 정동작 전압을 한정시킨다.

트랜지스터(28, 31)의 콜렉터 전극에 연결된 트랜지스터(12)의 베이스 전극에서의 정동작 전압은 트랜지스터(12)의 베이스 에미터 접합의 전압 강하와 다이오드(57, 58)의 전압 강하 및 저항(59)를 통해 나타난(사실상) 작은 전압을 합한 것에 의해 결정된다.

트랜지스터(1)의 콜렉터에서의 정동작 전압은, 저항(11)을 통해 흐르는 트랜지스터(28, 31)의 콜렉터 전류로 인한 전압 강하와 트랜지스터(10)의 베이스-에미터 전압에 의해 트랜지스터(12)의 베이스 전극에서의 정동작 전압 이상으로 상승된다. 트랜지스터(10)에서 트랜지스터(10)의 에미터 전극과 접지 단자(15) 사이에 결합된 저항(60)에 의한 부가적인 에미터 바이어스 전류가 공급된다.

트랜지스터(12)의 콜렉터와 트랜지스터(1,2)의 베이스간의 정동작 전압차를 증가시키기 위해서, 부가적인 NPN형 트랜지스터가 부가되었다. 트랜지스터(61)는 베이스 전극이 트랜지스터(12)의 콜렉터 전극에 연결되어 있는 반면에, 에미터 전극은 트랜지스터(14)의 베이스 전극에 연결되어 있으며 저항(62)에 의해 트랜지스터(2)의 베이스 전극에 결합되어 있다.

트랜지스터(1)의 베이스 전극은 부가적인 NPN형 트랜지스터(63)의 에미터 전극에 연결되어 있으며, 상기 트랜지스터(63)의 콜렉터 전극은 공급 단자(8)에 연결되어 있고, 베이스 전극은 트랜지스터(37)의 콜렉터 전극과 트랜지스터(38)의 베이스 전극에 연결되어 있다.

전원이 발진기 회로에 인가되었을 때 “래치-아웃(latch-out)” 상태를 방지하기 위해 트랜지스터(63)가 제공되어 있다. 상기 상태는 만일 전류원(3)의 일부분을 형성하는 트랜지스터(55)가 포화되었을 때 발생될 수 있다. 트랜지스터(63)의 베이스 전극은 트랜지스터(37, 38)와 저항(42 내지 44)에 의해 규정되고, 트랜지스터(55)가 포화되는 것을 충분히 보호할 수 있으며, 반면에 정상 동작 상태하에서 트랜지스터(63)가 비도통을 유지할 정도로 충분히 낮은 전압으로 바이어스된다.

제1도와 제2도에 있어서 커패시터(19)와 크리스탈(20)로 형성된 크리스탈 브랜치가 직렬 공진에서 제로 임피던스를 갖는다고 가정하면, 그 주파수에서 회로의 루프 이득은 다음과 같이 표현될 수 있다.

여기서

여기서 I₃₃, I₄₆, I₄₈은 트랜지스터(33, 46, 48)에 의해 각각 공급된 전류이고, n은 트랜지스터(12)에서 흐르는 전류와 트랜지스터(55)에 의해 공급된 전류의 비이고, R_e는 트랜지스터(12)와 다이오드(57, 58) 및 저항(59)결합의 상호 콘덕턴스의 연수이다.

만약 트랜지스터(12)가 정동작 전류I₁₂를 통하여 저항(59)의 값이 R₅₉라면

C₀는 트랜지스터(12)이 콜렉터와 저항(22) 사이의 노드에서 전체 표유 용량을 나타낸다.

커패시터(17, 16)에서 사용된 값 C1과 C2는 적당한 표유 용량을 각각 포함하여야 한다. 트랜지스터(12)의 콜렉터-베이스 용량은 C₀뿐 아니라 C₂의 값에 포함되어 있다. 저항(18)의 값 R₁은 크리스탈(20)의 특성과, 필요한 주파수 조정 범위 및 동조를 위해 선택된 위상 시프트 범위에 따라 계산된다.

본 발명은 특히 집적 회로로 실체화하는데 적당하며 직접회로에 대해 물론 외부에 있을 수 있는 커패시터(19)와 크리스탈(20)로 형성된 크리스탈 브랜치는 단지 회로의 단일 단자에 연결만 되면 되는 장점을 가지고 있다. 또한, 단일 커패시터(19)만이 크리스탈(20)과 직렬로 배치될 필요가 있을 뿐이다. 발진기는 온도 강도가 개선되며, 전형적으로 5볼트 전원 하나로 작동될 수 있다.

Claims

크리스탈 제어 발진기 회로로서 입력(6)과 출력(9)을 갖는 증폭기(1, 2)와, 증폭기의 입력과 출력 사이에 결합된 발진 유지 귀환 루프(10, 12, 14, 11, 16, 17)을 구비하며, 상기 입력(6)은 발진기의 공진 회로 형성을 위해 크리스탈 공진기를 증폭기에 결합시키며, 상기 루프는 제1적분기(17)와, 적분기(17)에 결합된 제2적분기(11, 12, 14, 16)를 포함하며, 상기 적분기 각각은 오버톤 주파수에서 루프 이득을 저감시키기 위해 발진기 공진 회로에 사실상 90°위상 시프트를 독립적으로 제공하는 크리스탈 제어 발진기 회로.
제1항에 있어서, 증폭기는 출력(9)과, 제1 및 제2입력을 갖는 차동 증폭기(1, 2)로 구성되며, 귀환 루프(10, 12, 14, 11, 16, 17)는 차동 증폭기의 출력(9)에 결합되어 있고, 제2적분기의 출력을 차동 증폭기의 제1 및 제2입력에 결합시키는 수단(18)이 제공되어 있는 크리스탈 발진기 회로.
제2항에 있어서, 제2적분기의 출력은 저항성 수단(18)의 두 개 단자 중 제1단자에 결합되어 있으며, 상기 두 개의 단자는 차동 증폭기의 제1 및 제2입력 각각에 연결되어 있는 크리스탈 발진기 회로.
제1, 2 또는 3항에 있어서, 발진 주파수를 조정하기 위한 수단(21)을 포함하는 크리스탈 발진기 회로.
제4항에 있어서, 발진 주파수를 조정하는 수단은 2개의 적분기중 제2적분기(11, 12, 14, 16)의 출력에 결합된 입력(22)과 제2적분기의 제어 입력(24)에 결합된 출력(23)을 또는 제어 회로(21)를 구비하는 크리스탈 발진기 회로.
제5항에 있어서, 제어 회로는 진폭 범위가 제로 위상 시프트에 대해 반대 방향의 루프 위상 시프트를 제공하는 제어 신호를 공급하는 크리스탈 발진기 회로.
제5항에 있어서, 제어 회로(21)는 제2적분기의 출력에 결합된 입력(22)과 제어 신호를 공급하는 출력(23)을 갖는 차동 증폭기 수단(25, 26)과, 제어 신호의 진폭을 제어하기 위해 차동 증폭기 수단의 테일 전류를 변화시키는 조정 수단(29, 32)을 구비하는 크리스탈 발진기 회로.
제7항에 있어서, 차동 증폭기 수단은 제어 회로(21)의 출력(23)을 공급하기 위해 서로 결합된 출력과 제2적분기의 출력에 결합된 입력(22)을 각각 포함하는 두 차동 증폭기(25, 26)를 포함하며, 테일 전류 조정 수단(29, 32)은 두 차동 증폭기의 테일 전류의 상대적 조정을 제공하도록 결합되어 있는 크리스탈 발진기 회로.
제1, 2 또는 3항에 있어서, 증폭기(1, 2)는 증폭기에 정동작 D.C. 바이어스를 공급하기 위해 발진 신호 주파수에서 비교적 낮은 이득을 갖는 보조 부귀환 루프(57, 58, 59, 55, 56)에 결합되어 있는 크리스탈 발진기 회로.
제1, 2 또는 3항에 있어서, 상기 회로는 집적 회로 형태로 제공되는 크리스탈 발진기 회로.
크리스탈 제어 발진기 회로로서, 출력(9)과 제1 및 제2입력을 갖는 차동 증폭기(1, 2)와, 제1입력(6)과 공급 단자(15)간에 결합되어 발진기의 공진 회로를 형성하는 크리스탈 회로(20)와, 차동 증폭기의 출력(9)에 결합된 발진 유지 귀환 루프(10, 12, 14, 11, 16, 17)와, 제2적분기의 출력을 차동 증폭기의 제1 및 제2입력에 결합시키는 수단(18)과, 제2적분기의 출력에 결합된 입력(22)과 조정 가능 진폭 주파수 제어 신호를 제2적분기의 제어 입력(24)에 공급하도록 결합된 출력(23)을 갖는 주파수 제어 회로(21)와, 발진기 신호 주파수에서 비교적 낮은 이득을 갖고 차동 증폭기(1, 2)에 결합되어 이 증폭기에 정동작 D.C. 바이어싱을 설정하는 보조 부귀환 루프(57, 58, 59, 55, 56)를 구비하며, 상기 루프는 제1적분기(17)와, 이 적분기에 결합된 제2적분기(11, 12, 14, 16)를 포함하며, 상기 제1 및 제2적분기 각각은 오버톤 주파수에서 루프 이득을 저감시키기 위하여 발진기의 공진 회로에 사실상 90°위상 시프트를 독립적으로 제공하는 크리스탈 제어 발진기 회로.