KR900012165A - 뉴우런 아키텍쳐(neuron architecture) - Google Patents

Abstract

내용 없음

Description

뉴우런 아키텍쳐(neuron architecture)

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 따른 뉴우런 유니트(unit)의 블록도, 제4도는 본 발명에 따른 계층구조 뉴우럴 네트워크의 개념도, 제6도는 본 발명에 따른 뉴우런 유니트의 입력부의 블록도.

Claims (31)

1. 각 출력신호들을 시분할 방식으로 생성하기 위해 순차적으로 배열된 다수의 첫번째 뉴우런 유니트들과, 상기 첫번째 뉴우런 유니트들의 상기 신호출력을 시분할 방식으로 순차적으로 전달하기 위해 상기 첫번째 다수의 뉴우런 유니트들에 접속된 공통버스와, 상기 첫번째 다수의 뉴우런 유니트들로 부터의 출력신호를 시분할 방식으로 수신하기 위해 상기 공통버스에 접속된 두번째 뉴우런 유니트로 이루어지는 뉴우런 아키텍쳐.
2. 제1항에 있어서, 다수의 뉴우런 유니트들로 부터 전달된 입력 아날로그 신호들이 시분할 방식으로 수신되고, 그의 다수 곱들을 얻기 위해 상기 아날로그 신호들을 대응하는 웨이트 데이타를 곱하는 수단과, 그의 합을 얻기 위해 상기 곱들을 더하는 수단과, 상기 합을 시분할 방식으로 출력하는 수단을 더 포함하는 뉴우런 아키텍쳐.
3. 청구범위 제2항에 있어서, 상기 아날로그 입력신호가 상기 아날로그 입력신호를 전달하는 각 뉴우런들에 대응하는 진폭을 가지며, 다음 단계의 뉴우런 유니트들을 여기성(excite) 또는 억제성(suppress)이 되도록 제어하는 음 또는 양 값을 뉴우런 아키텍쳐.
4. 각 뉴우런 유니트들에 포함되고, 오프셋 제어신호를 연산증폭기로 입력하기 위한 수단과, 상기 연산증폭기의 출력에서 상기 오프셋 제어신호를 캔설하기 위한 신호를 발생하는 수단을 포함하는 다수의 뉴우런 유니트들을 상호 접속시키므로써 뉴우런 네트워크를 형성하는 뉴우런 아키텍쳐용 오프셋팅 장치.
5. 입력신호가 0일 때에 각 회로들에서 나타나는 오프셋 전압을 검출하기 위한 오프셋 캔설 수단을 형성하는 상호 접속된 다수의 유니트들과, 오프셋 전압의 입력 변화값을 캔설하기 위한 수단과, 산술 연산을 실행할때에 시분할 다중화 신호의 아날로그 입력전압에 영향을 주는 오프셋 전압을 캔설하기 위한 오프셋 캔설 수단으로 이루어지는 뉴우럴 네트워크를 형성하는 뉴우런 아키텍쳐.
6. 동작하는 뉴우런 유니트들로 부터 시분할 다중화 방식으로 출력된 신호들을 수신하기 위한 입력수단과, 디지탈 웨이트 데이타, 외부회로로 부터 입력된 디지탈 웨이트 데이타의 부호 비트 및, 디지탈 웨이트 데이타의 수치 비틀들에 의하여 선택된 시분할 다중화 아날로그 신호들의 각 전압들을 변환시켜 얻은 웨이트를 갖는 전류의 경로를, 사용하므로써 시분할 다중화 아날로그 입력신호를 음과 양의 상태로 절환하고, 다수의 시분할 다중화 아날로그 신호의 각 전압들과 디지탈 웨이트 데이타의 곱을 얻는 승산수단으로 이루어지고, 동작하는 뉴우런들에 대해 각각 서로 중간결합을 형성하기 위해 다수의 뉴우런 유니트들을 갖는 뉴우런 아키텍쳐용 승산장치.
7. 이전단계의 다수 뉴우런 유니트들로부터 시분할 다중화 방식으로 출력된 아날로그 전압을 입력하는 입력 수단과, 캐패시터와, 시분할 다중화 아날로그 신호의 각 전압들과 상기 디지탈 웨이트 데이타의 곱을 시분할 방식으로 캐패시터에 가하므로써 적분동작을 행하는 가산수단으로 이루어지는, 다수의 뉴유론 유니트들을 서로 접속하기 위한 뉴우런 아키텍쳐.
8. 동작하는 뉴우런 유니트들로 부터 시분할 다중화 방식으로 출력된 아날로그 신호들을 입력하는 입력수단과, 외부회로로 부터 공급된 디지탈 웨이트 데아타 입력의 부호비트 사용과, 상기 디지탈 웨이트 데이타의 수치를 이용하는 상기 시분할 다중화 아날로그 신호들을 웨이트 전류로 변환시키므로써 얻어지는 웨이트 전류의 경로선택에 의하여 상기 시분할 다중화 아날로그 입력신호들의 양 또는 음 상태 절환을 행하고, 시분할 다중화 아날로그 신호와 각 전압들과 디지탈 웨이트 데이타의 곱을 발생하기 위한 승산수단과, 시분할 아날로그 신호의 각 전압과 상기 디지탈 웨이트 데이타의 각 곱들을 시분할 방식으로 캐패시터에 가하므로써 적분동작을 행하는 가산수단과, 가산수단의 출력에 샘플링과 홀딩동작을 행하는 샘플링/홀딩 수단과, 구분선형 근사법에 의하여 형성된 비선형 함수들을 형성하는 비선형 함수 형성수단과, 뉴우런 유니트들에서 생성된 아날로그 출력신호를 다음단계로 출력하는 출력수단과, 입력신호가 0일때에 각 회로들에서 나타나는 오프셋 전압을 검출하고, 동작시에 상기 첫번째 오프셋 전압을 사용하므로써 입력전압에 영향을 미치는, 회로에 나타나는 오프셋 전압을 캔설하기 위한 오프셋 캔설수단으로 이루어지고, 다수의 뉴우런 유니트들을 상호 접속하기 위한 뉴우런 아키텍쳐.
9. 청구범위 제8항에 있어서, 상기 다수의 뉴우런 유니트들이 계산동작을 행하기 위해 배열되는 뉴우런 아키텍쳐.
10. 청구범위 제8항에 있어서, 상기 비선형 함수 형성수단이 바람직한 비선형 출력을 제공하기 위해 캐스케이드로 접속된 다수의 증폭부들을 포함하는 뉴우런 아키텍쳐.
11. 청구범위 제8항에 있어서, 입력수단이 오프셋 제어신호를 수신하며, 그들의 전압이 상기 오프셋 캔설부를 통하여 연산증폭기에 강제적으로 입력되고, 오프셋 전압이 다음단계의 각 부분에서 연산증폭기의 출력에 발생되는 뉴우런 아키텍쳐.
12. 정구범위 제8항에 있어서, 상기 승산수단이 디지탈 웨이트 데이타의 시간 비트에 따라 상기 입력수단으로 부터 출력된 시분할 다중화 신호의 각 아날로그 전압들을 여기성에 대해서는 양전압 또는 억제성에 대해서는 음전압으로 각각 절환하기 위한 정부스위칭 수단과 상기 정부 스위칭 수단으로 부터 얻어진 전압을 기초로 하여 D/V변환기의 안쪽에 제공된 각 저항들을 통하여 웨이트 전류를 흐르게하고, 디지탈 웨이트 데이타의 숫자비트에 대응하는 웨이트 전류를 선택하기 위한 수단을 포함하고, 이에 의하여 시분할 아날로그 신호와 디지탈 웨이트 데이타의 곱을 제공하는 뉴우런 아키텍쳐.
13. 청구범위 제8항에 있어서, 상기 가산수단이 첫번째 샘플/홀드 신호의 입력시에 상기 승산수단으로 부터 얻어지는 아날로그 신호를 캐패시터에 가하고, 궤환 캐패시터의 극성을 반전시키므로써 0입력신호 전압에 따라 각 수단에서 발생하는 오프셋 저압을 캔설하는 아날로그 적분기의 포함하는 뉴우런 아키텍쳐.
14. 청구범위 제8항에 있어서, 상기 샘플/홀드 수단이, 두번째 샘플/홀드 신호가 입력될 때에 상기 가산수단의 출력전압으로 부터, 연산증폭기의 입력전압이0일때에 마지막 점에서 나타나는 오프셋 전압을 감산 하므로써 얻어지는 전압을 홀딩하기 위한 수단과, 상기 두번째 샘플/홀드 신호를 반전시키므로써 상기 전압의 상기 증폭기로의 입력에 의해 등가인 상기 오프셋 전압을 캔설하는 수단을 포함하는 뉴우런 아키텍쳐.
15. 청구범위 제8항에 있어서, 상기 비선형 함수 형성수단이 다수의 전류 절환형 회로로 부터의 출력에 공통적으로 접속되므로써 형성되는 시그모이드 함수 회로이고, 이 비선형 함수 회로를 신호가 통과하는 지 여부를 결정하기 위한 수단을 포함하는 뉴우런 아키텍쳐.
16. 청구범위 제8항에 있어서, 외부적으로 마지막으로 오프셋 출력신호가 샘플/홀드신호 수단으로 궤환되고, 출력 제어신호가 소정시간 만큼 지연된 후에 출력신호가 발생될때에, 상기 출력수단이 버퍼의 출력을 전달하는 뉴우런 아키텍쳐.
17. 이전블록으로 부터 결합 제어입력 신호들을 수신하고, 결합출력신호를 다음 블록으로 출력하고, 첫번째 결합 제어입력신호CSo을 첫번째 처리 블록으로 전달하고, 마지막 처리블록으로 부터 결합제어 출력 신호CSn을 수신하고, 이에 의하여 결합제어 입력 신호가 블록으로 입력되고 상기 처리 블록으로 부터 출력동작이 완료된 후에 상기 블록이 결합제어 출력신호를 발생하는 단계로 이루어지는, 다수의 처리블록들을 갖는 시스템에 사용하는 결합 제어방법.
18. 제17항에 있어서, 상기 처리블록이 뉴우런 프로세서를 포함하고, 시분할 다중화아날로그 입력 데이타와 웨이트 데이타의 곱을 계산하고, 상기 곱들을 더하고, 비선형 함수를 통하여 시분할 방식으로 덧셈의 결과를 제공하고, 결합 제어 신호들을 출력부에서 입, 출력하고, 상기 제어 입력신호의 수신시 결과를 출력하고, 출력처리가 완료된 후에 결합제어 출력신호를 출력하는 단계들을 더 포함하는 결합 제어방법.
19. 제17항에 있어서,결합 제어신호가 소정의 지연량을 갖는 각 지연회로로 부터 출력되는 결합제어방법.
20. 입력값과 입력에 대응하는 웨이트 데이타의 곱을 제공하는 승산산수단과, 상기 승수단의 출력을 가산하는 가산수단과, 상기 가산수단으로 부터의 출력에 대응하는 비선형 함수값을 얻기위한 비선형 함 연산수단과, 다수의 유니트들의 출력값들이 각층들에서의 다수의 유니트들의 각 입력들에 대해서 병행하여 계산되고, 계산의 결과가 다음 단계로 출력되는 시간 주기 동안에 입력패턴의 중간값이 아날로그 파이프 라인 동작을 제공하기 위해서 동시에 계산되오록, 입력측에서 전단계회로로 부터 얻어진 첫번째 중간값과, 다음 단계회로를 통하여 전달되는 두번째 중간값을 각각 저장하는 첫번째와 두번째 저장 수단으로 이루어지는 수단의 아날로그 뉴우런 유니트들을 포함하는계층구조 뉴우런 네트워크로 구성도는 뉴우런 아키텍쳐.
21. 입력값을 입력에 대응하는 웨이트 데이타로 곱하기 위한 수단과, 상기 승산수단의 출력의 총합을 가하고, 각 입력에 대한 결과를 저장하기 위한 첫번째 전압 저장수단과, 상기 첫번째 전압 저장수단의 출력에 대응하는 비선형 함수 입력을 저장하기 위한 두번째 전압 저장수단으로 이루어지고, 여기에서 입력신호와 웨이트 데이타의 곱들의 합을 저장하는 동작은 첫번째 단계의 유니트에 대한 두번째 전압 저장수단에 저장되는 전압에 대응하는 아날로그 출력신호를 전달하는 동작과 동시에 행해지며, 단층구조의 뉴우럴 네트워크로 이루어지는 뉴우런 아키텍쳐.
22. 제20항에 있어서, 상기 첫번째 전압 저장수단이 캐피시터를 포함하는 뉴우런 아키텍쳐.
23. 제20항에 있어서, 두번째 전압 저장수단이 상기 가산수단이 접속된 샘플/홀드 회로 내의 캐패시터를 포함하는 뉴우럴 아키텍쳐.
24. 시분할 아날로그 신호들과 디지탈 웨이트 데이타의 곱을 제공하기 위해 다수의 뉴우런 유니트들을 제공하므로써 단층의 유니트 집합을 형성하는 단층 유니트 집합수단, 비선형 출력함수를 통하여 출력전압을 시분할 방식으로 제공하기 위해 곱들을 시분할 방식으로 캐패시터에 가하므로써 적분을 행하는 수단, 상기 단층 유니트 집합 수단의 출력을 동일 단층 유니트 집단수단의 입력부에 궤환시키는 궤환수단, 상기 단층 유니트 집합수단으로부터 출력된 각 유니트들로 부터의 아날로그 신호의 시분할 다중화를 행하고, 상기 궤환 수단을 통하여 시분할 다중화 방식으로 상기 단층 유니트 집합수단을 사용하기 위한 제어를 실행하는 제어수단으로 이루어지고, 이에 의하여 시분할 다중화 방식으로 사용되는 상기단층 유니트 집합 수단이 동가적으로 계층구조 뉴우럴 네트워크를 제공하는, 다수의 뉴우런 유니트들을 상호 접속하기 위한 계층구조의 뉴우럴 네트워크.
25. 제24항에 있어서, 각 유니트들을 접속하기 위한 웨이트가 변화될 수 있는 계층구조 뉴우럴 네트워크.
26. 입력 아날로그 신호와 디지탈 웨이트 데이타의 곱을 발생하고, 이 곱을 시분할 방식으로 캐패시터에 가하므로써 적분을 행하고 비선형 출력 함수를 통하여 전압을 발생하는 유니트 집합수단, 상기 유니트 집합수단의 출력을 동일 유니트 집합수단의 입력부로 궤환시키기 위한 궤환수단 상기 궤환수단을 통하여 시분할 다중화 방식으로 상기 유니트 집합수단의 각 유니트들로부터 출력된 아날로그 신호를 제공하고 시분할 다중화방식으로 사용되는 상기 유니트 집합수단을 제어하기 위한 제어수단으로 이루어지는 다수의 뉴우런 유니트들을 서로 접속하기 위한 뉴우런 네트워크 연산결과가 D/V변환기의 기준전압 단자에 출력될 수 있도록 아날로그 데이타의 부호를 선택적으로 반전 또는 비반전시키는 반전의 부호연산을 행하기 위한 부호연산 수단, 및 디지탈 데이타중 입력 부호비트를 먼저 사용하여 동작제어 신호를 상기 부호연산수단에 출력하고, 상기 디지탈 데이타로 부터의 부호 비트 다음에 입력된 데이타 비트 사이퀸스(sequence)를 상기 D/V변환기의 데이타 단자에 입력하기 위한 제어수단으로 이루어지는 연속적인 승산속도를 높이기 위한 방법.
27. 제26항에 있어서, 각 유니트들을 결합하는 웨이트가 변화될 수 있는 뉴우럴 네트워크.
28. 불규칙적으로 양값 또는 음값을 갖는 시분할 아날로그 데이타를 불규칙적으로 양값 또는 음값을 갖는 시분할 시리얼 디지탈 데이타로 곱하기 위한 수단연산결과가 D/V변환기의 기준전압 단자에 출력될 수 있도록 아날로그 데이타의 부호를 선택적으로 반전 또는 시키는 반전의 부호연산을 행하기 위한 부호 연산수단 및 디지탈 데이타중 입력 부호비트를 먼저 사용하여 동작제어신호를 부호연산수단에 출력하고, 상기 디지탈 데이타로 부터의 부호비트 다음에 입력된 데이타 비트 시이퀸스(Sequence)를 상기 D/V변환기의 데이타 단자에 입력하기 위한 제어수단으로 이루어지는 연속적인 승산속도를 높이기 위한 방법.
29. 상기 아날로그 데이타의 부호반전과 비반전의 부호연산을 행하기 위한 부호연산수단과, 상기 디지탈 데이타에 의하여 입력된 부호비트로 동작제어신호를 상기 부호연산수단에 발생하고, 상기 비트 트레인을 구성하는 모든 비트이 모든 입력순서로 상기 디지탈 데이타의 상기 첫번째 부호 비트 다음의 데이타 비트 시이퀸스입력을 상기D/V변환기로 발생하기 위한 디지탈 데이타 제어수단으로 이루어지고, D/V변환기를 사용하므로써 불규칙적으로 양값 또는 음값을 갖는 시분할 아날로그 데이타를 불규칙적으로 양값 또는 음값을 갖는 시분할 시리얼 디지탈 데이타로 승산하는 연속적인 승산의 속도를 높이기 위한 방법.
30. 연산의 결과를 D/V변환기의 기준전압 단자에 발생하기 위해 아날로그 데이타의 부호를 반전 또는 비반전시키는 부호연산을 행하기 위한 부호연산 수단과, 상기 디지탈 데이타 중의 부호비트 첫번째 압력을 사용하므로써 동작제어 신호를 상기 부호연산 수단에 발생하고, 상기 D/V변환기의 데이타 입력단자에 상기 디지탈데이타중의 부호비트 다음의 데이타 비트 트레인입력을 발생하고, 상기 부호 비트 다음에 입력되는 데이타비트 시이퀸스의 출력앞에 상기D/V변환기의 데이타 입력단자에"0"을 발생하기 위한 디지탈 데이타 제어수단으로 이루어지고, D/V변환기를 사용하므로써, 불규칙적으로 양값 또는 음값을 갖는 시분할 아날로그 데이타를 불규칙적으로 양값 또는 음값을 갖는 시분할 시리얼 디지탈 데이타로 곱하는 승산회로에 사용하는 연속적인 승산의 속도를 높이기위한 방법
31. 상기 아날로그 데이타의 부호를 반전/비반전 시키므로써 부호의 연산을 행하고, 연산의 결과를 상기 D/V변환기의 기준전압 단자에 발생하는 부호연산 수단과, 동작제어 신호를 부호연산 수단에 발생하기 위하여 상기 디지탈 데이타 중에 부호비트 첫번째 입력을 출력하기 위한 디지탈 데이타 제어수단과, 상기 D/V변환기의 데이터 입력단자에 상기 디지탈 데이타 중에 부호비트 다음의 데이타 비트 트레인 입력을 순차적으로 발생하고, 상기 부호비트 다음의 데이타 비트 사이퀸스의 출력전에 상기 D/V변환기의데이타 입력단자에"0"을 발생하기 위한 수단으로 이루어지고, 불규칙적으로 양값 또는 음값을 갖는 시분할 시리얼 디지탈 데이타로 곱하는 승산회로에 사용하는 연속적인 승산의 속도를 높이기 위한 방법.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.