KR900007167B1 - 시간축 보정회로에서의 멀티플렉서 제어펄스 발생회로 - Google Patents

Abstract

내용 없음.

Description

시간축 보정회로에서의 멀티플렉서 제어펄스 발생회로

제1도는 디지탈 오디오의 재생시스템1의 블럭도.

제2도는 시간축 보정회로의 메모리부를 나타내는 도면.

제3도는 본 발명에 의한 멀티플렉서 제어펄스 발생회로의 구조를 나타내는 도면.

* 도면의 주요부분에 대한 부호의 설명

FF1…D : 플립플롭 N1-N4 : 앤드 게이트

T : 150진 카운터 FF2…K : 플립플롭

본 발명은 디지탈 오디오 기기의 재생시스템에 있어서 시간축 보정회로에서의 멀티플렉서 제어펄스 발생회로에 관한 것이다.

디지탈 오디오 기기는 아날로그 신호를 디지탈 신호로 변환시켜 신호처리함으로써 원음을 재생처리하기 편리한 이점이 있으며, 테이프에 녹음된 신호를 재생하여 처리하는 과정에서 다수개의 트랙을 사용하여 랜덤하게 기록된 신호를 다중처리하고 있다.

그러나, 이와 같이 다수개의 트랙을 사용함으로 인하여, 테이프에 데이터를 기록하는 시점과 재생하는 시점이 정확히 일치되기 어려워 어긋난 시간축을 보정하기 위한 회로가 필요하게 된다.

이 시간축 보정회로는 메모리부를 사용하게 되는데, 메모리부에 기입, 독출하는 제어는 멀티플렉서에서이루어지는 바, 본 발명에서는 이 멀티플렉서 제어펄스를 발생 시키는 회로를 제공하는 데 그 목적이 있다.

이하 첨부된 도면에 의거하여 본 발명을 상세히 설명한다.

제1도는 디지탈 오디오의 재생 시스템의 블럭도로서, 헤드에 검출된 신호는 동기 검출 및 보상회로, 시간축 보정회로, 복조회로, 에러 정정우, 디지탈-아날로그 변환부를 통해 원음으로 재생되도록 되어 있다.

제2도는 제1도의 시간축 보정회로의 메모리부를 나타내는 도면으로서, 디멀티플렉서(A)의 출력단자는RAM(B)(C)의 데이터 기임단자에 인가되어 있으며, RAM(B)(C)의 데이터 독출단자는 멀티플렉서(H)에 인가되어 있다. 데이터의 기입 또는 독출 어드레스를 발생하기 위한 클럭을 만드는 14진 카운터(D)와 16진카운터(E)의 출력을 각각 멀티플렉서(F)(G)에 연결하고, 다시 멀티플렉서(F)(G)의 출력을 각각 RAM(B)(C)에 연결한다.

이와 같은 구성에서, 디멀티플렉서(A)에 인가된 데이터 신호가 제어 신호(7)의 지령에 따라 RAM(B)에 기입되는 경우 14진 카운터(D)는 데이터 기입 어드레싱 클럭을 멀티플렉서(F)를 통하여 RAM(B)에 보내게 되며, 이때 16진 카운터(E)는 데이터 독출어드레싱 클럭을 멀티플렉서(G)를 통하여 RAM(C)에 보냄으로써 그 어드레스에 기입되어 있던 데이터를 멀티플렉서(H) 측으로 독출해 낸다. 반대로 제어신호(7)의지령에 따라 RAM(C)에 대하여 데이터 기입동작이 행하여 지면, RAM(B)에 대해서는 데이터 독출작용이행하여 진다.

제3도는 본 발명에 의한 멀티플렉서 제어펄스의 발생회로를 나타내는 도면이다. D 플립플롭를(FF1)의 입력단자(D)와 클럭단자(C)는 접지되어 있으며 세트(S) 단자에는 플레이 (play key) 온에 다른 마스터 리세트 신호(제4도의 1)가 인가되고, 출력(Q)에는 제4도의 (2)와 같은 펄스신호가 발생되어 앤드 게이트(NI)에서 최초의 프레임 동기신호(제4도의 3)와 논리곱이 된다.

앤드 게이트(NI)의 출력은 150진 카운터(T)의 리세트단자(R)에 접속된 동시에 지연기능을 가진 앤드 게이트(N2)(N3)를 통하여 D 플립플롭(FF1)의 리세트단자(R)에 접속되어 있다.

150진 카운터(T)의 클럭단자에는 31.25KHZ의 클럭펄스(제 4도의 (4))가 인가되어 있으며, Q1-Q3의출력은 앤드 게이트(N4)에 의해 논리곱되어 JK 플립플릅(FF2)의 클럭단자에 인가된다. JK 플립플롭(FF2)의 JK 단자는 전원(Vcc)에 연결되어 "H" 상태로 되어 있으며 그의 Q출력에서 멀티플렉서의 제어펄스(7)가 얻어지도록 되어 있다. 이와 같은 시간축 보정회로 내의 메모리부의 멀티플렉서를 제여하는 펄스는다음과 같은 조건을 만족하여야 한다.

즉, 플레이 키를 누르고 나서 최초로 나오는 프레임 동기 펄스에 의해 150진 카운터(T)를 리세트시키고 그로부터 8클럭 후에 멀티플렉서 제어펄스(7)가 하이(또는 로우)에서 로우(또는 하이)로 바뀌면서 그로부터150회 하이, 로우를 반복하여야 한다.

제3도 및 제4드에서 보면, 플레이 키가 눌러질 때 마스터 리세트 펄스(1)가 발생하면, D 플립플릅(FF1)이 세트되어 Q출력은 제4도의 (2)와 같이 하이로 유지되다가 최초의 프레임 동기신호(제4도의 3)에 의해 2개의 앤드 게이트(N2)(N3)의 지연폭을 갖는 리세트 펄스(제4드의 5)가 발생되는데, 이 리세트펄스(5)는 150진 카운터(T)를 리세트 시키게 된다.

150진 카운터(T)는 31.25KHZ의 클럭을 카운트하여, 그 출력(Q1-Q3)은 앤드 게이트(N4)에서 논리곱되어 JK 플립플릅(FF2)의 클럭에 인가되어 Q출력을 변화시키게 되는데, 그로부터 게속해서 150회 하이,로우가 반복되는 제어펄스(7)가 얻어지게 된다.

이상과 같이 하여, 시간축 보정회로의 메모리부에 데이터를 기입, 독출하는 콘토롤 펄스가 얻어지게 되는데, 본 발명의 회로는 시간축 보정회로 및 주파수 변환회로의 멀티플렉서 제어부분에 사용될 수 있다.

Claims (1)

1. 마스터 리세트 펄스(7)가 발생될 때 그 출력(Q)을 하이로 유지하는 D 플립플롭(FF1)과, 최초의 프레임 동기신호(3)가 입력될 때 소정의 지연폭을 갖는 리세트 펄스(5)를 발생하는 앤드 게이트(N1-N3)와,31.25KHZ의 클럭펄스를 카운트하여 150진 카운터(T)와,이 150진 카운터(T)의 출력(Q1-Q3)의 논리곱신호(6)를 클럭신호로 반아들어 그 출력(Q)에서 멀티플렉서 제어펄스(7)를 발생하는 JK 플립플롭(FF2)등을포함하여 구성된 것을 특정으로 하는 시간축 보정회로에서의 멀티플렉서 제어펄스 발생회로.

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