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KR900007047B1 - 반도체 장치 - Google Patents

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KR900007047B1
KR900007047B1 KR1019870010906A KR870010906A KR900007047B1 KR 900007047 B1 KR900007047 B1 KR 900007047B1 KR 1019870010906 A KR1019870010906 A KR 1019870010906A KR 870010906 A KR870010906 A KR 870010906A KR 900007047 B1 KR900007047 B1 KR 900007047B1
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KR
South Korea
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drain
semi
lead
insulating substrate
fet
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KR1019870010906A
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KR880004577A (ko
Inventor
가즈히코 이노우에
유타카 도미사와
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
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    • H—ELECTRICITY
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  • Optical Fibers, Optical Fiber Cores, And Optical Fiber Bundles (AREA)
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Abstract

내용 없음.

Description

반도체 장치
제 1 도는 종래의 반절연성기판상에 형성된 FET의 펠렛을 외주용기내에 봉합해준 경우의 평면도.
제 2 도는 종래의 반절연성기판상에 형성된 FET의 단면도.
제 3 도는 종래의 반절연성기판상에 형성된 FET에서 과도리이크전류(IEX)가 드레인영역에 유입되는 상태를 모식적으로 나타낸 단면도.
제 4 도는 본 발명에 따른 반절연성기판상에 형성된 FET의 펠렛을 외주용기에 봉합해 준 경우의 평면도.
제 5 도는 본 발명에 따른 반절연성기판상에 형성된 FET의 단면도.
제 6 도는 본 발명에 따른 반절연성기판상에 형성된 FET의 드레인전류 및 과도리이크전류가 흐르는 상태를 나타낸 단면도.
제 7 도는 본 발명에 따른 반절연성기판에 형성된 FET의 펠렛을 외주용기에 봉합해 준 경우의 다른 실시예를 나타내는 평면도.
제 8 도는 본 발명에 따른 반절연성기판상에 형성된 FET의 다른 실시예를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명
11 : 펠렛 12 : 소오스리이드
12a,32a : 마운트부 13 : 드레인리이드
14 : 게이트리이드 15 : 소오스전극
16 : 드레인전극 17 : 게이트전극
18-20 : 본딩와이어 22 : 반절연성기판
23 : 소오스영역 24 : 드레인영역
25 : 챈널영역 26 : 소오스전극
27 : 드레인전극 28 : 게이트전극
29 : 배면전극 30,31 : 공핍층영역
32 : 리이드
본 발명은 반절연성기판상에 형성되는 반도체 장치에 관한것이다. 반절연성기판으로서의 예컨대 Ga As기판상에 전계효과트랜지스터(Field effect Transistor :이하 FET라 정한다)가 형성된 펠렛을 외주용기에 봉합해 주는 경우에는 제 1 도에 나타낸 바와같이 이루어지게 되는데, 상기 제 1 도에 있어서 펠렛(11)은 소오스리이드(12)의 마운트(mount)부 (12a)상에 마운트되게 되고, 상기 소오스리이드(12)와 교차되는 방향에는 드레인리이드(13) 및 게이트리이드(14)가 상기 마운드부(12a)에 의해 가로 막혀지도록 배치된다. 그리고, 펠렛(11)의 소오스전극(15)과 드레인전극(16) 및 게이트전극(17)은 각각 본딩와이어(18-20)를 통해 상기 소오스리이드(12)와 드레인리이드(13) 및 게이트리이드(14)에 접속되고, 이러한 펠렛(11)과 마운트부(12a), 드레인리이드(13)의 종단부, 게이트리이드(14)의 종단부 및 게이트리이드(14)의 종단부가 외주용기(21)에 봉합되어 지게 되는데, 상기한 바와 같은 구성에서 반절연성의 Ga As 기판상에 형성된 FET의 펠렛을 외주용기(21)에 봉합해주는 이유는 소오스리이드(12)의 길이를 짧게해 주게 됨과 더불어 폭을 넓게 해줄 수 있고, 또 소오스의 본딩와이어(18)의 와이어 길이를 짧게해 주는데 가장 적당하기 때문이다.
이와같이 반절연성기판으로서의 예컨대 Ga As 기판상에 FET를 형성시킨 펠렛을 외주용기(21)에 봉입해주게 됨에 따라 소오스리이드(12)의 인덕턴스(Ls)를 작게 해줄 수 있게 되고, 또 게이트리이드(14)와 게이트리이드(14)와 드레인리이드(13) 사이의 용량 Cgd도 작게해 줄 수 있게 된다. 그리고 소오스리이드(12)의 인덕턴스(Ls)와, 게이트 및 드레인 사이의 용량 Cgd를 작게 해주므로써 FET의 최대유능이득(MAG)을 크게 해줄 수 있게 되는바, 즉 FET의 최대유능이득 MAG는 MAG=(ft/f
)2/[4gds(Rg+Ri+Rs+πftLs)+4πftCgd(2Rg+Ri+Rs+2ftLs)]로 표시된다. 단,상기 식에서 ft는 컷 오프(cut off) 주파수, f는 동작주파수, gds는 드레인소오스사이의 컨던턱스, Rg는 게이트저항, Ri는 게이트 바로 아래의 챈널저항, Rs는 소오스저항을 나타낸다.
상기 식에서 알 수 있는 바와 같이 소오스리이드 인덕턴스(Ls)와 게이트·드레인 사이의 용량 Cgd를 작게 해주므로써 최대유능이득(MAG)을 크게 해줄 수 있게 된다.
제 2 도는 제 1 도에서의 GaAs 기판상에 FET를 형성해준 펠렛(11)의 단면구성을 나타내는 것으로, 상기 제 2 도에 있어서, 반절연성기판(22)에 N+형의 소오스 영역(23)과 N+형의 드레인영역(24)이 형성되고, 이소오스영역(23)과 드레인영역(24)사이에 챈널영역(25) 이 형성되어 있으며, 상기 소오스영역(23) 상에는 소오스전극(26)이 형성되면서 상기 드레인영역(24)상에는 드레인전극(27)이 형성되는 한편 챈널영역(25)상에 게이트전극(28)이 형성되어 있고, 또 반절연성기판(22)의 뒷면에는 배면전극(29)이 형성되어 있다. 그리고, 상기 제 2 도에서 도면의 참조부호 ID는 드레인전류(동작전류)를 나타내고,IEX는 과도리이트전류를 나타내는 바, 설명의 편의를 위해 전자의 흐름과 동일한 방향을 전류의 흐름방향으로 결정해 준다.
한편, 제 2 도에 있어서, 사선으로 표시된 영역은 게이트전극(28)아래에서 부터 연장되는 공핍층영역(30)을 나타낸다.
여기서, 제 2 도에 나타낸 GaAs 기판상에 FET를 형성시킨 펠렛(11)을 제 1 도에 나타낸 바와같이 마운트해준 다음 소오스영역(23)과 드레인영역(24)사이에 일정한 직류 바이어스를 인가해 주게 되면 드레인 전류(ID)가 진동하게 된다는 문제가 발생되게 되는데, 이는 FET의 동작전류로서 종래에는 드레인전류(ID)만 이용되고 있지만, GaAs와 같은 반절연성기판(22)내에 과도한 리이크전류(IEX)가 흐르게 되면 그 리이크전류(IEX)는 10-100Hz 정도의 교류성분을 포함하게 되기 때문이다.
또, 과도리이트전류(IEX)가 교류성분을 포함하게 되는 이유로는 반절연성의 Ga As 기판내에서 전자의 발생과 소멸이 일어나게 되기 때문으로, 그 전자의 발생 및 소멸이 진동되는 진동전류의 원인이 된다고 확인되어 있다.
이 경우, 반절연성 Ga As 기판대에서 발생되는 전자(E)는 소오스영역(23)의 전위보다 드레인영역(24)의 전위가 높기 때문에 제3도에 나타낸 바와같이 FET의 동작영역하부의 공핍층영역(31)을 통해 과도리이크전류(IEX)로서 드레인영역(24)내에 유입되게 되는 바, 이때 전자(E)가 공핍층영역(31)을 통과하게 되기때문에 공핍층영역(31)의 폭이 변동하게되며, 그 결과 챈널영역의 폭이 변동되므로 드레인전류(ID)가 변조되어 드레인전극(27)으로 부터 유출되는 전류가 진동하게 된다.
여기서,반절연성기판내에서의 전류의 진동에 대해서는 1982년 11월15일자 IEEE
응용물리학 논문의 989 및 1985 페이지에 기재된 "GaAs IC의 저주파 발진"의 제하로 소개되어 있는바, 드레인전류(ID)의 진동이 발생되면 고주파의 이득(Gps)도 진동하게되고, 그 결과 FET 소자를 회로에 사용한 세트의 총 이득도 진동하게 되는데, 예컨대 TV 튜너에 상기 소자를 세트시킨 경우에는 TV 화면이 아른거리는 현상이 일어난다는 문제가 있었다.
본 발명은 상기한 문제점을 해결하기위한 것으로 드레인전류의 진동을 방지해줄 수 있는 반절연성기판상에 형성된 반도체장치를 제공함에 그 목적이 있다.
즉, 본 발명은 반절연성기판상에 FET를 형성해 준다음 이 반절연성기판의 배면에 드레인 바이어스전압과 동일한 전위 또는 이 드레인 바이어스전압 보다도 높은 정바이어스전압이 인가되는 배면전극을 형성시켜주게 되어, 반절연성기판내에서 발생된 전자를 반절연성기판의 배면에 형성된 배면전극으로 부터 유출시켜 드레인영역에 흘러들지 않도록 해서 드레인전류의 진동을 방지해 주게 된다.
이하 본 발명의 실시예에 따른 반도체장치를 예시도면에 의거하여 상세히 설명한다.
제 4 도는 반절연성기판상에 형성된 FET의 펠렛을 외주용기에 봉합해준 경우에 따른 각 리이드의 상태를 나타내고, 제 5 도는 제 4 도에 도시된 FET의 펠렛에 대한 단면도를 나타내는 것으로, 이 제 4 도와 제 5 도에 있어서, 제 1 도 및 제 2 도와 동일한 구성부분에는 동일한 참조부호로 표기해 주기로 한다.
먼저, 제 4 도에 있어서 FET가 형성된 펠렛(11)이 리이드(32)의 마운드부(32a)에 마운트되어 있는데, 이 리이드(32)와 격리되면서 리이드(32)와 길이방향에 일치되도록 소오스리이드(12)가 배치되어 있고, 각 리이드(32,12)와 교차되는 방향에는 드레인리이드(13)과 게이트리이드(14)가 배치됨과 더불어 상기 리이드(13,14)사이에는 마운트부(32a)가 배치되어 있다. 이 경우, 펠렛(11)의 소오스전극(15)과 드레인전극(16) 및 게이트전극(17)은 각각 본딩와이어(18-20)를 통해 소오스리이드(12)와 드레인리이드(13) 밋 게이트리이드(14)에 접속되고, 이 펠렛(11)과 마운트부(32a), 소오스리이드(12)의 종단부, 드레인리이드(13)의 종단부및 게이트리이드(14)의 종단부가 외주용기(21)에 봉합되어 FET의 봉합이 완성되게 된다.
제5도는 제4도에서 나타낸 반절연성기판상에 FET를 형성해 준 펠렛(11)의 단면도로서, 반절연성기판(22)의 배면에도 배면전극(29)이 형성되게 되고, 이 배면전극(29)에는 전원(33)으로부터 제4도에 나타낸 리이드(33)를 통해 정바이어스전압(VR)이 인가되고, 이경우 이 정바이어스전압(VR)은 드레인바이어스전원(34)으로 부터 드레인전극(27)에 인가되는 드레인바이어스전압(VD)이 상(VR＞VD)으로 설정되게 된다.
또, 제 5 도에 나타낸 바와같이, 반절연성기판(22)상에 FET가 형성되고, 그 반절연성기판(22)의 배면에 형성된 배면전극(29)에 드레인바이어스전압(VD)보다 높은 정 바이어스 전압(VE)이 인가되게되므로 반절연성기판(22)내에서 발생된 전자는 배면전극(29)측에 인입되게 된다. 그 결과, 과도한 리이크전류(IEX)는배면전극(29)을 향해 흐르게 됨에 따라 제6도에 나타낸 바와 같이 리이크전류(IEX)는 FET의 동작영역하부의 공핍층영역(31)을 통과하지 못하게 되므로 공핍층영역(31)의 폭이 변동되지 않으면서 챈널영역의 폭이 변동되지 않고, 이 때문에 드레인전류(ID)가 변조되어 드레인전류(27)로부터 유출되는 전류가 진동하지 않게된다.
단, 제4도에서와 같이 반절연성기판(22)상에 FET를 형성해준 펠렛(l1)이 외주용기(21)에 봉합되게 되지만, 소오스리이드(12)의 형상은 짧으면서도 크게 해 주고, 소오스전극(15)과 소오스리이드(12)를 결합시켜 주는 본딩와이어(18)의 와이어길이를 짧게해서 소오스리이드(12)의 인덕턴스(LS)의 등가를 최소한으로 억제해 줄 수 있게 고려해줄 필요가 있다.
제 7 도와 제 8 도는 본 발명의 다른 실시예를 나타내는 것으로, 반절연성기판(22)상에 FET가 형성된 펠렛(11)을 드레인리이드(13)의 종단부에 설치된 마운트부(13a)에 마운트해줌으로써 배면전극(29)에 드레인바이어스전압(VD)이 인가되도록 해주고 있는데, 이 제 7 도와 제 8 도에서는 제 4 도와 제 5 도에서 동일한 구성부에는 동일한 부호로 표기해주고 있다.
그리고, 제7도에 있어서, 소오스리이드(12)는 드레인리이드(13)의 마운트부(13a)의 일부를 둘러싼 형상을 하고 있고, 이에따라 게이트리이드와 드레인리이드(13)가 차페되므로 종래와 동등한 Cgd를 보유하게 된다.
또 제 8 도는 반절연성기판(22)상에 FET를 형성해준 펠렛(11)의 단면도로서, 반절연성기판(22)내에 발생된 전자에 의한 과도리이크전류(IEX)가 배면전극(29)측에 유도될수 있게 해서 드레인전류(ID)의 진동을 방지해줄수 있게된다.
상기한 바와 같이 본 발명에 의하면 FET에서의 드레인전류의 진동을 방지해 줄 수 있게되어 소자의 신뢰성을 향상시켜 줄 수 있게 된다.

Claims (2)

  1. 반절연성기판(22)상에 전계효과트랜지스터를 형성해준 반도체장치에 있어서, 상기 반절연성기판(22)의 배면에는 배면전극(29)을 형성해서 이 배면전극(29)에 상기 전계효과트랜지스터의 드레인전극(27)에 인가되는 바이어스전압과 같거나 또는 이 바이어스전압 보다 높은 바이어스전압이 인가 되도록 된 것을 특징으로하는 반도체장치.
  2. 제 1 항에 있어서, 반절연성기판(22)은 GaAs 기판으로 이루어진 것을 특징으로 하는 반도체창치.
KR1019870010906A 1986-09-30 1987-09-30 반도체 장치 Expired KR900007047B1 (ko)

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