[go: up one dir, main page]

KR900001774B1 - 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 - Google Patents

바이어스 전압 발생기를 포함하는 반도체 메모리 회로 Download PDF

Info

Publication number
KR900001774B1
KR900001774B1 KR1019860006702A KR860006702A KR900001774B1 KR 900001774 B1 KR900001774 B1 KR 900001774B1 KR 1019860006702 A KR1019860006702 A KR 1019860006702A KR 860006702 A KR860006702 A KR 860006702A KR 900001774 B1 KR900001774 B1 KR 900001774B1
Authority
KR
South Korea
Prior art keywords
bias voltage
fet
fets
semiconductor memory
voltage generator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
KR1019860006702A
Other languages
English (en)
Other versions
KR870002596A (ko
Inventor
히데끼 아라가와
히로미 가와시마
Original Assignee
후지쓰가부시끼가이샤
야마모도 다꾸마
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰가부시끼가이샤, 야마모도 다꾸마 filed Critical 후지쓰가부시끼가이샤
Publication of KR870002596A publication Critical patent/KR870002596A/ko
Application granted granted Critical
Publication of KR900001774B1 publication Critical patent/KR900001774B1/ko
Expired legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

내용 없음.

Description

바이어스 전압 발생기를 포함하는 반도체 메모리 회로
제1도는 본 발명에 의한 바이어스 전압 발생기를 내부에 갖고 있는 EEPROM형 반도체 메모리 회로의 일예도.
제2도는 공지의 메모리 셀들과 그의 주변소자들의 상세 회로도.
제3도는 공지의 프로그래밍 트랜지스터의 횡단면도.
제4도는 종래의 바이어스 전압 발생기의 일반도.
제5도는 종래의 바이어스 전압 발생기 BG의 일예의 회로도.
제6도는 본 발명에 의한 바이어스 전압 발생기의 일반 개통도.
제7도는 본 발명의 일실시예에 의한 바이어스 전압 발생기의 회로도.
제8도는 본 발명에 의한 바이어스 전압 발생기의 제1실시예도.
제9a도내지 제9e도는 바이어스 전압 발생기의 제2 내지 제6도실시예들내에 각각 사용되는 바이어스 전압 발생원을 나타내는 도면.
제10a도 및 제10b도는 바이어스 전압발생원(BGS들)의 다른 예들을 나타내는 도면.
제11도는 전하 펌프회로의 일예의 회로도.
제12도는 지연회로의 일예의 회로도.
본 발명은 전원레벨과 접지레벨간의 범위내의 예정된 레벨의 바이어스 전압을 발생시키기 위한 적어도 하나의 바이어스 전압 발생기내에 포함되는 반도체 메모리 회로에 관한 것이다.
여기서 주지해야 되는 것은 ＂바이어스 전압＂이라는 용어가 전자 각 분야에서 사용되고 있지만 본 발명에서는 이 용어를 각 메모리 셀(Memory Cell)의 제어 게이트에 걸릴 전압을 나타내기 위해 사용한다는 것이다.
구체적으로, 전기적으로 소거가능 프로그래머블(Programmable)판독 메모리(EEPROM)형의 반도체 메모리에서 각 메모리 셀들은 프로그래밍 트랜지스터와 직렬로 연결된 선택 트랜지스터로 구성된다. EEPROM에서, 각 프로그래밍 트랜지스터의 제어 게이트는 EEPROM이 이후에 명백해지는 바와같이 판독모드 하에 동작될 때 전원(Vcc)레벨과 접지레벨 예, 2내지 3V간의 일정범위내의 레벨을 갖는 바이어스 전압을 공급받는다.
일반적으로, 적어도 하나의 전계효과 트랜지스터(FET)쌍으로 구성된 종래의 바이어스 전압 발생기는 FET들을 통하여 어떤 전류를 흘려줌으로서 소정의 바이어스 전압을 발생시키는데 사용된다. 다시말하여, 종래의 바이어스 전압 발생기는 그에 공급되는 전류없이는 소정의 바이어스 전압을 발생시킬 수 없다. 그러므로, 종래의 바이어스 전압 발생기는 반도체 메모리 회로 내의 전력소비면에서 볼 때 단점이 된다.
본 발명의 목적은 종래 기술에 비해 개선된 전력소비 특성을 갖는 바이어스 전압 발생기를 포함하는 반도체 메모리 회로를 제공하는데 있다. 즉, 본 발명은 훨씬 적은 전력을 소비하는 바이어스 전압 발생기를 제공한다.
본 발명의 상기 목적은 바이어스 전압 발생기에 공지의 콤프리멘타리 금속-산화반도체(CMOS)를 부합시킴으로서 달성된다. 공지된 바와 같이 CMOS는 저무위 전력소비가 실현될 수 있도록 푸슈풀 콤프리멘타리 디지털 회로에 연결되는 단일 실리콘 칩상의 n- 및 p-채널고양모드장치의 조합이다.
본 발명의 실시예들을 설명하기 전에, 종래의 기술과 그의 문제점들에 대해 관련도면을 참조하여 먼저 설명한다.
또한 비교를 용이하게 하기위해 가장먼저 EEPROM형 반도체 회로를 사용하는 것으로하여 설명한다.
제1도는 본 발명에 의한 바이어스 전압 발생기를 갖는 EEPROM형 반도체 메모리 회로의 일예도이다. 제1도에서, 도면의 중앙에 보이는 참조번호 10은 바이어스 전압 발생기(BG)를 나타낸다. 바이어스 전압 발생기 10은 메모리 셀 MC의 제어 게이트 CG에 예정된 레벨의 바이어스 전압을 공급한다. 메모리 셀 MC는 반도체 메모리 셀 어레이 11내에 형성되어 어드레스 신호 Ai와 Aj에 의해 억세스 된다. X측 어드레스 신호 Ai는 워드라인들중 하나 즉, WLi를랫치(latch)회로를 포함하는 X측 어드레스 버퍼회로(X.AB) 12와 X측 디코오더(decoder) (X.DEC) 13을 통하여 선택한다. 그와 동시에 측 어드레스 신호 Aj는 비트라인들중 하나 즉, BLj를 랫치회로를 포함하는 Y측 어드레스 버퍼회로(Y.AB) 14, Y측 디코오더(Y.DEC) 15, 그리고 Y측 게이트 회로(Y.GT) 16을 통하여 선택한다. 또한 프로그래밍라인(Pj)와 연결되는 선택되는 메모리 셀 MC내에 기억된 데이터는 Y측 게이트 회로16을 통하여 감지증폭기(SA) 17로 송출되어 제1스위치 SW1과 버퍼(BUF) 18을 통하여 출력 데이터 DO로서 판독된다. 다른 한편, 기입모드에서, 입력 데이터 DI는 랫치회로를 포함하는 버퍼(BUF) 19내에 일시적으로 유지되었다가 제2스위치 SW2, 소거/기입 제어회로(E/W) 20, 전하펌프 회로(CP) 21, 그리고 Y측 게이트 회로 16을 통하여 선택된 비트라인 BLj로 송출된다. 제1스위치 SW1은 상태 레지스터(status register) 28b내에 상태정보를 기입시키는데 사용된다. 상태정보는 중앙처리 유니트(도시안됨)에 의해 감시된다. 제2스위치 SW2는 제어 레지스터 28a내에 제어정보를 기입시키는데 사용된다. 레지스터 28a와 28b는 통합 레지스터 28을 형성한다.
상술한 판독/기입동작의 총괄제어는 판독/기입제어회로(R/W CNT) 24에 의해 성취된다. R/W제어회로 24는 칩 가능신호(Chip Enable Signal)
Figure kpo00001
, 출력가능신호
Figure kpo00002
, 기입가능신호
Figure kpo00003
, 전원전압(Vcc) 그리고 타이밍신호(TIM)을 수신한다. 타이밍 신호는 통합 레지스터 28을 억세스 시키는데 사용된다. 다른 한편 판독/기입 제어회로 2524는 준비/통화신호(Ready/Busy Signal;
Figure kpo00004
/BSY), 레지스터 클록회로 29, 버퍼 18, 19, 소거/기입 제어회로 20, 어드레스 버퍼 12, 14 그리고 디코오더 13, 15에 대한 제어 신호들과 같은 각종 신호들을 발생시킨다. 클록회로 29는 20V와 같은 고전압 Vpp를 발생시키도록 승압회로 30을 구동시킨다. 고압 Vpp는 예정된 상승연부를 갖는 전압 Vpp를 얻을 수 있도록 지연회로(DL) 31을 통하여 전하 펌프회로 21, 22 및 23에 공급된다. 판독/기입 제어회로 24는 또한 타이머(TM) 27과 협동한다. 소거 및 기입동작 시간은 보통 예를 들어 10ms이다. 이10ms의 시간은 중앙처리 유니트(CPU)의 동작속도에 비해 너무 길다. 그러므로, 소거 및 기입 동작하는 동안 EEPROM 반도체 메모리 회로는 CPU로부터 분리되며, 또한 CPU는 그 10ms동안 메모리 회로와 무관하게 고유한 동작을 수행할 수 있다. 10ms는 전술한 타이머 27에 의해 한정된다. 10ms기간동안 주요 데이터는 그대로 유지되어야만 하므로 전술한 랫치회로들이 필요하게 된다.
잡음보호회로(NP) 25는 기입가능신호
Figure kpo00005
로부터 잡음을 제거하는데 사용되며, 감지회로 26은 전원레벨Vcc의 정상성을 감독하는데 사용된다.
상술한 EEPROM형 반도체 메모리 회로에서, 본 발명은 각종 회로 부재들중에서 메모리 셀 MC와 상관하는 바이어스 전압 발생기(BG) 10과 특히 관계된다. 따라서 우선 메모리 셀 MC에 대해 상세히 설명한다음 바이어스 전압 발생기 10에 대해 설명한다.
제2도는 공지의 메모리 셀들과 그의 주변소자들의 상세회로도이다. 제2도의 회로는 반도체 메모리 셀 어레이(제1도에서 11로 도시됨)의 어떤 부분에 위치된다. 즉, 비트라인 BL1' BL2' 워드라인 WL1' 프로그래밍 라인 P1' 메모리 셀 MC1' MC2' 등으로 보인 소자이다. 참조문자 GCL은 셀 MC1과 MC2의 각 제어 게이트에 연결되는 게이트 제어라인을 나타낸다. 도면의 상부열에 보인 3개의 FET들은 Y측 게이트회로(제1도에서 16으로 보임)에 해당하며 또한 이 FET들은 그들의 게이트들에서 Y측 디코오더(제1도에서 제15도로 보임)로부터 출력을 수신한다. Y측 디코오더를 통하여, 각 메모리 셀의 제어 게이트는 바이어스 전압 발생기(BG)에 연결된다. 메모리 셀 MC1과 MC2각각은 선택 트랜지스터 Qs와 프로그래밍 트랜지스터 Qp로 구성된다. 트랜지스터 Qp는 메모리 트랜지스터 기억 데이터 ＂1＂ 또는 ＂0＂로서 그내에서 작용한다.
제3도는 공지의 프로그래밍 트랜지스터의 횡단면도이다. 제2도의 프로그래밍 트랜지스터 Qp는 제3도에 보인 바와 같은 횡단면의 구성을 갖는다. 여기서 주목되는 것은 통상의 절연재 및 기타 재료들은 간략히 하기 위해 제3도에서 도시하지 않았다는 것이다. 도면에서, 참조번호 41은 반도체 기판을 나타낸다. 소오스 영역 42와 드레인 영역 43은 기판 41내에 형성된다. 에를들면 다결정 실리콘으로 제조된 부유 게이트 44와 제어게이트 45는 소오스와 드레인 영역 42와 43사이의 위에 형성된다. 부유 게이를 44의 단부는 캐리어 턴넬링(carrier tunneling)이 차지하고 있는 작은 두께 T를 갖는 드레인 영역 43에 밀접하여 위치된다. 참조문자 C1' C2' 및 C3는 부유 게이트 44주변의 케패시터들을 나타낸다. 여기서 주목되는 것은 전술한 두께 T가 보통 80내지 150Å정도라는 것이다.
제2도 및 제3도를 참조하면, 프로그래밍 트랜지스터 Qp의 동작에 대해 설명한다. 여기서 ＂소거＂와 ＂기입＂이라는 용어는 다음과 같이 한정된다. 소거상태에서, 전자들은 부유 게이트 44에 주입되므로 결국, 프로그래밍 트랜지스터 Qp는 오프된다. 기입상태에서, 양전하들은 부유 게이트 44에 그대로 남아 있으므로 결국 프로그래밍 트랜지스터 Qp는 온된다.
소거 동작이 수행될 때 약 20V의 전압이 제어 게이트 45에 걸리게 되므로 적어도 14V의 전압이 부유 게이트 44에 걸린다. 여기서 주목되는 것은 캐패시터 C1이 총용량의 70%를 나타내도록 선택되기 때문에 20V의 약 70%(14V)는 부유 게이트 44에 걸린다는 것이다. 이러한 환경에서, 드레인 영역 43으로 예를 들어 OV에 있을 때 전자들은 드레인 영역 43으로부터 부유 게이트 44로 턴넬링을 통하여 주입되어 결국 프로그래밍 트랜지스터 Qp는 오프된다.
기입동작이 성취될 때, 제어 게이트 45는 OV에 있고, 드레인 영역 43은 예를들어 약 20V가 걸린다. 용량 C3가 총용량의 10%이하가 되도록 선택되기 때문에 3내지 5볼트가 부유 게이트 44에 걸리게 되므로 17내지 15V가 부유 게이트 44와 드레인 영역 43간에 걸리게 걸린다. 이러한 환경에서, 전자들은 부유 게이트 44로부터 드레인 영역 43으로 턴넬링을 통하여 주입되어 결국, 부유 게이트 44는 전자가 부족한 상태에 있게 된다. 결과적으로, 양 전하들은 트랜지스터 Qp를 온시키도록 부유 게이트 44상에 남아 있는다. 기입동작은 이러한 조건에서 완료된다.
판독동작이 성취될 때 워드라인 WL1은 예를들어 5V의 양전원레벨 Vcc를 공급받는다. 게이트 제어라인 GCL은 2내지 3V의 전압범위로부터 선택되는 예정된 바이어스 전압 VB를 공급받고 또한 비트라인 BL1' BL2등은 1내지 2V의 전압을 공급받는다. 이 경우에, 바이어스 전압 VB(2내지 3V)는 캐리어가 트랜지스터QP의 부유 게이트 44상에 존재하지 않을 때 프로그래밍 트랜지스터 QP를 온 또는 오프시키도록 임계레벨을 발생시킨다.
상술한 소거, 기입 및 판독 모드는 다음 표에 의한 전압에 의해 명백해질 수 있다. 여기서, 다수의 원드라인들과 비트라인들은 제각기 WL1와 BL1로 나타내며, GCL은 게이트 제어라인을 나타낸다.
Figure kpo00006
여기서 전압 Wcc가 예를들어 5V이고, 바이어스 전압 VB는 2내지 3V의 범위내에 있다.
제4도는 종래의 바이어스 전압 발생기의 일반도면이다. 제4도에서, 바이어스 전압 발생기 BG는 그를 통해 구동전류Ⅰ를 흘려줌으로서 그의 출력단자 QT에서 바이어스 전압을 발생시킨다. 관계된 전류 경로는 51과 52로 나타낸다. 경로 51과 52는 각각 전원측 전류경로와 접지측 전류경로를 나타낸다. 다시말하여, 바이어스 전압 발생기 BG는 구동전류Ⅰ가 그에 공급되는 기간동안 유효하다. 이는 그 장치가 능동모드에 또는 준비모드에 있는지 여부에 무관하게 구동전류Ⅰ가 흐름을 뜻한다. 그러나, 앞에서 제지된 표로부터 명백한 바와같이, 바이어스 전압 VB를 발생시키기 위한 구동전류Ⅰ는 능동모드 즉, 판독모드에서만 필요하다.
제5도는 종래의 바이어스 전압 발생기 BG의 일예의 회로도이다. 제5도의 예에서, n-채널 FET들은 직렬로 연결되어 사용된다. FET들중 하나는 공핍형 FET QD이고, 다른 것은 고양형 FET QE이다. 소정의 바이어스 전압 VB(2내지 3V)는 두 FET간의 중간연결지점에서 얻어진다. 이 경우에 구동전류Ⅰ는 어느때고 그를 통해 흐르므로 결국, 판독모드이외의 시간동안 흐르는 전류Ⅰ는 전력소비면에서 좋지않다.
전술한 바와같이, 본 발명은 이러한 단점을 극복하기 위해 공지된 CMOS의 개념을 이용한다. 일반적으로, CMOS 트랜지스터쌍의 특색은 구동전류가 준비모드중에는 CMOS 내에 흐를 수 없을뿐만 아니라 전류가 그를 통해 흐른다 할지라도 이 전류는 보통 약 1A 또는 그 이하정도로 작다.
따라서, 만일 그러한 CMOS가 제5도의 바이어스 전압 발생기에 직접 적용될 경우, 소정의 바이어스 전압 VB은 준비모드중 얻어지지 않는다. 그러나, 바이어스 전압 VB는 능동모드(판독모드)동안 뿐만 아니라 준비모드동안 발생되어야만 한다. 이러한 점에서 볼 때 제5도의 종래의 바이어스 전압 발생기 BG는 적당하긴 하지만 전력소비 문제가 발생한다. 바이어스 전압 VB(또는 전압 VB근처의 바이어스전압)는 능동모드와 준비모드 양모드중에서 발생되어야만 한다. 왜냐하면, 예정된 바이어스 전압 VB는 준비모드로부터 능동모드로 변동직후 나타나야만 한다. 만일 바이어스 전압 VB가 준비모드중 VCC레벨이나 접지레벨 근처에 남아있게 되면 준비모드로부터 능동모드로 변동시에 비 VCC레벨 또는 접지레벨로부터 예정된 바이어스 전압 VB로 변동하는데 비교적 장시간이 걸리게 된다. 결과적으로, CMOS구조를 발생기 BG에 사용할지라도 심지어 준비모드시에 VB또는 그 근처에서 바이어스 전압 발생기 BG의 출력전압을 유지시켜 주는 것이 중요하다.
만일 예정된 바이어스 전압 VB가 EEPROM의 설계에 따라 예를들어 2.3V가 되도록 결정할 경우, 전압 VB의 변동은
Figure kpo00007
0.1 정도로 작은 범위내 일 수 있다. 공지된 바와 같이, 그를 통해 구동전류를 흘리지 않고 CMOS 트랜지스터쌍의 사용으로 그러한 극심한 변동조건을 유지시켜 주는 것은 거의 불가능하다. 더우기, 고도의 정밀성으로 VCC와 접지레벨간의 중간전압을 얻어내기가 대단히 어렵다.
본 발명에 의하면, CMOS구조가 바이어스 전압 발생기 BG내에 사용된다 할지라도 교정 바이어스 전압은 능동모드중 얻어지고 또한 전압 VB근처의 전압은 준비모드중에서 조차 얻어진다. 이는 물론 준비모드에서 전력소비가 CMOS구조로 인해 최소화됨을 뜻한다.
제6도는 본 발명에 의한 바이어스 전압 발생기의 일반개통도이다. 제6도에서, 바이어스 전압 발생기 60은 제1FET 61과 제2FET 62로 구성된다. 이 두 FET는 그들의 게이트에서 공통 입력신호 Sin을 수신하는 CMOS구조를 형성하며, 바이어스 전압 발생원(BSG) 63은 그로부터 메모리 셀들의 제어 게이트에 입력될 출력전압 즉, VB또는 VB'를 발생시킨다. 전압 VB'는 전압 VB의 근처 전압이다. 제1FET 61와 제2 FET 62는 전원측 전류경로 51과 접지측 전류경로 52와 직렬로 연결된다. 전류경로 51과 52는 입력단자 IN에서 공통입력신호 Sin이 제2FET 62를 오프시켜줌과 제1FET 61을 도통시켜 그의 출력에 전압 VB근처의 전압을 발생시키도록 해줄 때 예정된 바이어스 전압 VB를 발생시키도록 바이어스 전압 발생원 63을 통하여 구동전류를 운반한다. 상기 상태는 또한 준비모드시에 나타난다. 다른 한편, 공통입력신호 Sin이 제1 및 제2FET 61과62를 둘다 온시킬 때 구동전류가 고유한 바이어스 전압 VB를 발생시키도록 바이어스 전압 발생원 63을 통하여 흐른다. 상기 상태는 또한 능동모드 즉, 판독모드시에 나타난다.
구체적으로 하기위해, 제1FET 61은 예를들어 n-채널 공핍형 FET이고, 제2FET 62는 예를들어 n-채널 고양형 FET이다.
제7도는 본 발명의 일실시예에 의한 바이어스 전압 발생기의 회로도이다. 제6도의 것과 동일한 부재들은 동일 참조번호와 문자들로 나타낸다. 제7도의 바이어스 전압 발생기 BG에서, 제1FET 61은 n-채널 공핍형(기호 ＂ㆍ＂이 첨부됨) FET QO3이면 좋고 그리고 제2FET 62는 n-채널 고양형 FET QEn이면 좋다. FET QDn의 임계전압 Vth는 보통 -2내지 -3V의 범위내에 있으며, 그의 절대값은 예정된 바이어스 전압 VB'와 같이 전압 VB에 가깝다.
공통 입력신호 Sin은 EEPROM이 준비모드에 있을 때 ＂L＂ (저)레벨을 가지면 또한 EEPROM이 능동모드일 때 ＂H＂ (고)레벨을 갖는다. 공통 입력신호 Sin은 새로운 것은 아니나 제1도에서 우측상부에 보인 칩가능신호
Figure kpo00008
로 대치된다. 다른 방법으로, 공통 입력신호 Sin은 소위 칩선택(
Figure kpo00009
)신호로 대치될 수 있다.
제7도에서, 공핍형 FET QDn은 p-채널형보다는 오히려 n- 채널이 좋다. 이는 일반적으로 n-채널 FET의 임계전압 Vth가 p-채널 FET의 것보다 더 쉽게 조정되기 때문이다. 이는 출력단자 QT의 출력전압을 안정되고 정밀하게 만들어 준다.
제8도는 본 발명에 의한 바이어스 전압 발생기의 제1예를 나타낸다. 발생기 BG1의 바이어스 전압 발생원 BGS1은 적어도 한쌍의 직렬 연결된 FET들로 구성되며 또한 중간 연결지점 71은 출력단자 Qr로 유도된다. 구체적으로 말하여, 최대로 양호한 예의 바이어스 전압 발생원 BGS1은 n-채널 또는 p-채널 공핍형 FET QD와 직렬로 연결된 n-채널 또는 p-채널 고양형 FET QE로 구성된다. 그의 게이트와 지점들 71은 서로 공통으로 연결된다. 바이어스 전압 발생기 BG1의 동작은 다음과 같다. ＂H＂레벨을 갖는 공통 입력신호 Sin이 입력단자 IN으로 송출될 때 즉, 능동모드에 있을 때 제1 및 제2FET들 즉, QDn과 QEn은 모두 온된다. 이경우에, 구동전류는 구동전류경로 51과 52를 통하여 바이어스 전압 발생원 BGS1을 통하여 흐른다. 그에 따라 발생원 BGS1은 제5도의 종래의 바이어스 전압 발생기 BG에서와 같이 발생원 BGS1에 고유한 바이어스 전압 VB예를들어 W2ㆍ3V를 발생시킬 수 있다. 반대로, ＂L＂레벨을 갖는 공통입력신호 Sin가 송출될 때 즉, 준비모드에 있을 때 제1 및 제2FET들 즉, QDn과 QEn은 둘다 오프된다. 그러므로, 구동전류는 발생기 BG1을 통해 흐리지 않는다. 이는 준비모드시에 전력소비가 최소화됨을 뜻하는 것으로, 이는 CMOS구조에 의해 얻어진 것과 동일한 장점이다. 이 경우에 구동전류가 바이어스 전압 발생원 BGS를 통하여 흐르지 않기 때문에 발생원 BGS자체는 고유한 바이어스 전압 VB를 발생시킬 수 없다.
그러나 상술한 준비모드에서, 제2FET QDn은 그것이 현재 오프되어 있다 할지라도 도통상태에 있다. 이는 관련된 FET QDn이 공핍형이기 때문이다. 즉, 공핍형 FET QDn은 그의 게이트가 신호 IN에 의해 송출된 ＂L＂레벨 게이트 전압을 수신할 경우조차 그의 소오스에서 어떤 전압을 발생시킨다. 관련된 전압은 FET QDn의 임계전압 Vth로부터 유도된다. 공핍형 FET의 임계전압은 음극성으로 2내지 3V의 크기 즉, -2내지 -3V를 갖는다. 임계전압은 FET QD 양단에 전압강하없이 FET QD를 통하여 지점 71에 나타난다. 왜냐하면, 구동전류가 걸리지 않기 때문이다. 결과적으로, 전술한 임계전압과 동일한 전압이 VB' 즉, 고유 바이어스 전압 VB예를 들어 2.3V에 가까운 전압 2내지 3V로서 출력단자 QT에서 발생된다. 따라서, 비록 구동전류가 준비모드에서 바이어스 전압 발생기 BG1을 통하여 흐르지 않을지라도 VB근처의 출력전압 VB'를 여전히 발생시킬 수 있다. 이것이 본 발명의 요지이다.
제9a도 내지 제9e도는 바이어스 전압 발생기들의 제2 내지 제6예들에서 각각 사용되는 바이어스 전압발생원들을 나타낸다. 제2 내지 제6바이어스 전압발생원 BGS2 내지 BGS6의 각각은 바이어스 전압 발생기들의 제2 내지 제6예들중 대응하는 것에서 제1 및 제2FET QDn과 QEn간에 샌드위치되나 이 FET QDn과 QEn은 간략히 하기위해 나타내지 않는다. 문자 QE와 QD는 앞에서 인용했던 바와같이 n-채널 또는 n-채널 FET를 나타낸다. 만일 바이어스 전압 발생원이 고양형 FET들만으로 제조되어야만 할 경우, 제9a도의 제2예가 사용된다. 반대로, 만일 바이어스 전압 발생원이 공핍형 FET들로만 제조되어야 할 경우, 제9d도의 제5예가 사용된다. 제9e도의 제6예는 그에 의해 얻어진 최종 바이어스 전압레벨의 정확성 면에서 다른 것들 보다 우수하다. 가장 시험에 따르면 본 발명자는 바이어스 전압 발생원 BGS1은 VCC변동에 대해 의존성이 낮다는 관점에서 보아 가장 우수함을 발견하였다.
제10a도와 제10b도는 바이어스 전압 발생원(BGS들)의 다른 예들을 나타낸다. 제10a도의 바이어스 전압 발생원 BGS7은 다중직결(multicascade) FET구조를 갖고 있다. 발생원 BGS7에서 출력단자 Qr의 출력전압은 고양형 FET QE의 임계전압 Vth에 의해 한정된다. 여기서, 조건은,
Figure kpo00010
을 만족해야 한다. 여기서 W는 채널 폭을 나타내며, L은 FET의 채널기장을 그리고 n은 FET QD와 QE 이외에 FET들의 단수를 나타낸다. 괄호에 첨부에 문자 D와 E는 제각기 FET QD와 QE를 나타낸다.
제10b도의 바이어스 전압 발생원 BGS8은 차동 및 정밀형으로서 구성되나 회로 크기의 축소면에서 좋지않다.
제7도를 다시 참조하면, 바이어스 전압 발생기 BG는 FET QDn과 QEn으로 CMOS구조를 사용한다. 그러한 CMOS구조는 반도체 메모리 회로들에서 최근 추세에 부합된다. 이는 왜냐하면 반도체 메모리 회로내에 가능한한 많은 회로 블록들로 CMOS 장치들을 갖는 반도체 메모리 회로를 제조하려는 추세에 있기 때문이다. 예를 들어 제1도의 반도체 메도리 회로내에는 어드레스 버퍼회로 12, 14, 디코오더 13, 15 소거/기입제어 회로21, 감지증폭기 17 및 버퍼 18와 전화펌퍼회로(21, 22, 23) 및 지연회로 31이 있다. 후자의 두 회로들은 다음 도면들에 도시되어 있다.
제11도는 전하 펌프회로의 일예의 회로도이고, 제12도는 지연회로 13의 일예의 회로도이다. 제11도 및 제12도에서, 반전기 INV와 NAND게이트는 CMOS구조로 제조된다.
따라서, 본 발명에 의한 CMOS구조로 된 바이어스 전압 발생기 BG는 CMOS구조로 된 반도체 메모리 회로와 잘 정합된다.
위에서 상세히 언급한 바와 같이, 바이어스 전압 발생기는 그를 통해 구동전류가 거의 흐르지 않을지라도 즉, 구동전류로 인한 전력소비가 가능한한 작게 유지되어야 하는 준비모드시에 고유한 바이어스 전압 근처의 출력전압을 발생시킬 수 있다.

Claims (11)

  1. 메모리 트랜지스터로서 제어게이트를 갖는 전계효과 트랜지스터(FET)를 각각 포함하는 메모리 셀들과, 그리고 능동모드시에 상기 제어 게이트 각각으로 적어도 예정된 바이어스 전압을 공급하기 위한 바이어스 전압 발생기를 포함하되, 상기 바이어스 전압 발생기는 구동전류가 그를 통해 흐를 때 예정된 바이어스 전압을 발생시키는 바이어스 전압 발생원과, 입구 구동전류 경로와 출구 구동전 경로와 직렬로 제각기 연결된 제1FET와 제2FET로 구성되며, 상기 제1 및 제2FET들은 바이어스 전압 발생원을 통하여 상기 바이어스 전압 발생기로부터 발생될 예정된 바이어스 전압근처의 출력전압을 공급하도록 준비모드시에 제2FET는 OFF되나, 제1FET는 도통되는 준비모드와 상기 능동모드를 선택적으로 한정해주는 그들의 게이트들에서 공통입력신호를 수신하도록 연결되는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  2. 제1항에, 상기 제1FET는 n-채널 공핍형 FET이고 상기 제2FET는 n-채널 고양형 FET인 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  3. 제2항에서, 상기 n-채널 공핍형 FET는 상기 준비모드시에 발생될 상기 출력전압을 한정해주며 또한 상기 예정된 바이어스 전압근처에 있는 임계전압을 갖는 것이 특징인 바이어스 전압 발생기를 포합하는 반도체 메모리 회로.
  4. 제3항에서, 상기 공통입력신호는 상기 능동모드와 상기 준비모드에 각각 응답하여 ＂H＂ 및 ＂L＂레벨로 되며, 또한 상기 입력신호는 통상의 칩가능신호 또는 칩선택신호로 대치될 수 있는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  5. 제1항에서, 상기 바이어스 전압 발생원은 적어도 한쌍의 직렬연결된 FET들로 구성되며, 그의 중간연결지점은 상기 출력 전압 또는 상기 바이어스 전압을 발생시키기 위한 출력단자로 유도되는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  6. 제5항에서, 상기 직렬 연결된 FET들의 쌍은 공핍형 FET와 고양형 FET를 포함하며, 그의 게이트들은 상기 중간연결지점에 공통으로 연결되는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  7. 제5항에서, 상기 직렬연결 FET들의 쌍은 공핍형 FET들이며, 그의 게이트들은 상기 중간 연결지점에 공통으로 연결되는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  8. 제5항에서, 상기 직렬연결된 FET들의 쌍은 제3FET 및 제4FET를 포함하며, 제3FET의 게이트는 상기 제1FET의 소오스에 연결되며, 제4FET의 게이트는 상기 중간 연결지점에 있는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  9. 제8항에서, 상기 제3 및 제4FET들은 둘다 고양형 FET들 또는 둘다 공핍형 FET들인 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  10. 제8항에서, 상기 제3 및 제4FET들은 가각 공핍형과 고양형 FET들인 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
  11. 제5항에서, 상기 직렬연결된 FET들의 쌍은 상기 제1FET 측에서 공핍형 FET이고, 상기 제2FET 측에서 고양형 FET 이며, 두 FET들은 공통으로 연결된 게이트들을 갖고 있으며, 직렬연결된 FET들의 쌍은 또한 둘다 공핍형 FET들인 또 다른 직렬연결된 FET세트의 쌍과 병렬로 연결되어 있고, 그중 하나의 공핍형 FET는 그의 드레인에 연결된 게이트를 갖고 있으며, 또한 그의 다른 공핍형 FET는 그의 드레인과 연결됨과 동시에 상기 공통으로 연결된 게이트들과도 연결된 게이트를 갖는 것이 특징인 바이어스 전압 발생기를 포함하는 반도체 메모리 회로.
KR1019860006702A 1985-08-16 1986-08-14 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 Expired KR900001774B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP60179441A JPS6240697A (ja) 1985-08-16 1985-08-16 半導体記憶装置
JP179441 1985-08-16
JP60-179441 1985-08-16

Publications (2)

Publication Number Publication Date
KR870002596A KR870002596A (ko) 1987-03-31
KR900001774B1 true KR900001774B1 (ko) 1990-03-24

Family

ID=16065913

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860006702A Expired KR900001774B1 (ko) 1985-08-16 1986-08-14 바이어스 전압 발생기를 포함하는 반도체 메모리 회로

Country Status (5)

Country Link
US (1) US4817055A (ko)
EP (1) EP0213503B1 (ko)
JP (1) JPS6240697A (ko)
KR (1) KR900001774B1 (ko)
DE (1) DE3680728D1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3743930A1 (de) * 1987-12-23 1989-07-06 Siemens Ag Integrierte schaltung mit "latch-up"-schutzschaltung in komplementaerer mos-schaltungstechnik
JPS6441519A (en) * 1987-08-07 1989-02-13 Mitsubishi Electric Corp Semiconductor integrated circuit
JPH0666443B2 (ja) * 1988-07-07 1994-08-24 株式会社東芝 半導体メモリセルおよび半導体メモリ
KR920000962B1 (ko) * 1989-05-26 1992-01-31 삼성전자 주식회사 반도체 메모리 장치의 데이터 출력단 전압레벨 조절회로
US4975879A (en) * 1989-07-17 1990-12-04 Advanced Micro Devices, Inc. Biasing scheme for FIFO memories
US5179297A (en) * 1990-10-22 1993-01-12 Gould Inc. CMOS self-adjusting bias generator for high voltage drivers
US5257226A (en) * 1991-12-17 1993-10-26 Sgs-Thomson Microelectronics, Inc. Integrated circuit with self-biased differential data lines
JPH05274876A (ja) * 1992-03-30 1993-10-22 Mitsubishi Electric Corp 半導体記憶装置
JPH06223568A (ja) * 1993-01-29 1994-08-12 Mitsubishi Electric Corp 中間電位発生装置
DE69308838T2 (de) * 1993-08-18 1997-10-16 Sgs Thomson Microelectronics Spannungserhöhenderschaltung mit geregelter Ausgangsspannung
US5907255A (en) * 1997-03-25 1999-05-25 Cypress Semiconductor Dynamic voltage reference which compensates for process variations
US6072723A (en) * 1999-05-06 2000-06-06 Intel Corporation Method and apparatus for providing redundancy in non-volatile memory devices
US6512705B1 (en) * 2001-11-21 2003-01-28 Micron Technology, Inc. Method and apparatus for standby power reduction in semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS525254A (en) * 1975-07-02 1977-01-14 Hitachi Ltd High voltage resistance mis switching circuit
US4068140A (en) * 1976-12-27 1978-01-10 Texas Instruments Incorporated MOS source follower circuit
US4195356A (en) * 1978-11-16 1980-03-25 Electronic Memories And Magnetics Corporation Sense line termination circuit for semiconductor memory systems
JPS5619676A (en) * 1979-07-26 1981-02-24 Fujitsu Ltd Semiconductor device
JPS56111180A (en) * 1980-02-06 1981-09-02 Toshiba Corp Semiconductor device
IE55327B1 (en) * 1981-12-29 1990-08-15 Fujitsu Ltd Nonvolatile semiconductor memory circuit
JPS58151124A (ja) * 1982-03-04 1983-09-08 Ricoh Co Ltd レベル変換回路
US4609833A (en) * 1983-08-12 1986-09-02 Thomson Components-Mostek Corporation Simple NMOS voltage reference circuit
US4791613A (en) * 1983-09-21 1988-12-13 Inmos Corporation Bit line and column circuitry used in a semiconductor memory

Also Published As

Publication number Publication date
US4817055A (en) 1989-03-28
EP0213503A2 (en) 1987-03-11
JPH0350359B2 (ko) 1991-08-01
KR870002596A (ko) 1987-03-31
EP0213503A3 (en) 1989-01-18
DE3680728D1 (de) 1991-09-12
EP0213503B1 (en) 1991-08-07
JPS6240697A (ja) 1987-02-21

Similar Documents

Publication Publication Date Title
US5640123A (en) Substrate voltage control circuit for a flash memory
US6041014A (en) Nonvolatile semiconductor memory device having row decoder
US6529414B2 (en) Nonvolatile semiconductor memory device including a circuit for providing a boosted potential
JP3417630B2 (ja) 半導体集積回路装置とフラッシュメモリ及び不揮発性記憶装置
US6349055B1 (en) Non-volatile inverter latch
US5615150A (en) Control gate-addressed CMOS non-volatile cell that programs through gates of CMOS transistors
US6370063B2 (en) Word line driver having a divided bias line in a non-volatile memory device and method for driving word lines
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
KR900001774B1 (ko) 바이어스 전압 발생기를 포함하는 반도체 메모리 회로
US7085157B2 (en) Nonvolatile memory device and semiconductor device
US20070223282A1 (en) Ultra Low Power Non-Volatile Memory Module
JPH0793022B2 (ja) 半導体メモリ集積回路
US6134147A (en) Non-volatile semiconductor memory device
JPS60180000A (ja) 電界効果トランジスタとプログラム可能読取り専用メモリとを有する集積回路
US6603700B2 (en) Non-volatile semiconductor memory device having reduced power requirements
WO1996041347A1 (en) Negative voltage switching circuit
JP3600461B2 (ja) 半導体回路
US5973967A (en) Page buffer having negative voltage level shifter
JPH04229655A (ja) 不揮発性半導体記憶装置における消去方式
JP2595084B2 (ja) 半導体記憶装置
JPS63127495A (ja) 半導体集積回路装置
JPH0793018B2 (ja) 不揮発性半導体メモリ
JP2009245589A (ja) 不揮発性半導体記憶装置
JPH01143098A (ja) 紫外線消去型不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

St.27 status event code: A-2-2-Q10-Q13-nap-PG1605

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20010315

Year of fee payment: 12

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20020325

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20020325

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000