[go: up one dir, main page]

KR890017875A - 마스터-슬레이브 플립플롭회로 - Google Patents

마스터-슬레이브 플립플롭회로 Download PDF

Info

Publication number
KR890017875A
KR890017875A KR1019890006390A KR890006390A KR890017875A KR 890017875 A KR890017875 A KR 890017875A KR 1019890006390 A KR1019890006390 A KR 1019890006390A KR 890006390 A KR890006390 A KR 890006390A KR 890017875 A KR890017875 A KR 890017875A
Authority
KR
South Korea
Prior art keywords
master
signal
circuit
terminal
differential circuit
Prior art date
Application number
KR1019890006390A
Other languages
English (en)
Other versions
KR920004333B1 (en
Inventor
마사야 다미무라
신지 에모리
요시오 와따나베
이사오 시모쯔하마
Original Assignee
야마모도 다꾸마
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP63117626A external-priority patent/JPH01288007A/ja
Priority claimed from JP63114854A external-priority patent/JPH01286511A/ja
Application filed by 야마모도 다꾸마, 후지쓰 가부시끼가이샤 filed Critical 야마모도 다꾸마
Publication of KR890017875A publication Critical patent/KR890017875A/ko
Application granted granted Critical
Publication of KR920004333B1 publication Critical patent/KR920004333B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the primary-secondary type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

내용 없음

Description

마스터-슬레이브 플립플롭회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 5 도는 본 발명에 따른 마스터-슬레이브 플립플롭회로의 제 1 실시예를 도시한 회로도, 제6(A)내지 6(D)도는 제 1 실시예를 설명하기 위한 타이밍도, 제 7 도는 제 1 실시예의 출력측에 접속된 회로의 예를 도시한 회로도.

Claims (18)

  1. 데이타 신호를 수신하기 위한 데이타 입력단; 클록신호를 수신하기 위한 클록입력단; 상보신호들을 발생하기 위하여 각 데이타 입력단 및 클록입력단을 통하여 데이타신호 및 클록신호가 공급되는 마스터부; 클록신호 및 상기 마스터부의 상호출력신호들에 응하는 슬레이브부; 및 상기 슬레이브부의 출력신호를 출력하기 위한 적어도 일출력단으로 구성되며, 상기 마스터부의 상기 상보출력신호들은 상기 슬레이브부의 출력신호의 논리진폭보다 더 작은 논리진폭을 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  2. 제 1 항에 있어서, 상기 마스터부는 제1 및 제2 전력원, 상기 제 1 전력원에 접속된 하나의 단자 및 제 1 노드에 접속된 다른 단자를 갖는 제 1 저항, 상기 제 1 전력원이 접속된 하나의 단자 및 제 2 노드에 접속된 다른 단자를 갖는 제 2 저항 상기 제1 및 제2 전력원 사이에 접속되어 상기 마스터부의 상보출력신호를 출력하기 위하여 제1 및 제2 노드중 대응하는 하나에서 신호에 응하는 제 2 저항, 클록신호에 응하는 제 1 차동회로, 제1 및 제2 노드와 상기 제1 차동회로 사이에 접속되어 상기 데이타 입력단을 통하여 수신된 데이타신호에 응하는 제 2 차동회로, 제1 및 제2 노드와 상기 제 1 차동회로사이에 접속되어 상기 제 1 출력트랜지스터의 상보 출력신호에 응하는 제 3 차동회로, 및 상기 제 1 차동회로와 상기 제 2 전력원 사이에 접속된 제1전류원회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  3. 제 1 항에 있어서, 상기 슬레이브부는 상기 제 1 전력원에 접속된 하나의 단자 및 제 3 노드에 접속된 다른 단자를 갖는 제 3 저항, 상기 제1 및 제 1 전력원에 접속된 하나의 단자 및 제 4 노드에 접소된 다른 단자를 갖는 제 4 저항, 상기 제1 및 제2 전력원 사이에 접속되어 상기 슬레이브부의 출력신호를 출력하기 위하여 제 3및 제 4노드중 대응하는 하나에서 신호에 응하는 한쌍의 제 2 출력 트랜지스터, 클록신호에 응하는 제 4 차동회로, 제3 및 제 4 노드와 상기 제 4 차동회로 사이에 접속되어 상기 마스터부의 상보출력신호에 응하는 제 5 차동회로, 제 3 및 제 4 노드와 상기 제 4 차동회로사이에 접소되어 상기 제 2 출력트랜지스터의 출력신호에 응하는 제 6 차동회로, 및 상기 제 4 차동회로와 상기 제 2 전력원 사이에 접속된 제 2 전류원 회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  4. 제 3 항에 있어서, 상기 제1 및 제2 저항은 상기 제3 및 제4 저항의 저항치보다 작은 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  5. 제 4 항에 있어서, 상기 제1 및 제2 저항은 동일한 저항치를 가지며, 상기 제3및 제 4 저항은 동일한 지항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  6. 제 3 항에 있어서, 상기 마스터부는 상기 제 1 전력원으로부터 제1 및 제2 노드에 공급된 전압에 대해 전압강하를 일으키기 위해 상기 제 1 전력원과 상기 제1 및 제2 저항사이에 접속된 제 1 레벨 시프트저항을 포함하며, 상기 슬레이트부는 상기 제 1 전력원으로부터 제3 및 제 4 노드에 공급된 전압에 대해 전압강하를 일으키기 위하여 상기 제 1 전력과 상기 제3 및 제 4 저항 사이에 접속된 제 2 레벨시프트 저항을 더 포함하는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  7. 제 3 항에 있어서, 상기 제1 제 2 및 제 3 차동회로는 각각 직렬게이트형 에미터 결합논리회로인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  8. 제 1 항에 있어서, 상기 마스터부의 상기 상보출력신호의 논리진폭은 상기 슬레이브부의 출력신호의 논리진폭의 대략 1/2인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  9. 제 1 항에 있어서, 상기 마스터부의 상기 상보출력신호의 논리진폭은 대략 0.3볼트이며, 상기 슬레이부의 출력신호의 논리진폭은 대략 0.6볼트인 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  10. 데이타신호를 수신하기 위한 제 1 단자 ; 클록신호를 수신하기 위한 제 2 단자 ; 세트신호를 수신하기 위한 제 3 단자 ; 리세트신호를 수신하기 위한 제 4 단자 ; 리세트신호를 수신하기 위한 제 4 단자 ; 제1 및 제 2 전력원 ; 상기 제 1 내지 제 4 단자로부터 신호가 공급되며, 제 1 레벨시프트저항, 상기 제 1 레벨시프트저항을 통하여 상기 제1과 제 2 전력원 사이에 접속된 직렬게이트형 차동회로, 및 상기 제1 및 제 2 전력원 사이에 접속되어 상부출력신호를 출력하기 위하여 상기 제 1 레벨시프트저항을 통하여 수신된 신호에 응하는 한쌍의 제 1 출력트랜지스터를 포함하는 마스터부: 클록신호 및 상기 마스터부의 상보출력신호에 응하는 슬레이브부 ; 상기 제 3 단자로부터의 세트신호에 응하여 상기 마스터내의 신호 래칭상태를 세트하고 상기 제 4 단자로부터의 리세트신호에 응하여 상기 마스터부내의 신호 래칭상태를 리세트하기 위한 세트 및 리세트회로 ; 및 상기 술레이브부의 출력신호를 출력하기 위한 적어도 하나의 출력단으로 구성되며, 상기 제 1 레벨시프트저항은 관계식 VH〉-(VRL+VBE)(여기서,VH는 하이레벨주기동안의 세트 및 리세트신호의 전압을 나타내며,VRL은 상기 제 1 레벨시프트저항에 의한 전압강하를 나타내며, VBE는 상기 제 1 출력트랜지스터의 베이스-에미터 전압을 나타낸다)을 만족시키는 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  11. 제 10 항에 있어서, 상기 마스터부는 상기 제 1 레벨시프트 저항을 통하여 제 1 전력원에 접속된 하나의 단자 및 제 1 노드에 접속된 다른 단자를 갖는 제 1 저항, 상기 제 1 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 2 노드에 접속된 다른 단자를 갖는 제 2 저항, 상기 마스터부의 상보출력신호를 출력하기 위하여 제1 및 제 2 노드중 대응하는 하나에서의 신호에 응하는 제 1 출력트랜지스터, 클록신호에 응하는 제 1 차동회로, 제1 및 제2 노드와 상기 제 1 차동회로 사이에 접속되어 상기 제 1 단자를 통하여 수신된 데이타신호에 응하는 제2차동회로, 제1 및 제 2 노드와 상기 제 1 차동회로 사이에 접속되어 상기 제 1 출력트랜지스터의 상보출력신호에 응하는 제 3 차동회로, 및 상기 제 1 차동회로와 상기 제 2 전력원 사이에 접속된 제 1 전류원회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  12. 제 11 항에 있어서, 상기 슬레이브부는 제 2 레벨시프트저항, 상기 제 2 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 3 노드에 접속된 다른 단자를 갖는 제 3 저항, 상기 제 2 레벨시프트저항을 통하여 상기 제 1 전력원에 접속된 하나의 단자 및 제 4 노드에 접속된 다른 단자를 갖는 제 4 저항, 상기 제 1 및 제 2 전력원 사이에 접속되어 상기 슬레이브부의 출력신호를 출력하기 위하여 제3 및 제 4 노드중 대응하는 하나에서 어떤신호에 응하는 한쌍의 제 2 출력트랜지스터, 클록신호에 응하는 제 4 차동회로, 제3 및 제 4 노드와 상기 제 제 4 차동회로에서 접속되어 상기 마스터의 상보출력신호에 응하는 제 5 차동회로, 제3 및 제 4 노드와 상기 제 4 차동회로 사이에 접속되어 상기 제 2 출력트랜지스터의 출력신호에 응하는 제 6 차동회로, 및 상기 제 4 차동회로와 상기 제 2 전력원 사이에 접소된 제 2 전류원 회로로 구성된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  13. 제12항에 있어서, 상기 제1 및 제 2저항은 상기 제3 및 제 4 저항의 저항치보다 작은 저항치를 갖는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  14. 제13항에 있어서, 상기 제1 및 제 2저항은 동일한 저항치를 가지며, 상기 제3 및 제 4 저항은 동일한 저항치를 기지는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  15. 제12항에 있어서, 상기 제1, 제2 및 제 3 차동회로는 각각 직렬게이트형 에미터 결합논리회로인것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  16. 제12항에 이어서, 상기 제 2 레벨시프트저항의 저항치는 고정된 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  17. 제16항에 있어서, 상기 제 1 레벨시프트저항의 저항치는 임의로 선택되는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
  18. 제10항에 있어서, 상기 제 1 레벨시프트저항의 저항치는 임의로 선택되는 것을 특징으로 하는 마스터-슬레이브 플립플롭회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8906390A 1988-05-13 1989-05-13 Master-slave flip-flop circuit KR920004333B1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP63117626A JPH01288007A (ja) 1988-05-13 1988-05-13 マスタースレーブ型フリップフロップ回路
JP63-114854 1988-05-13
JP63-117626 1988-05-13
JP63114854A JPH01286511A (ja) 1988-05-13 1988-05-13 マスタースレーブ型フリップフロップ回路

Publications (2)

Publication Number Publication Date
KR890017875A true KR890017875A (ko) 1989-12-18
KR920004333B1 KR920004333B1 (en) 1992-06-01

Family

ID=26453512

Family Applications (1)

Application Number Title Priority Date Filing Date
KR8906390A KR920004333B1 (en) 1988-05-13 1989-05-13 Master-slave flip-flop circuit

Country Status (3)

Country Link
US (1) US5001361A (ko)
EP (1) EP0342129A3 (ko)
KR (1) KR920004333B1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2213008B (en) * 1987-11-30 1992-01-29 Plessey Co Plc Improvements in or relating to flip-flops
DE58906599D1 (de) * 1989-09-11 1994-02-10 Siemens Ag Kippschaltung mit Schalthysterese.
JP2990785B2 (ja) * 1990-10-25 1999-12-13 ソニー株式会社 論理回路
US5134312A (en) * 1991-04-25 1992-07-28 Digital Equipment Corporation Shared current source for alpha particle insensitive bipolar latch
US5155383A (en) * 1992-02-03 1992-10-13 Motorola, Inc. Circuit and method of resetting a master/slave flipflop
US5347175A (en) * 1992-05-12 1994-09-13 The United States Of America As Represented By The Secretary Of Commerce Voltage comparator with reduced settling time
JP2947494B2 (ja) * 1992-05-13 1999-09-13 三菱電機株式会社 Ｅｃｌ回路
JP3539509B2 (ja) * 1994-03-15 2004-07-07 株式会社ルネサステクノロジ 電流切換型論理回路
US5488320A (en) * 1994-04-04 1996-01-30 Motorola, Inc. Comparator having latched output when disabled from the power supply
JP2713167B2 (ja) * 1994-06-14 1998-02-16 日本電気株式会社 比較器
US5541545A (en) * 1995-06-07 1996-07-30 International Business Machines Corporation High speed bipolar D latch circuit with reduced latch clocking output corruption
US5818293A (en) * 1997-02-26 1998-10-06 Advanced Micro Devices, Inc. High speed analog flip-flop with embedded logic and phase-locked-loop circuit employing the same
JP3681497B2 (ja) * 1997-03-05 2005-08-10 株式会社ルネサステクノロジ フリップフロップ回路、シフトレジスタ回路、直列−並列変換回路、並列−直列変換回路およびラッチ回路
JP3715066B2 (ja) * 1997-03-25 2005-11-09 三菱電機株式会社 電流モードロジック回路
US6140845A (en) * 1998-12-04 2000-10-31 The Texas A&M University System Pseudo-dynamic differential flip-flop
US6501314B1 (en) * 2002-03-06 2002-12-31 Teradyne, Inc. Programmable differential D flip-flop
US6847239B2 (en) * 2002-04-16 2005-01-25 Research In Motion Limited Frequency divider system
JP2004072426A (ja) * 2002-08-06 2004-03-04 Renesas Technology Corp マスタースレーブフリップフロップ回路
KR100576714B1 (ko) * 2003-12-23 2006-05-03 한국전자통신연구원 디지털 로직을 이용한 난수 발생 장치 및 방법
US7132870B2 (en) * 2004-04-02 2006-11-07 Avago Technologies General Ip (Singapore) Pte. Ltd. Differential register slave structure
US7425855B2 (en) * 2005-07-14 2008-09-16 International Business Machines Corporation Set/reset latch with minimum single event upset

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4587957A (en) * 1981-08-20 1986-05-13 Physio Technology, Inc. Tissue and bone regeneration
JPS5883434A (ja) * 1981-11-13 1983-05-19 Hitachi Ltd 半導体集積回路装置
JPS592435A (ja) * 1982-06-29 1984-01-09 Fujitsu Ltd Ｅｃｌ回路
JPS5925421A (ja) * 1982-08-03 1984-02-09 Toshiba Corp 同期式論理回路
SU1132343A1 (ru) * 1983-05-10 1984-12-30 Московский Ордена Трудового Красного Знамени Инженерно-Физический Институт Триггер
DE3343573A1 (de) * 1983-12-01 1985-06-13 Siemens AG, 1000 Berlin und 8000 München Integrierbare halbleiterschaltung fuer einen frequenzteiler
JPH0648779B2 (ja) * 1985-07-18 1994-06-22 富士通株式会社 フリップフロップ回路
EP0270296A3 (en) * 1986-12-01 1990-02-07 Fujitsu Limited Semiconductor logic circuit
EP0305941B1 (en) * 1987-08-29 1992-11-11 Nec Corporation Flipflop which is operable at high speed and adapted to implementation as an integrated circuit

Also Published As

Publication number Publication date
KR920004333B1 (en) 1992-06-01
EP0342129A2 (en) 1989-11-15
EP0342129A3 (en) 1991-04-10
US5001361A (en) 1991-03-19

Similar Documents

Publication Publication Date Title
KR890017875A (ko) 마스터-슬레이브 플립플롭회로
KR950012313A (ko) 액정 디스플레이에서 선택선 스캐너로 사용되는 시프트 레지스터
KR970031344A (ko) 반도체 회로 및 래치 회로(Latch circuit for receiving small amplitude signals)
US5148061A (en) ECL to CMOS translation and latch logic circuit
KR890004500A (ko) 출력버퍼
KR880003330A (ko) 내부회로의 동작모드를 스위치하기 위한 기능을 갖는 반도체집적회로
KR840002176A (ko) 반도체 집적회로 장치
US3900746A (en) Voltage level conversion circuit
KR910001882B1 (ko) 버퍼회로
KR920000177A (ko) 반도체 집적회로장치
JP2852971B2 (ja) Ｔｔｌからｅｃｌ／ｃｍｌへの変換回路
JPH0629832A (ja) Ｅｃｌ回路
US3509362A (en) Switching circuit
US4274017A (en) Cascode polarity hold latch having integrated set/reset capability
KR910005576A (ko) 차동 출력을 지니는 ttl-ecl/cml 트랜슬레이터 회로
KR970028930A (ko) 바이 모오스로 이루어진 정전압 발생회로
US4727265A (en) Semiconductor circuit having a current switch circuit which imparts a latch function to an input buffer for generating high amplitude signals
KR890013767A (ko) biCMOS 인터페이스 회로
KR100247367B1 (ko) 전압 제어 발진기
KR910021022A (ko) 히스테리시스회로
KR880005743A (ko) 비교기
KR930003543A (ko) 전류 거울 회로
KR890001104A (ko) 반도체집적회로
JPS62190923A (ja) レベル変換回路
KR910017761A (ko) 논리회로 및 반도체 집적회로장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890513

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19890513

Comment text: Request for Examination of Application

PG1501 Laying open of application
G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19920430

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19920831

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19920930

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19920930

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19950517

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19960517

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19970527

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 19980526

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 19990518

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20000524

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20010524

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20020522

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20030523

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20040524

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20040524

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee