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KR890012314A - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

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KR890012314A
KR890012314A KR1019890000435A KR890000435A KR890012314A KR 890012314 A KR890012314 A KR 890012314A KR 1019890000435 A KR1019890000435 A KR 1019890000435A KR 890000435 A KR890000435 A KR 890000435A KR 890012314 A KR890012314 A KR 890012314A
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KR
South Korea
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dummy
line
mosfet
circuit
normal
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KR1019890000435A
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Inventor
히로시 이와하시
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
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Publication date
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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  • Dram (AREA)

Abstract

내용 없음.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 3 도는 본 발명의 일실시예에 따른 반도체기억장치의 회로도.
제 4 도는 제 3 도에 도시된 반도체기억장치의 각 부분에 대한 신호파형도.
제 5 도(A)에서 제 5 도(D)는 제 3 도의 반도체기억장치에 사용되어진 바이어스회로의 여러가지 구성도.
제 6 도는 제 3 도에 도시된 반도체기억장치를 집적회로화 시켰을때의 패턴평면도.

Claims (12)

  1. 정규행선(WL)과 이 정규행선(WL)에 의해 구동되어지는 정규 메모리셀(MC), 이 정규메모리셀(MC)로부터 판독되어진 데이터를 받는 정규열선(BL), 이 정규열선(BL)에 연결되어져서 판독되어진 데이터에 상응하는 전위를 이 정규열선(BL)에 발생시키는 제 1 부하회로(13), 더미행선(DWL), 더미열선(DBL), 상기 정규행선(WL)중의 하나에 열결되어지고, 소오스영역은 존재하지 않는 MOSFET로 구성되어 있는 제 1 더미메모리셀(DC), 상기 더미행선(DWL)과 상기 더미열선(DBL) 사이에 설치되어지며, 상기 정규메모리셀(MC)의 패턴과 실질적으로 등가인 패턴을 갖는 제 2 더미메모리셀(DDC), 상기 더미열선(DBL)에 연결되어져서, 기준 전위(Vref)를 발생시키는 제 2 부하회로(14) 및, 상기 제 1 부하회로(13)와 상기 제 2 부하회로(14)에 의해 발생되어진 전위들(Vin),(Vref)를 비교하여 데이터를 검출하는 데이터검출회로(15)로 구성되어진 반도체기억장치.
  2. 제1항에 있어서, 상기 더미행선(DWL)에는 제 3 더미메모리셀(DMC)이 연결되어지며, 이 제 3 더미메모리셀(DMC)은 상기 정규메모리셀(MC)의 패턴과 실질적으로 등가인 패턴을 가지며, 드레인이 전위적으로 부유되어 있는 MOSFET로 구성되어진 것을 특징으로 하는 반도체기억장치.
  3. 제 1 항에 있어서, 상기 더미행선(DWL)에는 이 더미행선(DWL)에 바이어스전압을 공급하는 바이어스회로(17)가 연결된 것을 특징으로 하는 반도체기억장치.
  4. 제 3 항에 있어서, 상기 바이어스회로(17)는 제 1 전원단자(VCC)와 접지단 사이에서 직렬로 연결된 제 1 채널형 MOSFET(21)과 제 2 채널형 MOSFET(22)로 구성되고, 이 MOSFET들(21),(22)의 게이트는 접지단에 연결되며, 상기 MOSFET들(12),(22)의 접속점은 상기 더미해선(DWL)에 연결된 것을 특징으로 하는 반도체기억장치.
  5. 제 3 항에 있어서, 상기 바이어스회로(17)는 제 1 전원단자(VCC)와 접지단 사이에서 직렬로 연결되어진 제 1 채널형 MOSFET(21)과 제 2 채널형 MOSFET(22)으로 구되며, 이 MOSFET들(21),(22)의 게이트에는 칩선택신호()가 공급되고, 이 MOSFET들(21),(22)의 접속점은 상기 더미행선(DWL)에 연결된 것을 특징으로 하는 반도체기억장치.
  6. 제 3 항에 있어서, 상기 바이어스회로(17)는 제 1 전원단자(VCC)와 접지단 사이에서 직렬로 연결되어 있는 제 1 채널형 MOSFET(21)과 제 2 채널형 MOSFET(22), 상기 제 1 전원단자(VCC)와 상기 직웹로 연결되어진 MOSFET를(21),(22)들의 접속점 사이에 설치되어지면서, 웹세이트에는 칩선택신호()가 공급되어지는 제 1 채널형 MOSFET(23) 및 상기 직렬로 연결되어진 MOSFET(21).(22)의 접속점과 접지단 사이에 설치되어지면서, 상기 제 1 전원단자의 전위에 의해 구동되어지는 제 2 채널형 MOSFET회로로 구성된 것을 특징으로 하는 반도체기억장치.
  7. 제 6 항에 있어서, 상기 MOSFET회로는 상기 직렬로 연결되어진 MOSFET를(21),(22)의 접속점과 접지단 사이에서 직렬로 설치되어지면서, 게이트는 상기 제 1 전원단자(VCC)가 연결되어진 다수의 제 2 채널형 MOSFET들(24),(25),(26)로 구성되어진 것을 특징으로 하는 반도체기억장치.
  8. 제 3 항에 있어서, 상기 바이오스회로(17)는 상기 제 1 전원단자(VCC)와 접지단 사이에서 직렬로 설치되어진 제 1 채널형 MOSFET(21)과 제 2 채널형 MOSFET(22), 상기 제 1 전원단자(VCC)와 상기 직렬로 연결되어진 MOSFET들(21),(22)의 접속점 사이에 연결되어지면서, 게이트에는 칩선택신호(CE)가 공급되어지는 제 l 채널형 MOSFET(23) 및 상기 직렬로 연결되어진 MOSFET들(21),(22)의 접속점과 상기 접지단 사이에 연결되어지면서 보수 논리신호들(, AO, A1, A1)에 의해 제어되어지는 제 2 채널형 MOSFET회로로 구성된 것을 특징으로 하는 반도체기억장치.
  9. 제 8 항에 있어서, 상기 MOSFET회로는 상기 직렬로 연결되어진 MOSFET들(21),(22)의 접속점과 접지단 사이에서 직렬로 연결되어지면서, 게이트가 상기 보수논리신호들중의 하나에 의해 제어되어지는 다수의 제 2 채널형 MOSFET(27),(28),(29) 및 상기 직렬로 연결되어진 MOSFET(21),(22)의 접속점과 접지단 사이에서 직렬로 연결되어지면서, 게이트가 상기 보수논리신호들중의 다른 하나 (A0),(A1),(A2)에 의해 제어되어지는 다수의 제 2 채널형 MOSFET(30),(31),(32)으로 구성된 것을 특징으로 하는 반도체기억장치.
  10. 정규행선들(WL)과, 외부 정규행선(WLZ), 상기 정규행선들(WL)에 의해 구동되어지는 정규 메모리셀(MC), 이 메모리셀(MC)로부터 판독된 데이터를 받는 정규열선(BL), 이 정규열선(BL)과 연결되어져서, 상기 판독된 데이터에 상응하는 전위들 상기 정규열선(BL)으로 발생시키는 제 1 부하회로(13), 더미열선(DBL), 드레인 영역과 게이트가 상기 더미열선(DBL)과 상기 정규행선들(WL)중의 하나에 각각 연결되며, 소오스영역은 존재하지 않는 MOSFET로 구성된 제 1 더미메모리셀들(DC), 상기 외부 정규행선(WLZ)과 상기 더미열선(DBL) 사이에 연결되어지면서, 상기 정규 메모리셀(MC)의 패턴과 실질적으로 같은 패턴을 갖는 제 2 더미메모리셀(DDC), 상기 더미열선(DBL)에 연결되어져 있으면서, 기준전위(Vref)를 발생시키는 제 2 부하회로(14) 및, 상기 제1, 제 2 부하회로(13),(14)에서 발생되어진 전위를(Vin),(Vref)을 비교하여 데이터를 검출하는 데이터검출회로(15)로 구성된 반도체기억장치.
  11. 제 1 항에 있어서, 상기 제 2 더미메모리셀(DDC)은 드레인과 소오스 및 게이트가 각각 상기 더미열선(DBL)과, 상기 더미행선(DWL) 및 설정된 전위단자에 연결된 MOSFET로 구성된 것을 특징으로 하는 반도체기억장치.
  12. 제 1 항에 있어서, 상기 제 2 더미메모리셀(DDC)은 드레인과 소오스 및 게이트가 각각 상기 더미열선(DBL)과 설정된 전위단자 및 더미행선(DWL)에 연결된 MOSFET로 구성된 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890000435A 1988-01-18 1989-01-17 반도체 기억장치 KR930001283B1 (ko)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265061A (en) * 1989-04-27 1993-11-23 Kabushiki Kaisha Toshiba Apparatus for preventing glitch for semiconductor non-volatile memory device
US5293345A (en) * 1989-06-12 1994-03-08 Kabushiki Kaisha Toshiba Semiconductor memory device having a data detection circuit with two reference potentials
JPH03156795A (ja) * 1989-11-15 1991-07-04 Toshiba Micro Electron Kk 半導体メモリ回路装置
JPH03160695A (ja) * 1989-11-17 1991-07-10 Nec Corp 半導体記憶装置
JPH03160689A (ja) * 1989-11-17 1991-07-10 Nec Corp 半導体メモリ
JP2573380B2 (ja) * 1989-12-22 1997-01-22 株式会社東芝 不揮発性半導体メモリ
JP2558904B2 (ja) * 1990-01-19 1996-11-27 株式会社東芝 半導体集積回路
US5459693A (en) * 1990-06-14 1995-10-17 Creative Integrated Systems, Inc. Very large scale integrated planar read only memory
JPH04119597A (ja) * 1990-09-07 1992-04-21 Mitsubishi Electric Corp 不揮発性半導体記憶装置のセンスアンプ
JPH04119595A (ja) * 1990-09-11 1992-04-21 Toshiba Corp 不揮発性半導体メモリ
JP2634089B2 (ja) * 1990-10-22 1997-07-23 三菱電機株式会社 不揮発性半導体記憶装置
US5287315A (en) * 1991-01-31 1994-02-15 Texas Instruments Incorporated Skewed reference to improve ones and zeros in EPROM arrays
JP2564067B2 (ja) * 1992-01-09 1996-12-18 株式会社東芝 センス回路を有する読み出し出力回路
US5420822A (en) * 1992-03-31 1995-05-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
DE4219464A1 (de) * 1992-06-13 1993-12-16 Philips Patentverwaltung Verfahren und Schaltungsanordnung zum Erzeugen einer Programmierspannung
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
DE69229118T2 (de) * 1992-11-30 1999-08-26 Stmicroelectronics S.R.L. Generatorarchitektur für Einzeltor RAM mit Hochleistungsfähigkeit
US5596539A (en) * 1995-12-28 1997-01-21 Lsi Logic Corporation Method and apparatus for a low power self-timed memory control system
EP0798729B1 (en) * 1996-03-29 2004-11-03 STMicroelectronics S.r.l. Reference word line and data propagation reproduction circuit, particularly for non-volatile memories provided with hierarchical decoders
US5602788A (en) * 1996-06-07 1997-02-11 International Business Machines Corporation Read only memory having localized reference bit lines
KR20000002335A (ko) * 1998-06-18 2000-01-15 윤종용 불 휘발성 메모리 장치
US7085191B2 (en) * 2004-10-21 2006-08-01 Infineon Technologies Ag Simulating a floating wordline condition in a memory device, and related techniques
CN102640281B (zh) * 2010-01-29 2014-04-30 松下电器产业株式会社 半导体存储装置
JP5088387B2 (ja) * 2010-02-01 2012-12-05 日本精工株式会社 十字軸式自在継手
KR102508532B1 (ko) 2016-05-02 2023-03-09 삼성전자주식회사 감지 증폭기 및 이를 포함하는 메모리 장치

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4094008A (en) * 1976-06-18 1978-06-06 Ncr Corporation Alterable capacitor memory array
US4272834A (en) * 1978-10-06 1981-06-09 Hitachi, Ltd. Data line potential setting circuit and MIS memory circuit using the same
US4340943A (en) * 1979-05-31 1982-07-20 Tokyo Shibaura Denki Kabushiki Kaisha Memory device utilizing MOS FETs
JPS5625292A (en) * 1979-08-08 1981-03-11 Mitsubishi Electric Corp Memory circuit
JPS5693363A (en) * 1979-12-04 1981-07-28 Fujitsu Ltd Semiconductor memory
JPS60125998A (ja) * 1983-12-12 1985-07-05 Fujitsu Ltd 半導体記憶装置
JPH077599B2 (ja) * 1984-05-25 1995-01-30 株式会社日立製作所 半導体集積回路装置
US4819212A (en) * 1986-05-31 1989-04-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device with readout test circuitry

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JPH0642318B2 (ja) 1994-06-01
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JPH01184793A (ja) 1989-07-24

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