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KR890004674B1 - 펄스 발신 회로 - Google Patents

펄스 발신 회로 Download PDF

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KR890004674B1
KR890004674B1 KR1019840008416A KR840008416A KR890004674B1 KR 890004674 B1 KR890004674 B1 KR 890004674B1 KR 1019840008416 A KR1019840008416 A KR 1019840008416A KR 840008416 A KR840008416 A KR 840008416A KR 890004674 B1 KR890004674 B1 KR 890004674B1
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KR
South Korea
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circuit
logic circuit
logic
pulse
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KR1019840008416A
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히데오 이또오
아쓰오 고시즈까
가즈또 후루모찌
Original Assignee
후지쓰 가부시끼가이샤
야마모도 다꾸마
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Publication date
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Abstract

내용 없음.

Description

펄스 발신 회로
제1도는 ATD 회로를 포함하는 SRAM 장치의 블록도.
제2도는 종래의 펄스발신회로를 가진 어드레스 버퍼 및 프리디코더의 회로도.
제3a도, 제3b도 및 제4a도, 제4b도는 종래의 발신회로에서 신호의 타이밍차트.
제5a도, 제5b도는 ATD 회로에 적용된 종래의 펄스발신회로로 되어 있는 제1도에 표시된 회로의 타이밍차트.
제6도는 본 발명의 실시예에 대한 회로도.
제7도는 제6도에 표시한 회로의 특별한예에 대한 상세한 회로도.
제8a도, 제8b도, 제8c도 내지 제10a도, 제10b도, 제10c도는 제7도에 표시된 회로의 동작에 대한 타이밍차트.
제11도는 제6도에 표시된 회로의 또다른 특별한 예에 대한 상세한 회로도.
제12도는 제6도에 표시된 회로의 또다른 특별한 예에 대한 상세한 회로도.
* 도면의 주요부분에 대한 부호의 설명
100, 101, 102, 103 : 펄스발신회로 SA : 제1입력신호
Figure kpo00001
: 제2입력신호 SB,
Figure kpo00002
: 출력신호
110, 111, 112, 113 : 제1논리회로 120, 121, 122, 123 : 제1논리회로
130, 131, 132, 133 : 제3논리회로
본 발명은 펄스발신회로, 특히 논리레벨을 거의 동시에 반대 레벨로 변화시키는 2개의 보상신호의 변화에 응해서 펄스신호를 발신하기 위한 회로에 관한 것이다.
펄스발회로는 반도체 메모리 장치에 어드레스 과도상태 검출회로 및 2개 보상신호의 변화에 따라 발생된 정확한 타이밍펄스를 제공하기 위한 다른 펄스회로에 적용될 수 있다.
스태틱형 랜덤 액세스 메모리(S-RAM)와 같은 반도체 메모리 장치에 있어서는 각 비트선쌍의 비트선 사이, 데이타 버스선 사이, 각 S/A선 쌍의 센스 증폭기(S/A)선 사이 및 각 데이타 출력 버퍼선쌍의 데이타 출력버퍼선 사이에 단락회로 트랜지스터를 제공함으로써 액세스 시간을 단축시킬 수 있다. 정보의 독출이 실행될 경우 입력 어드레스 신호의 변화에 따라 발생된 클록펄스에 응해서 트랜지스터가 즉시 온으로 되므로, 각쌍의 비트선 또는 데이타 버스선 사이의 전위차는 급격히 0으로 된다. 클록펄스는 또한 센스 증폭기와 출력버퍼의 초기 설정을 위해 사용된다.
어드레스 신호의 변화에 따라 클록펄스를 발신시키기 위해 어드레스 과도상태 검출(ATD)회로가 반도체 메모리 장치에 제공된다. 메모리장치의 액세스 시간 감소는 원해진 타이밍과 소정동작시간을 가진 단락회로 트랜지스터의 동작에 의존한다. 따라서, ATD 회로를 위한 많은 펄스발신회로는 트랜지스터를 트리거시키기 위한 클록신호를 제공하기 위해 제안되었다.
본 발명과 동일한 양도인에 의해 1984년 8월 7일에 발표된 미국특허번호 제4,464,581호의 트리거 펄스발신기는 적합한 펄스발신회로를 공개하고 있다. 그러나, 이 발명은 상당히 다른 위상 변화의 타이밍을 갖는 2개 보상 어드레스 신호의 경우 및 반대로 변하는 2개 보상 어드레스 신호의 타이밍편차에 의한 펄스폭 변화의 경우에 있어서 펄스발신을 생략하는 단점을 안고 있다. 특별한 회로를 참조로 상기 단점을 나중에 상세히 설명하기로 한다.
2개 보상입력신호의 변화에 응해서 소정펄스폭을 갖는 펄스를 발신시키는 펄스발신회로를 제공하는것이 본 발명의 목적이다.
본 발명에 의해, 보상관계를 갖는 제1 및 제2입력신호에 응해서 펄스신호를 발신하기 위한 펄스발신회로에 있어서, 상기 제1입력신호를 수신하기 위한 제1입력단자, 제2입력단자 및 출력단자로 이루어진 제1논리회로, 상기 제2입력신호를 수신하기 위한 제1입력단자, 상기 제1논리회로의 상기 출력단자에 연결된 제2입력단자 및 상기 제1논리회로의 상기 제1입력단자에 연결된 출력단자로 이루어진 제2논리호로, 다른 논리회로의 출력신호변화에 응해서 출력신호를 변화시키는 상기 제1 및 제2논리회로중의 한 논리회로, 상기 제1논리회로로부터 출력신호를 수신하기 위한 제1입력단자, 상기 제2논리회로로부터 출력신호를 수신하기 위한 제2입력단자 및 상기 제1 및 제2논리회로로부터의 상기 출력신호의 논리레벨이 일치할 경우 상기 펄스신호를 출력시키기 위한 출력단자로 이루어진 제3논리회로로 구성되는 것을 특징으로 하는 펄스발신회로가 제공된다. 이하 첨부도면을 참조로 본 발명의 다른 목적과 특징을 상세히 설명하기로 한다.
본 발명의 적합한 실시예를 설명하기에 앞서, 제1도 내지 제5a도, 제5b도를 참조로하여 종래 기술에 대한 설명을 하기로 한다.
제1도는 S-RAM 장치의 블록도이다. 제1도에서 S-RAM 장치는 어드레스버퍼(1), 프리디코더회로(2), 행디코더회로(3), 열디코더회로(4), 메모리셀어레이(5), 열게이트부분(6), S/A부분(7) 및 데이타 출력 버퍼부분(8)으로 구성된다. 메모리셀 어레이(5)는 한쌍의 비트선(BL)과 역비트선(
Figure kpo00003
)사이와 워드선(WL)에 각각 연결된 다수의 스태틱 메모리셀을 포함한다. 상기 구성은 종래의 S-RAM 장치와 비슷하며 이것에 대한 설명을 생략하기로 한다.
S-RAM 장치는 한쌍의 어드레스 비트(A1와
Figure kpo00004
)의 변화에 응해서 클록펄스(ψ1)를 각각 발생시키는 다수의 펄스발신회로(PG) 및 펄스발신회로의 출력에 연결된 입력을 가지며 OR클록 펄스(ψ)를 출력시키는 OR 게이트로 구성되는 ATD 회로(9)를 더 포함한다. 각각이 메모리셀 어레이(5)에서 한쌍의 비트선(BL과
Figure kpo00005
)사이에 제공된 다수의 단락회로 트랜지스터(QBL0내지 QBL255), 한쌍의 데이타 버스(DB)와 역데이타버스(
Figure kpo00006
)사이에 제공된 단락회로 트랜지스터(QDB)가 또한 제공된다. 상기 언급한 트랜지스터는 ATD 회로(9)로 부터의 클록펄스(ψ)에 응해서 온으로 된다.
제2도는 ATD 회로내에 있는 어드레스 버퍼(1)와 펄스발신회로의 회로도이다. 어드레스 버퍼(1)는 예를들어 64K 비트 S-RAM 장치에서 256워드선과 256비트선을 작동시키기 위한 16비트(A0내지 A15)와 같은 다수의 어드레스 비트로 구성되는 어드레스 신호를 수신하고 각각이 정상 및 역어드레스 비트 신호로 구성되는 다수쌍의 어드레스 비트신호를 출력시킨다. 제2도는 입력 어드레스 비트(A0) 및 정상 및 역출력 어드레스 비트신호(SA0와
Figure kpo00007
)에 대한 한개의 어드레스 버퍼를 나타낸다. 어드레스 버퍼는 공통인버터(11), 2탠덤인버터(12와 13), 및 3탠덤 인버터(14 내지 16)를 포함하며 각 인버터는 보상금속산화 반도체(C-MOS)인버터로 형성되어 있다.
ATD 회로(9)에서 펄스발신회로는 미국특허 제4,464,581호에 공개된것과 실제로 동일하다. 펄스발신회로는 공핍형 금속절연반도체(MIS) 전계 효과 트랜지스터(FET'S)(91과 94), 인버터(92, 93, 95 및 96) 및 NOR 게이트(97)로 구성되며 제2도와 같이 연결된다.
제2도에 표시된 어드레스 버퍼와 펄스발신회로의 동작을 이하 상세히 설명하기로 한다. 어드레스 버퍼(1)에서 입력신호(A0)가 하이레벨에서 로우레벨로 변할경우, 정상출력신호(SA0)는 하이레벨에서 로우레벨로 급격히 변하며 역출력신호(SA0)는 로우레벨에서 하이레벨로 급격히 변한다. 펄스발신회로가 양신호(SA0와
Figure kpo00008
)를 수신할 경우, 트랜지스터(94)의 게이트 소오스 전위는 상승하고 트랜지스터(91)의 게이트 소오스 전위는 하강하며, 따라서 펄스발신회로의 입력신호(SA0)는 큰 상호 콘덕턴스(gm)(또는 큰 도전율)로 이루어진 트랜지스터(94)를 통해 인버터(95)로 전송된다. 이 경우에 인버터(95)의 입력에서 스트레이 용량내의 전하는 빨리 방전된다.
한편, 입력신호(
Figure kpo00009
)는 작은 상호 콘덕턴스(gm)를 갖는 트랜지스터(91)를 통해 인버터(92)로 서서히 전송된다. 인버터(92)의 입력에서 스트레이 용량은 트랜지스터(91)의 스트레이 용량과 저항에 의해 한정된 시상수 때문에 서서히 충전된다. 결과적으로, 인버터(95)에 인가된 입력신호(SC)는 급격히 하강하고 인버터(92)에 인가된 입력신호(
Figure kpo00010
)는 서서히 상승한다.
짧은 기간이 경과한후에, 어드레스 버퍼(1)의 입력신호(A0)는 로우레벨에서 하이레벨로 상승하고 인버터(95)로의 입력신호(SC)는 서서히 상승하고 인버터(92)로의 입력신호(SB)는 빨리 하강한다.
2쌍의 직렬접속인버터(92, 93 및 95, 96)는 입력신호(SB와 SC)의 파형을 각각 형성한다. 파형신호(SB'와 SC')가 NOR 게이트(97)에 공급되므로 입력신호(A)의 하강(또는 트레일링(trailing)) 및 상승단에 동기되고 소정폭을 갖는 클록펄스(ψ0)가 발생된다. 각 출력 클록펄스(ψ0)의 펄스폭(Pw)은 트랜지스터(91과 94)의 상호 콘덕턴스(gm), 인버터(92와 95)의 드레시호울드 전위(Vth) 및 인버터(92와 95)의 입력 스트레이 용량에 의해 실제로 정해진다.
상기 설명에서, 2보상신호(SA0와
Figure kpo00011
)의 레벨은 동시에 변경된다는 것을 전제로하고 있다. 제2도에 표시된 어드레스 버퍼에서, 한편에서는 역신호(
Figure kpo00012
)가 3직렬인버터(11, 12 및 13)을 통해 발생되고 다른 한편에서는 정상신호(SA0)가 4직렬인버터(11, 14, 15와 16)을 통해 발생된다. 즉, 인버터단계의 차이에 기인해서 신호(SA0와
Figure kpo00013
)사이에 고유시간 지연이 있게 된다. 따라서, 제3a도와 제4a도에 표시하였듯이, 신호(SA0와
Figure kpo00014
)사이에는 변화시간 지연이 있게되며, 펄스발신회로에서 출력신호(SB와 SC)가 타이밍의 변화시에 다르게 된다. 이것은 클록펄스(ψ)의 펄스폭(Pw)을 변경시킬 수 있다.
클록펄스(ψ)의 펄스폭(Pw)의 변화는 제5a도 및 제5b도와 같이 액세스타임에 나쁜 영향을 미친다. 제5a도와 제5b도는 클록펄스(ψ), 워드선 신호(WL), 어드레스신호(AD), 비트선(BL과
Figure kpo00015
)쌍의 과도상태에 대한 곡선을 나타낸다. 제5a도에서, 더 긴폭의 클록펄스(ψ)는 유휴시간(zd)을 초래할 수 있다. 제5b도에서, 더짧은 폭의 클록펄스(ψ)는 유휴시간(zd')을 초래할 수 있다.
종래 기술의 회로에서 상기 언급한 단점을 극복하기 위해, 제2도에 표시된 어드레스 버퍼(1)는 완전한 대칭변경타이밍으로 2개의 보상신호(SA와
Figure kpo00016
)를 출력시키도록 구성되어야 한다. 그러나, 이것은 복잡한 장치설계 및 엄격한 제조공정을 요구한다. 게다가, 제2도에 표시된 펄스발신회로(9)는 2개의 보상신호(SA와
Figure kpo00017
)가 상당한 시간 지연으로 변경될 경우 펄스의 발신을 생략할 수 있다.
제1도 및 제6 내지 12도를 참조로 본 발명에 대한 설명을 하기로 한다.
제6도는 본 발명에 의한 펄스발신회로의 실시예에 대한 회로도이다. 제6도에서 펄스발신회로(100)는 3 NAND 게이트(110, 120, 130)로 구성된다. 제6도에서와 같이, 제1입력신호(SA) 및 제2 NAND 게이트(120)의 출력신호(
Figure kpo00018
)는 제1 NAND 게이트(110)의 입력에 인가되고, 제2입력신호(
Figure kpo00019
)와 제1 NAND 게이트(110)의 출력신호(SB)는 제2 NAND 게이트(120)의 입력에 인가되며, 출력신호(SB와
Figure kpo00020
)는 제3 NAND 게이트(130)의 입력에 인가된다. 제3 NAND 게이트(130)는 펄스(ψ)를 출력시킨다. 펄스발신회로(100)는 앞서 언급한 제2도에 표시된 회로 대신 제1도의 ATD 회로(9)에 제공될 수 있다.
제7도는 제6도에 표시된 회로의 상세한 회로도이다. 제7도에 표시된 펄스발신회로(101)는 다수의 CMOS형 인버터를 사용함으로써 실현된다. 제6도의 NAND 회로(100)에 대응하는 제1 NAND 회로(111)는 병렬로 연결된 2개의 p채널 증가(p-E)형 MOS 트랜지스터(Q,1과 Q4)와 직렬로 연결된 2개의 n채널 증가(n-E)형 MOS 트랜지스터(Q2와 Q3)로 형성된다. 마찬가지로, 제6도의 NAND 회로(120)에 대응하는 제2 NAND 회로는 2개의 p-E형 MOS 트랜지스터(Q5와 Q8) 및 2개의 n-E형 MOS 트랜지스터(Q6와 Q7)으로 형성된다.
제6도의 NAND 회로(130)에 대응하는 제3 NAND 회로(131)는 또한 2개의 p-E형 MOS 트랜지스터(Q9과 Q12) 및 2개의 n-E형 MOS 트랜지스터(Q10과 Q11)로 형성된다. 참조문자(Vcc)는 5V의 직류(DC) 전력 공급단자를 나타내고(GND)는 접지 전위를 나타낸다.
제7도에 표시된 펄스발신회로(101)의 동작이 제8a도, 제8b도, 제8c도 내지 제10a도, 제10b도, 제10c도를 참조로하여 이하 설명될 것이다. 우선, 제8a도에서와 같이, 펄스발신회로(101)의 동작이 대칭적으로 과도 파형을 갖는 2보상입력신호(SA와
Figure kpo00021
)의 경우에 대해 설명될 것이다.
초기 상태에서, 입력신호(SA)는 하이레벨이 되고 입력신호(
Figure kpo00022
)는 로우레벨로되며, 이것에 의해 NAND 회로(111)에서의 트랜지스터(Q2와 Q3)의 NAND 회로(121)에서의 트랜지스터(Q5와 Q8)는 온으로되고 NAND 회로(11)의 트랜지스터(Q1과 Q4) 및 NAND 회로(121)의 트랜지스터(Q6과 Q7)는 오프로 된다. 따라서, NAND 회로(111)의 출력신호(SB)는 로우레벨이되고 NAND 회로(121)의 출력신호(
Figure kpo00023
)는 하이레벨이 된다. 제8c도에서와 같이 신호(SB와
Figure kpo00024
)를 수신한후에, 게이트회로(131)에서 트랜지스터(Q11과 Q12)는 온으로 되고 트랜지스터(Q9과 Q10)는 오프로되며 결과적으로 출력펄스(ψ)는 하이레벨이 된다.
제8a도에서와 같이 입력신호(SA)가 로우레벨로 하강함에 따라, 트랜지스터의 도전을(또는 상호 콘덕턴스(gm))가 하이로되고 트랜지스터(Q2)의 도전율은 로우로 된다. 이 결과 신호(SB)는 제8b도와 같이 상승하기 시작한다. 대칭적으로, 입력신호(
Figure kpo00025
)는 하이레벨로 상승하기 시작한다. NAND 회로에서(121)에서, 트랜지스터(Q8)가 오프로되고 트랜지스터(Q6)가 온으로 되더라도, NAND 회로(121)의 출력신호(SB)는 트랜지스터(Q5)가 오프로 되고 트랜지스터(Q7)가 온으로 될때까지 하이레벨로 계속 유지된다.
이 방식으로, NAND 회로(111)의 출력신호(SB)가 완전히 하이레벨이 될때 출력신호(
Figure kpo00026
)는 하강하기 시작한다. 이러한 과도 상태에서, 출력신호(SB와
Figure kpo00027
)의 파형은 제8b도와 같이 나타내어지며 양 출력신호(SB와
Figure kpo00028
)가 소정레벨(VL)보다 더 높은 기간이 존재하게 된다. 이 기간동안, 신호(SB와
Figure kpo00029
)는 NAND 회로(131)에서 트랜지스터(Q12와 Q10)의 게이트와 트랜지스터(Q9와 Q11)의 게이트에 인가되며, 트랜지스터(Q10와 Q11)는 온으로되고 트랜지스터(Q9와 Q12)는 오프로된다. 따라서, NAND 회로(131)의 출력에서, 상기 기간에 대응하는 소정 펄스폭(PW)으로된 클록펄스가 얻어진다.클록펄스(ψ)는 또한 입력신호(SA와
Figure kpo00030
)의 변화를 나타낸다.
다음에, 제9a도에서와 같이 입력신호(
Figure kpo00031
)의 상승이 입력신호(SA)의 하강으로부터 시간(td)만큼 지연되는 경우에 제7도에 표시된 펄스발신회로의 동작을 설명하기로 한다. NAND 회로(111)의 출력신호(SB)는 입력신호(SA)의 하강에 응해서 상승하기 시작한다.
한편, 제9b도에서와 같이, 트랜지스터(Q7)는 온으로 되지않으므로 출력신호(SB)의 논리레벨이 레벨(VL)보다 더 높게 상승할때까지 출력신호(
Figure kpo00032
)는 하이레벨로 유지된다. 출력신호(SB)의 논리레벨이 레벨(VL)에 이르게 됨에 따라, 트랜지스터(Q7)는 온으로 된다. 따라서 출력신호(
Figure kpo00033
)는 로우레벨로 하강한다. 이 경우에, 제9b도와 같이 양 출력신호(SB와
Figure kpo00034
)가 레벨(VL)보다 더 크게 되는 시간이 존재하게 된다. 따라서, NAND 회로(131)는 제8c도에 표시된 펄스폭과 동일한 펄스폭(Pw)을 갖는 클록펄스(ψ)를 출력시킨다.
다음에, 입력신호(SA)의 하강이 입력신호(
Figure kpo00035
)의 상승으로부터 상기 언급한 시간(td)만큼 지연되는 경우에 대해, 제10a도 내지 제10c도를 참조해서 제7도에 표시된 펄스발신회로(101)의 동작을 설명하기로 한다. 입력신호(
Figure kpo00036
)가 하이레벨로 상승할 경우, 트랜지스터(Q6)는 온으로되고 트랜지스터(Q8)는 오프로된다.
한편, 출력신호(
Figure kpo00037
)는 출력신호(SB)가 레벨(VL)보다 더 높게 상승할때까지 하이레벨로 계속 유지된다. 왜냐하면, 출력신호(SB)가 로우레벨일 경우, 트랜지스터(Q5)는 여전히 온으로되고 트랜지스터(Q7)도 또한 여전히 오프로된다. 입력신호(SA)가 하강함에 따라, 트랜지스터(Q4)는 온으로되고 트랜지는터(Q2)는 오프로되며, 이것에 의해 출력신호(SB)는 하강한다. 상기 동작에 응해서, 트랜지스터(Q5)는 오프로되고 트랜지스터(Q7)는 온으로된다. 따라서 출력신호(
Figure kpo00038
)는 제10b도와 같이 하강하기 시작한다. 출력신호(SB와
Figure kpo00039
)는 제10b도와 같이 변하게 된다. 이와같이, NAND 회로(131)는 제8c도에 표시된 것과 동일한 펄스폭(Pw)으로 이루어진 클록펄스(ψ)를 출력시킨다.
상기에서 언급했듯이, 신호(SA와
Figure kpo00040
)가 완전한 대칭 타이밍으로 변할 경우 뿐만 아니라 비대칭 타이밍의 경우에도, 제7도에 표시된 펄스발신회로(101)는 입력신호(SA와
Figure kpo00041
)의 변화를 검출할 수 있으며 양 보상신호(SA와
Figure kpo00042
)의 변화에 응해서 일정한 펄스폭으로된 클록펄스(ψ)를 신뢰할 수 있게 제공할 수 있다.
상기 설명에서, 초기 상태에서 입력신호(
Figure kpo00043
)가 하이레벨로 되고 입력신호(SA)가 로우레벨로 될 경우 제2 NAND 회로(120)는 제1 NAND 회로(110)의 출력신호(SB)에 의해 제어된다. 한편, 초기 상태에서 입력신호(SA)가 로우레벨이고 입력신호(
Figure kpo00044
)가 하이레벨일 경우, 제1 NANDN 회로(110)는 제2 NAND 회로(120)의 출력신호(
Figure kpo00045
)에 의해 제어된다.
일반적으로 말하면, 제6도에 표시된 펄스발신회로(100)는 하이레벨로부터 로우레벨로의 한 입력신호의 변화에 응해서 NAND 회로(110과 120)중의 하나인 제1 NAND 회로를 동작시키고 제1 NAND 회로의 출력신호가 소정 레벨보다 더 큰 경우에 NAND 회로(110과 120)의 다른 하나인 제2 NAND 회로를 동작시키며 제1 및 제2 NAND 회로로부터의 2출력신호 모두가 소정 레벨 보다 높을 경우 제3 NAND 회로(130)로부터 소정펄스 폭으로 된 펄스를 출력시키도록 설계되어 있다.
제6도에 표시된 회로(100)의 다른 실시예가 제7도에 표시된 C-MOS NAND 회로(101)와 더불어 가능하다.
제11도는 n첸널(N) MOS NAND 회로로서 형성된 또다른 실시예의 회로도이다. 펄스발신회로(102)는 3개의 NAND 회로(112, 122 및 132)로 구성된다. NAND 회로(112)는 n채널 공핍(n-E) 트랜지스터(Q21)와 2개의 n채널 증가(n-E) 트랜지스터(Q22와 Q23)로 이루어져 있고 NAND 회로(122)는 n-D 트랜지스터(Q24)와 2개의 n-E 트랜지스터(Q25와 Q26)로 이루어져 있으며 NAND 회로(132)는 n-D 트랜지스터(Q27)와 2개의 n-E 트랜지스터(Q28와 Q29)로 이루어져 있다.
펄스발신회로(102)의 동작은 제7도에 표시된 회로(101)의 동작과 유사하다. 제12도는 제6도에 표시된 회로의 또다른 실시예의 회로도이며 NMOS NAND 회로에 의해 형성된다. 펄스발신회로(103)는 3 NAND 회로(113, 123 및 133)로 구성된다. 회로(113과 123)는 각각 3개의 n-E 트랜지스터(Q31내지Q33및 Q34내지 Q36)에 의해 형성된다. 제3 NAND 회로(133)는 n-D 트랜지스터(Q37)와 2개의 n-E 트랜지스터(Q38과 Q39)에 의해 형성된다.
제1논리회로(113)는 3개의 입력신호, 특 트랜지스터(Q31)의 게이트로의 입력신호(SA)와 트랜지스터(Q32)의 게이트로의 입력신호(
Figure kpo00046
) 및 제2논리회로(123)로 부터의 입력신호(
Figure kpo00047
)를 갖는다.
마찬가지로 제2논리회로(123)도 3입력신호는 갖는다. 제7과 11도에 표시된 회로에서, 제1 및 제2논리회로는 2입력 신호만을 갖고 있다. 그러나, 제12도에 표시한 회로와 상기 언급한 다른 회로와의 이러한 차이는 중요치 않다. 제12도에 표시된 제1 및 제2논리회로(113과 123)에서 주요 부분은 트랜지스터(Q32와 Q33)와트랜지스터(Q35과 Q36)이며, 따라서 제1 및 제2논리회로(113과 123)는 실제로 2입력 NAND 회로로서 동작한다. 따라서, 펄스발신회로(103)의 동작은 제7도에 표시된 회로(101)의 동작과 유사하다.
본 발명은 펄스발신회로가 제1도에 표시된 ATD 회로(9)에 적용될 경우, 펄스발신회로에 의해 발생되고 액세스 시간을 최소화 하도록 조정된 소정펄스폭을 갖는 클(펄스를 제1도에 표시되고 앞서 언급한 단락 회로 트랜지스터에 제공함으로써 최적 액세스 시간을 얻을 수 있다.
더우기, 펄스발신회로는 예를들어 제1도의 행 및 열 어드레스 디코더(3과 4)와 같은 다른 회로의 설계를 용이하게 하며, 여기서 디코더는 2개의 보상 신호를 구성된 다수쌍의 어드레스 비트로 구성된 어드레스 신호를 수신하게 된다.
본 발명은 예를들어 NOR 논리회로 기법과 같이 상기 언급한 NAND 논리회로 기법 대신에 다른 논리회로 기법에 의해 실현될 수 있다.
본 발명은 또한 예를들어 MIS 회로와 같이 MOS 회로 대신에 다른 회로에 의해 실현될 수 있다.
본 발명에 의한 펄스발신회로는 예를들어 비동기형 메모리 시트템과 같이 마스크 R0M 장치 및 이레이저블 프로그래머블(erasable programable) ROM (EPROM) 장치와 같은 다른 시스템에도 적용될 수 있다. 이러한 장치에서, 비트선쌍이 없으며 각 데이타 선은 단일선을 형성한다. 본 발명의 펄스발신회로는 예를들어 액세스 시간을 향상시키기 위해 데이타 출력 버퍼 및 워드선을 라세트시키는데 사용될 수 있다.

Claims (10)

  1. 보상관계를 갖는 제1 및 제2입력신호에 응해서 펄스신호를 발신하기 위한 펄스발신회로에 있어서, 상기 제1입력신호를 수신하기 위한 제1입력단자, 제2입력단자 및 출력단자로 이루어진 제1논리회로, 상기 제2입력신호를 수신하기 위한 제1입력단자, 상기 제1논리회로의 상기 출력단자에 열결된 제2입력단자 및 상기 제1논리회로의 상기 제1입력단자에 연결된 출력단자로 이루어진 제2논리회로, 다른 놀리회로의 출력신호 변화에 응해서 출력신호를 변화시키는 상기 제1 및 제2논리회로중의 한 논리회로, 상기 제1논리회로로부터 출력신호를 수신하기 위한 제1일력단자, 상기 제2논리회로로부터 출력신호를 수신하기 위한 제2입력단자 및 상기 제1 및 제2논리회로로부터의 상기 출력신호의논리레벨이 일치할 경우 상기 펄스신호를 출력시키기 위한 출력단자로 이루어진 제3논리회로로 수성되는 것을 특징으로하는 펄스발신회로.
  2. 제1항에 있어서, 다른 입력신호보다 더 빨리 논리레벨을 변화시키는 입력신호를 수신하는 제1 및 제2논리회로중 한 논리회로는 상기 더 빠른 변화입력 신호에 응해서 그것의 출력신호 레벨을 변화시키며, 다른 논리회로는 상기 한 논리회로의 출력신호에 의해 제어되고 상기 한 논리회로의 출력신호레벨이 소정레벌을 통과할 경우 상기 한 논리회로의 출련신호 레벨과 반대인 레벨로 그것의 출력신호 레벨을 변화시키는 것을 특징으로하는 펄스발신회로.
  3. 제2항에 있어서, 제3논리회로로부터의 펄스출력의 펄스폭이 제1 및 제2논리회로의 양 출력신호가 소정레벨을 통과하는 오비랩핑 시간에 의해 정해지는 것을 특징으로하는 펄스발신회로.
  4. 제1항에 있어서, 상기 제1, 제2 및 제3논리회로의 각각이 NAND 논리회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  5. 제4항에 있어서, 상기 NAND 회로의 각각이 CMOS 회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  6. 제5항에 있어서, 각 CMOS 회로가 트랜지스터의 공통 접속원인 전력공급단자에 연결되고 서로 병렬로 연결된 제1 및 제2 p채널 증가 트랜지스터 및 직렬연결 부분의 한 끝이 상기 제1 및 제2 p채널 증가 트랜지스터의 공통 접속 드레인에 연결되고 다른 끝은 접지 레벨단자로 연결되며 서로 질렬로 연결되어 있는 제1 및 제2n 채널 증가 트랜지스터로 구성되는 것을 특징으로하는 펄스발신회로.
  7. 제4항에 있어서, 상기 NAND 논리회로의 각각이 n채널 MOS 회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
  8. 제7항에 있어서, 각 n채널 MOS 회로가 하나의 공핍형 트랜지스터와 2개의 증가형 트랜지스터로 구성되어 있고 이 트랜지스터가 직렬로 연결되는 특징으로하는 펄스발신회로.
  9. 제7항에 있어서, 제1논리회로에서 제1트랜지스터의 게이트는 상기 한 입력신호를 수신하고 제2트랜지스터의 게이트는 상기 다른 입력신호를 수신하며 제3트랜지스터의 게이트는 제2논리회로의 출력신호를 수신하고 제2논리회로에서 제1트랜지스터의 게이트는 상기 다른 입력신호를 수신하고 제2트랜지스터의 게이트는 상기 한 입력신호를 수신하며 제3트랜지스터의 개이트는 제1논리회로의 출력신호를 수신하는 상기 제1 및 제2논리회로의 각 n 채널 MOS 회로가 직렬로 연결된 3개의 증가 트랜지스터로 구성되며, 제3논리회로에서 제1증가형 트랜지스터의 게이트는 제1논리회로의 출력신호를 수신하고 제2증가형 트랜지스터의 게이트는 제2논리회로의 출력신호를 수신하는 제3 n채널 MOS 논리회로가 서로 직렬로 연결된 2개의 증가형 트랜지스터와 한 공핍형 트랜지스터로 구성되는 것을 특징으로하는 펄스발신회로.
  10. 제1항에 있어서, 상기 제1, 제2 및 제3논리회로의 각각이 NOR 논리회로에 의해 형성되는 것을 특징으로하는 펄스발신회로.
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