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KR890003323B1 - 버스 제어수단을 갖춘 마이크로컴퓨터 시스템 - Google Patents

버스 제어수단을 갖춘 마이크로컴퓨터 시스템 Download PDF

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KR890003323B1
KR890003323B1 KR1019840007514A KR840007514A KR890003323B1 KR 890003323 B1 KR890003323 B1 KR 890003323B1 KR 1019840007514 A KR1019840007514 A KR 1019840007514A KR 840007514 A KR840007514 A KR 840007514A KR 890003323 B1 KR890003323 B1 KR 890003323B1
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KR
South Korea
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bus
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KR1019840007514A
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에드워드 딘 마크
리 모엘러 데니스
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
제이.에이취.그래디
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Abstract

내용 없음.

Description

버스 제어수단을 갖춘 마이크로컴퓨터 시스템
도면은 데이타 버스없이 어드레스버스 및 제어버스를 도시한 미아크로컴퓨터 시스템의 간략화된 블록선도.
* 도면의 주요부분에 대한 부호의 설명
1 : 마이크로 프로세서 3 : 메모리
4 : DMA(직접 메모리 억세스) 제어기 5, 6 : 입/출력 채널 코넥터
7 : DMA페이지레지스터 시트템 17 : 반전기
본 발명은 마이크로컴퓨터에 관한 것으로, 특히, 버스 제어가 주 처리기에서 주변처리 장치로 명명된 주변 처리기로 전달될 수 있는 마이크로컴퓨터 시스템에 관한 것이다.
주 컴퓨터 시스템의 입/출력 인터페이스에 부착되는 주변처리 장치의 주변처리 장치의 이용은잘 알려져 있다. 이러한 장치에 대한 종래의 실시예가(지.에이취, 부쉬와 케이.에이.튜크) 미합중국 특허 제 3,462,741호에서 기술되어 있다. 상기 시스템에서 시스템 데이타 및 어드레스 버스는 항상 주 처리기 장치의 제어하에 있다. 이러한 시스템에서, 명령 및 데이타는 주 시스템에서 주변 처리기로 통과되어 주변 처리기는 데이타를 처리하고 주 처리기로 다시 결과를 전송하여 그다음 명령을 기다린다. 이러한 시스템에서, 주변 처리기는 단지 주변 처리기의 기능을 심하게 제한시키는 주 시스템에 종속되어 동작한다.
다중 처리기가 본질적으로 동등하게 작용하는 다른 대형 시스템이 제조되어 왔다. 이러한 시스템에서 모든 공통버스는 버스의 요청에 응답하여 여러 처리기에 버스제어를 승인하는 장치르르 정하는 컨텐션(contention)에 의해서 명목상 제어된다. 물론, 이러한 시스템의 주목적은 시스템간에서 데이타를 상호교환 하기위해 다수의 처리기 시스템에 공통 메모리와 I/0장치를 제공하는데 있다. 이러한 시스템에서 컨텐션을 해결하는 제어 시스템은 그러나, 복잡하고 비경제적이어서, 마이크로 컴퓨터 시스템에는 전반적으로 보아서 적합하지가 않다.
그러므로, 본 발명의 목적은 주변 처리기가 데이타 전공을 위해 마이크로프로세서의 시스템 버스를 제어할 수 있도록 하는 간단한 제어장치를 제공하는데 있다.
본 발명은 주 처리기 및 I/0장치와 시스템 메모리간에서 데이타의 직접 전송을 제어하는 직접 전송을 제어하는 직접 메모리 억세스(DMA) 제어기를 포함하고 있는 마이크로컴퓨터 시스템에 관한 것이다. 버스제어는 상기 I/0장치간에서 핸드쉐이킹(handshaking) 요청/승인 결과에 따라 주 처리기에서 DMA로 전달된다. 핸드쉐이킹 결과에 관련하여 I/0채널에 부착된 주변 처리기로부터 나온 제어신호를 이용하여 제어신호 검출에 의해 버스 제어를 주변 처리기로 전달하도록 논리 회로가 제공된다.
이러한 마이크로컴퓨터 시스템에 있어서, 주변 처리기는 주처리기에 종속되지 않는다. 주변 처리기는 주 처리기와 DMA제어기를 정지시킴으로써 마이크로컴퓨터 시스템의 제어를 인계받을 수 있다. 이것은 마이크로컴퓨터 시스템의 역량이 다른 역량을 갖는 주변 처리기에 의해 변경 또는 개선된다는 것을 의미한다. 또한, 버스 제어 전송을 위한 논리 회로는 비교적 간단하며 경제적이다.
도면에서 주 성분은 인텔 코포레이션에서 제조된 80286형인 마이크로프로세서(1)와, 또한 인텔 코포레이션에서 제조된82288형인 버스제어기(2)와,메모리(3)와, 인텔 코포레이션에서 제조된 8237A형인 프로그램식 직접 메모리 억세스 제어기(4)를 구비하고 있다. 이들 주 성분 모두는 다수의 입/출력 채널 즉 채널 코넥터에 버스를 통하여 결합되며, 이들 코넥터중(5, 6)으로 참조된 두 코넥터가 도시된다. 제어버스(18)와 시스템 어드레스 버스(19)와 국부 어드레스 버스(20)의 각각의 라인은 제어라인(25 및 26)과 같이 모든 코넥터에 연결된다. 나머지 버스(27, 28) 각각은 4개의 라인을 가지며, 4개 라인 각각은 코넥터중 관련된 코넥터에 연결되다.
마이크로프로세서(1)를 다시 참조하면, 간략을 목적으로, 처리기는 단지 몇개의 코넥션만을 도시하였다.
상기 코넥션은 라인(23)상에서 홀드승인(HLDA) 출력을 포함한다. 이 출력은 DMA제어기(4)로부터 라인(24)에 의해 HOLD입력에 인가된 홀드요청(HRQ) 신호에 응답하여 활성된다. 홀드 요청 입력의 수령에 의해서, 처리기(1)는 처리기의 현재 버스 사이클을 완료시켜 버스 구동기를 3상태 오프상태로 플로트(flooat)하여 HLDA출력을 활성시킨다. 후술된 바와같이, 이것은 DMA(4)의 제어하에서 메모리(3)와 I/0장치 사이에서 데이타를 전송하는데 있어서 시스템 데이타 버스(도시되지 않음)를 자유롭게 한다. 제어버스(21)는 처리기(1)를 버스 제어기(2)에 결합시킨다. 이 제어버스(21)는 메모리/낫(not) I/0(MI0) 라인과 브스 사이클 상태 신호라인 S0 및 S1을 포함한다. 버스제어기(2)는 MI0, S0 및 S1신호에 응답하여 수행되어질 버스 사이클의 형태를 규정한다.
MI0가 로우(low)일때, 규졍된 버스 사이클은 S1이 로우이고, S0가 하이(high)이면 I/0판독 사이클이며 또는 S1이 하이이고 S0가 로우이면 I/0기록 사이클이다.
동일하게 MI0가 하이일때, S1이 하이이고 S0가 로우이면 메모리 기록 사이클을 표시하고, S1이 로우이고, S0가 하이이면 메모리 판독 사이클을 표시한다. 이들 각 상태에 대해서 벗제어기(2) 제어버스(18)의 각각의 라인상에 IOR, IOW, MEM 이나 MEMR의 코멘드 신호를 발생시키며, MEMW및 MEMR신호는 메모리(3)로 진행한다.
처리기(1)에서 나온 최종 표시된 출력은 어드레스 버스(22)에 인가된 24개 어드레스 출력 A0내지 A23이다. 사익 버스(22)라인 A0내지 A19는 처리기(1)로부터 HLDA신호가 공급되지 않을시에 입력E에서 인에이블 되는 랫치(8)에 인가된다. 랫치(8)로부터 나온 신호는 메모리(3)에 저차수 어드레스 비트를 인가하는 시스템 어드레스 버스(19)의 라인 SA0내지 SA19에 인가되며, 코넥터(5 및 6)를 통하여 I/0장치에 인가된다. 어드레스 버스(22)의 라인 A17 내지 A23에 은 양방향성 송수신기(9)에 결합되어 있고, 이 송수신기(9)는 또한 국부 어드레스 버스(20)의 라인 LA17 내지 LA23에 결합된다. 이들 라인 LA17내지 LA23은 코넥터(5 및 6)를 통해 I/장치에 고차수 어드레스 비트를 제공한다.이들 비트는 비트 A0 내지 A19와 같이 랫치되지 않아서 고차수 비트가 저차수 비트보다 먼저 이용 가능해져 사전 선택된 장치내에서 어드레스 선택보다 먼저 고차수 비트에 의해서 장치를 미리 선택할 수 있다. 어드레스 버스(22)의 라인 A17 내지 A23은 또한 메모리 디코더(10)에도 인가된다. 이 디코더는 인에이블 신호를 공급하기 위해 고차수 어드레스 비트에 응답하는 판독접용 메모리로서 버스(30)에 의해 메모리(3) 내의 영역을 선택하거나 또는 시스템 제어 판독 전용 메모리(도시죄지 않음)를 선택한다. 물론, 선택된 메모리내의 실제 어드레스는 랫치(8)나 채널 코넥터의 I/0장치로부터 나온 버스(19)의 저차수 어드레스 비트로 규정된다.
랫치(11)는 버스(22)로부터 A16 내지 A19를 수신하기 위해 결합된다. NAND게이트(15)로 인에이블되는 랫치(11)는 DMA동작중에 A16 내지 A19비트를 시스템 어드레스 버스(19)에 전달하는데 사용된다.
마지막으로, DMA페이지(page) 레지스터 시스템(7)은 DMA동작중에 A16내지 A23비트를 어드레스 버스(22)에 인가하는데 사용된다. 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments, Inc.)에서 제조된 바이트 SN 74 LS 612일수 있는 상기 시스템(7)의 기능은 DMA동작중에 메모리 어드레스를 확장시키는데 있다. 간략히 설명하면, 상기 시스템(7)은 처리기(1)의 데이타 버스에서 주기적으로 재로드될 수 있는 8비트짜리 4개 어드레스 레지스터를 포함한다. DMA동작중에, 이들 어드레스 레지스터는 DMA페이지 레지스터 시스템(7)의 입력 MAO 내지 MA3에 인가된 버스(28)에서 4개 승인 라인의 개별적인 활성에 의해서 개별적으로 선택될 수 있다. 이와같이 DMA제어하에서 데이타를 전송하기 위해 I/O장치의 선택을 실행하는 승인 라인을 또한 어드레스 비트 A16 내지 A23의 선택을 제공한다.
DMA제어기(4)를 참조하면, 이 제어기는 메모리(3)와 코넥터(5 및 6)를 포함하는 I/0코넥터의 I/0장치간에서 직접 데이타 전송을 제어하는 기능을 수행한다. 홀드요청(HRQ) 출력이 처리기(1)의 HOLD입력에 인가되어, 처리기(1)는 상술된 바와같이 홀드상태를 입력하고 제어기(4)의 HLDA입력에 라인(23)상에 홀드승인(HLDA) 신호를 발생한다. I/0장치에서 나온 개개의 DMA요청은 요청 버스(27)를 통해 제어기(4)에 인가되어 DMA서비스를 획득한다. 이들은 최우선 순위를 갖는 DRQO와 우선 순위가 가장 낮은 DRQ3 로 우선 순위가 부여된다. DMA승인출력 DACK0내지 DACK3는 DMA사이클의 허여를 I/0장치 각각에 통고하는데 사용된다. 이들 신호는 I/0채널 코넥터와 상술된 바와같이 DMA페이지 레지스터 시스템(7)에 버스(28)르 통하여 인가된다. 어드레스 인에이블 출력 AEN은 DMA사이클 동안 어드레스를 인에이블하는데 사용되고, 랫치(14)와 NANDD게이트(16)에 라인(29)을 통하여 인가된다. 데이타 버스 입/출력 단자 D0 내지 D7은 데이타 버스(도시되지 않음)를 통하여 처리기(1)에 결합되고 버스(31)를 통하여 랫치(14)에 결합된다.
제어기(4)의 프로그램 사이클 동안, D0 내지 D7단자는 처리기(1)로부터 데이타를 수신하여 제어기내의 어드레스 레지스터를 갱신한다. DMA사이클 동안, 이들 어드레스 레지스터는 단자 D0 내지 D7랫치(14) 및 양방향성 송수신기(13)를 통하여 시스템 어드레스 버스(19)에 어드레스 비트 A8 내지 A15를 전달한다. 단자 A0 내지 A7도 이와 동일하게 동작하지만, 이들의 레지스터는 외부적으로 랫치가 필요치않아 양방향성 송수신기(13)를 통하여 시스템 어드레스 버스(19)에 어드레스 비트A0 내지 A7을 전달한다. CONTROL로 표시되고 IOR, IOW, MEMR 및 MEMW라인을 포함하는 제어 이/출력단자는 제어기(4)의 내부 제어 레지스터에 결합된다.
DMA사이클동안, 제어 데이타의 흐름은 송수신기(12)를 통해 제어 버스(18)로 반전된다.
지금까지 처리기(1)나 DMA제어기(4)로 제어되고 어드레스하는 필수 성분에 대해서 기술되어져왔다. 이것은 시스템에 대한 제어가 채널 코넥터중 한 코넥터에 부착된 독립 장치에 의해서 활성될 수 없다는 것을 의미한다. 이와같이 지금가지 기술된 시스템에서, 이러한 장치는 처리기(1) 또는 DMA제어기(4)에서 나온 어드레스 및 제어신호에 응답해야만 한다.
대부분의 I/0장치에서는, 이것은 물론 문제가 되지 않는다. 만일 채널 코넥터가 코넥터내로 넣어진 카드의주변 처리기등의 다른 처리기에 결합되면, 이 처리기는 시스템내에서 어드레스 및 데이타 흐름을 자체적으로 정할 수가 없다. 이러한 문제점을 극복하기 위해서, 마스터 라인(25)이 모든 채널 코넥터에 공통으로 결합된다. 각각의 주변 처리기는 이것에 대응하는 채널 코넥터에 버스(28)를 통하여 인가된 승인 신호에 응답하여 이 라인(25)을 활성시키도록 배열된다.
이러한 주변 처리기 카드가 채널 코넥터(5)에 있고 이 코넥터(5)가 채녈 0으로 지정된다고 가정을 하자, 주변 처리기가 시스템과 통신하려고 할때마다, 이 처리기는 제어기(4)의 DRQO입력에 인가되는DMA요청을 발생한다. 제어기(4)는 그러면 라인(24)를 통해 처리기(1)에 를 HRQ발생함으로써 응답하고, 처리기(1)는 홀드상태를 입력하여 제어기(4)에 라인(23)을 통하여 HLDA출력을 발생한다. HLDA신호에 응답하여, 제어기(4)는 버스(28)의 DACKO라인을 통해 활성 하이승인 신호를 채널 코넥터(5)에 발생된다.
주변 처리기는 DACK라인과 마스터 라인(25) 사이에 결합된 반전기를 포함하므로 이 라인을 활성(로우) 상태로 강하시킨다. 주변 처리기는 버스 사이클이 개시되기전에 시스템 재구성에 필요한 적어도 한 시스템 클럭 주기동안은 기다려야만 한다. 라인(25)은 NAND게이트(16), NAND게이트(15)에 결합되고 송수신기(9)의 DIR입력에 결합된다. NAND게이트(16)은 또한 제어기(4)의 어드레스 인에이블(AEN)출력을 수신한다. AEN이 DACK신호에 의해 하이로 진행되고 마스터 라인이 로우일때는, 송수신기(12, 13)의 방향제어 입력에 결합된 NAND게이트(16)의 출력은 하이로된다. 라인(35)상의이 출력은 우측에서 좌측으로 전달하도록 송수신기(12 및 13)를 제어하여 데이타가 제어기(4)에서 시스템 어드레스 버스(19) 및 제어버스(18)로 전송되는가를 방지한다.
NAND게이트(15)는 마스터 신호 이외에도 처리기(1)에서 나온 HLDA신호를 라인(23)을 통해 수신한다. HLDA가 하이이고, 마스터 신호가 로우이면, 라인(36)상의 출력은 하이이다.이 출력은 랫치(11)를 인에이블시키고 DMA페이지 레지스터 시스템(7)을 디스에이블시킨다. 반전기17(는 라인(36)상의 하이 신호를 반전시켜 채널 코넥터로 입력하는 라인(26)상의 AEN신호를 비활성 상태로 강하시킨다.
제어기에서 채널 코넥터로 명목상 직접 연결되는AEN 신호는 DMA사이클 동안 어드레스를 인에이블시키는데 사용된다. 마지막으로, 마스터 신호가 우측에서 좌측으로 전송되도록 송수신기(9)를 셋트시킨다.
시스템은 이제 채널 코넥터(5)의 주변 처리기와 메모리(3) 또는 사실상 처리기(1)와 주 제어 판독전용 메모리를 제외한 시스템에 연결된 임의 메모리나 다른 장치 사이에서 데이타를 전송하도록 설정된다. 버스(18)상의 제어신호를 주변 처리기에 으이해 공급된다.
랫치(8)는 처리기(1)의 어드레스 출력이 버스(19)로 전달되는 것을 방지하며, 송수신기(13)는 DMA제어기(4)의 어드레스 출력이 버스(19)로 전달되는 것을 방지한다. 그러나, 주변 처리기에서 나온 버스(19)상의 어드레스 신호는 메모리(13)에 그리고 랫치(11)를 통하여 버스(22)에 인가된다. 이 랫치(11)에서 나온 A16 내지 A19는 버스(22)를 통하여 메모리 디코더(10)에 인가되어, 메모리(3)를 선택하려고 한다면 버스(30)를 통해 메모리(3)를 선택하기 위한 적당한 인에이블링 신호를 공급한다. 상술된 바와같이 랫치되지 않은 국부어드레스 비트는 라인(20)에서 송수신기(9)를 통과하여 버스(22)를 통해 디코더(10)에 공급된다.
주변 처리기는 이제부터 DMA제어기(4)의 DRQ라인이 버스(27)상에서 활성 상태로 보유되는 동안 요구되는 바와같이 많은 버스 사이클을 수행한다.
그러나, 만일 메모리(3)가 동적 랜덤 억세스 메모리(DRAM)이면, 이들 주변 버스 사이클은 DMA 또는 독립리후레쉬(refresh) 시스템(도시되지 않음)을 사용하여 메모리의 리후레쉬를 허용하는 것으로 한정된다. 주변 처리기가 이의 버스 사이클을 완료시킨후에는 버스 구동기를 오프 상태로 3상태하고 DRQ라인을 비활성(로우) 상태로 강하시킨다. 이것으로 시스템은 다시 처리기(1), 제어기(4) 또는 다른 주변 처리기 장치로 제어된다.
요약하면, 상술되어진 것은 시스템이 시스템 마이크로프로세서, DMA제어기 또는 주변 처리용 장치에 의해서 제오될 수 있는 마이크로컴퓨터 시스템이다.
논리회로 시스템은 주 처리기의 홀드승인(HLDA) 출력과, 주변 처리용 장치로부터의 마스터 입려과 DMA제어기의 어드레스 인에이블(AEN) 출력을 주시하여 시스템 어드레스 및 제어 버스를 재구성한다. AEN이 로우이고, 마스터가 하이이고 HLDA가 로우일때, 제어는 주 처리기로 양도된다. AEN마스터 및 HLDA가 모두 하이일대, 제어는 DMA제어기로 양도된다. AEN이 하이이고 마스터가 로우이고 HLDA가 하이일때 제어는 주변 처리용 장치로 양도된다.
비록 본 발명이 특정한 실시예만을 참조하여 기술되어졌더라도, 본 기술에 능숙한 사람에게는 본 발명의 사상 및 범주를 벗어나지 않는한은 여러가지 다양한 변화도 가능하다는 것은 명백해 질 것이다.

Claims (9)

  1. 마이크로컴퓨터 시스템으로서, 주 처리기(1), 메모리(3), 다수의 입/출력채널(5, 6) 상기 메모리와 채널의 입/출력 장치 사이에서 직접 데이타 전송을 제어하도록 동작하는 직접 메모리 억세스 제어기(4)를 포함하고 있으며, 상기 제어기는 입/출력 채널로부터 나온 각각의용청 신호에 응답하여 홀드 요청 신호(HRQ)를 상기 처리기에 발생하며, 처리기는 이 신호에 응답하여 홀드 상태로 전환되며 이 홀드 상태에서 처리기는 시스템 어드레스, 데이타 및 제어버스의 제어를 중지하고 홀드승인 신호(HLDA)를 발생시키며 제어기는 이 신호(HLDA)에 응답하여 버스의 제어를 획득하고, 어드레스 인에이블 신호(AEN)를 발생하고, 요청 버스에 또다른 승인신호(DACK 0-3)를 발생하여 요청 버스와 메모리 사이에서 상기 직접 데이타 전송을 행하며, 상기 시스템은 모든 채널에 공통으로 결합된 마스터 제어 라인과, 논리수단(9내지 17)을 포함하며, 상기 마스터 제어 라인은 상기 요청 채널에 인가된 상기 다른 승인 신호에 응답하여 채널중 한 채널에 결합된 주변 처리기에 의해서 활성되고, 상기 논리수단은 상기 마스터 제어 라인의 활성에 응답하여 주변 처리기의 제어하에서 데이타를 전송하기 위해 상기 시스템 버스이 제어를 획득하는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  2. 제1항에 있어서, 상기 논리수단은 주 어드레스 버스에서 나온 채널을 포함하는 시스템내에서 메모리 장치를 선택하도록 고차수 어드레스 비트를 채널에 결합하는 제1양방향성 송수신기(9)를 포함하고, 상기 마스터 제어 라인은 송수신기의 방향 제어 입력에 결합되어 상기 마스터 제어 라인이 비활성일때는 상기 고차수 비트는 제어기에서 주 처리기에서 나와 메모리 디코더로 통과되고, 상기 마스터 제어 라인이 활성일때는 상기 고차수 비트는 상기 채널에서 상기 송수신기로 통과되는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  3. 제2항에 있어서, 상기 제어기의 제어 출력 라인과 시스템 제어 버스 사이에 결합된 제2양방향성 송수신기(12) 및 상기 제어기의 어드레스 출력 라인과 상기 시스템 어드레스 버스 사이에 결합된 제3양방향성 송수신기(13)와 제어기의 어드레스 인에이블 출력 및 상기 마스터 제어 라인에 결합된 입력과 상기 제2 및 제3송수신기의 방향 제어 입력에 결합된 출력 라인을 갖는 제1논리회로(16)를 포함하여 출력이 활성이고 마스터 제어 라인이 비활성일때만 제어기에서 상기 시스템 제어 및 어드레스 버스로 신호가 전송되는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  4. 제3항에 있어서, 상기 어드레스 인에이블 출력은 하이로 활성이고, 상기 마스터 제어 라인은 로우로 활성이고, 상기 제1논리 회로는 반전용 AND게이트로 이루어진 것을 특징으로 하는 버스 제어수단은 갖춘 마이크로컴퓨터 시스템.
  5. 제2항에 있어서, 주 처리기에서 나온 저차수 어드레스 비트를 시스템 어드레스 버스에 결합하는 제1랫치 회로(8)를 포함하여 시스템에서 선택된 메모리 장치와 채널내에서 메모리 영역을 선택하고, 상기 제1랫치 회로는 주 처리기의 홀드승인 출력에 결합된 인에이블 입력을 가져 상기 홀드승인 출력이 비활성일때만 제1랫치 회로를 인에이블시크는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  6. 제2항에 있어서, 주 처리기의 홀드승인 출력 및 상기 마스터 제어 라인에 결합된 입려과, 시스템 어드레스 버스의 고차수 비트를 상기 메모리 디코더에 결합하는 제ㅈ랫치 회로(11)의 인에이블 입력에 결합된 출력을 갖은 제2논리회로(15)를 포함하여 상기 제2랫치회로는 홀드 승인 출력이 활성이고 마스터 제어 라인이 비활성일때만 디스에이블되는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  7. 제6항에 있어서, 상기 제2논리 회로의 출력은 상기 제어기의 제어하에서 상기 메모리 디코더에 고차수 어드레스 비트를 발생하는데 유요한 직접 메모리 억세스 페이지 레지스터 시스템(7)의 인에이블 입력에 인가되어 상기 페이지 레지스터 시스템은 주 처리기의 홀드승인 출력이 활성이고 머스터 제어 라인이 비활성일 때만 인에이불되는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  8. 제7항에 있어서, 상기 제2논리 회로의 출력은 반전기(17)를 통해 채널에 공통으로 결합된 채널 어드레스 인에이블 입력(26)에 결합되고, 이 입력(26)이 활성될때, 데이타 전송을 위해 채널의 어드레스를 인에이블시키며 상기 채널 어드레스 인에이블 입력은 홀드승인 출력이 활성이고 마스터 제어 라인이 비활성일때만 활성되는 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
  9. 제8항에 있어서, 상기 홀드승인 출력은 하이로 활성이고, 상기 마스터 제어 라인은 로우로 활성이고, 상기 제2랫치회로의 상기 인에이블 입력은 하이로 활성이고, 상기 페이지 레지스터 시스템의 상기 인에이블 입력은 로우로 활성이고, 상기 채널 어드레스 인에이블 입력은 하이로 활성이고, 상기 제2논리 회로는 반전용 AND게이트로 이루어진 것을 특징으로 하는 버스 제어수단을 갖춘 마이크로컴퓨터 시스템.
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