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KR880014649A - 반도체 장치 및 그 제조방법 - Google Patents

반도체 장치 및 그 제조방법 Download PDF

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KR880014649A
KR880014649A KR1019880006152A KR880006152A KR880014649A KR 880014649 A KR880014649 A KR 880014649A KR 1019880006152 A KR1019880006152 A KR 1019880006152A KR 880006152 A KR880006152 A KR 880006152A KR 880014649 A KR880014649 A KR 880014649A
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페트루스 비데르 쇼펜 프란스시쿠스
Original Assignee
이반 밀러 레르너
엔.브이 필립스 글로아이람펜파브리켄
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Publication date
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Abstract

내용없음

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의해 반도체 장치의 개략적인 실시예의 횡단면도, 제2도 내지 4도는 본 발명에 따른 방법의 실시예에 의한 반도체 장치의 연속제조 단계의 개략 횡단면도.

Claims (10)

  1. 절연기판상에 피착된 제1도전형의 실리콘측과, 제2도전형의 반도체 회로소자의 두 영역 및 실리콘층과 동일한 도전형이나 그보다는 도핑농도가 높게 되어 있는 접촉영역을 구비하여 상기 영역들이 실리콘층의 표면과 실제로 접하고 있는 반도체장치에 있어서, 접촉영역이 제2도전형의 반도체 회로소자의 영역밑으로 확장되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 접촉영역이 반도체 회로소자의 전체를 실리콘층에서 감싸고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 접촉영역은 반도체 회로소자의 영역이외의 표면과 접하고 있는 주입영역을 구비하여 이 표면으로부터 실리콘층의 점차 깊어지는 영역의 방향으로 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 반도체 회로소자가 실리콘층에 배치된 제2전도형의 소스 및 드레인 영역을 가진 전계효과 트랜지스터를 구비하고 있고, 접촉영역이 하부기판 아래에 접하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 소스 및 드레인 영역과 접촉영역과 거리가 0.35μm이상인 것을 특징으로 하는 반도체장치.
  6. 선행항중의 어느 한 항에 있어서, 접촉영역이 다른 지역보다 국부적으로 높은 도핑농도를 가진 표면에 있는 것을 특징으로 하는 반도체 장치.
  7. 절연기판상에 배치된 제1도전형의 실리콘층에서 동일 전형도이나 실리콘층보다 도핑농도가 높은 접촉영역이 형성되고, 제2전도형을 가진 반도체 회로소자의 두 영역이 형성되어 이들 영역이 실리콘층의 표면과 접하는 반도체장치의 제조방법에 있어서, 실리콘층이 마스킹층으로 일부 피복되고, 마스킹층에 의해 피복되지 않은 실리콘층의 일부와 접하는 마스킹층의 가장자리 부분은 경사지며, 마스킹층에 의해 피복되지 않은 실리콘층의 일부와 접하는 마스킹층의 가장가리 부분은 경사지며, 마스킹층에 의해 마스크되는 사이 이온주입에 의해 접촉영역에 형성되고 주입에너지와 마스킹층의 두께가 서로 조화되어 마스킹층에 의해 피복되지 않은 실리콘층의 일부에서 반도체 영역아래로 확장된 접촉영역이 마스킹층의 나머지부분 아래의 표면과 접합고 실리콘층에서 점차 고레벨로 된 가장자리부분 아래에 배치되며, 반도체 회로소자의 영역이 반도체 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  8. 제7항에 있어서, 마스킹층이 포토 레지스트층을 구비하고 있고, 그 가장자리 부분이 포토레지스트층을 열처리 하는데 경사지게 된 것을 특징으로 하는 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 반도체 회로소자가 제2도전형의 소스 및 드레인 영역을 가진 전계효과 트랜지스터를 구비하고 있는 방법에 있어서, 마스킹층이 제공되기 이전에, 실리콘층이 산화 실리콘층으로 피복되고, 마스킹층에 의해 피복되지 않은 산화 실리콘층의 일부는 마스킹층에 의해 피복되는 동안 식각되며, 반도체 영역위에 전계효과 트랜지스터의 게이트 전극이 형성되고, 반도체 영역에서 소스 및 드레인영역이 주입에 의해 형성되고 이 주입에 대해 게이트 전극 및 산화 실리콘층이 마스킹 되는 것을 특징으로 하는 반도체 장치 제조방법.
  10. 제9항에 있어서, 소스 및 드레인 전극이 형성된 후 어셈블리상에 절연층이 제공되고, 접촉영역은 그 표면에서 일부 고 도핑농도로 되고 상기 절연층에서 접촉창이 식각되고 연속하여 주입이 실행되는 것을 특징으로 하는 반도체 장치 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880006152A 1987-05-06 1988-05-26 반도체 장치 및 그 제조방법 Withdrawn KR880014649A (ko)

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Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19880526

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid