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KR880001475Y1 - 씨 모오스를 이용한 고속 슈미트 트리거 회로 - Google Patents

씨 모오스를 이용한 고속 슈미트 트리거 회로 Download PDF

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KR880001475Y1
KR880001475Y1 KR2019850007904U KR850007904U KR880001475Y1 KR 880001475 Y1 KR880001475 Y1 KR 880001475Y1 KR 2019850007904 U KR2019850007904 U KR 2019850007904U KR 850007904 U KR850007904 U KR 850007904U KR 880001475 Y1 KR880001475 Y1 KR 880001475Y1
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South Korea
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mos transistor
trigger circuit
stage inverter
circuit
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KR2019850007904U
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장득수
Original Assignee
삼성반도체통신 주식회사
강진구
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger

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  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음.

Description

씨 모오스를 이용한 고속 슈미트 트리거 회로
제1도는 슈미트 트리거 회로의 블럭도.
제2도는 종래의 슈미트 트리거 회로.
제3(a)도 및 제3(b)도는 본 고안에 따른 슈미트 트리거 회로.
제4(a)도는 본 고안에 따른 슈미트 트리거 회로의 측정 회로도.
제4(b)도는 제4(a)도의 슈미트 트리거 회로의 전달 시간 지연도.
* 도면의 주요부분에 대한 부호의 설명
M11,M13: 엔 모오스 트랜지스터 M12,M14: 피 모오스 트랜지스터
M15,M16: 궤환용 모오스 트랜지스터
본 고안은 씨 모오스(C MOS)를 이용한 고속 슈미트 트리거 회로에 관한 것으로 특히, 고속이 요구되는 회로에 있어서의 고속용 레벨 쉬프터인 씨 모오스 고속 슈미트 트리거 회로에 관한 것이다.
일반적으로 모오스 회로의 논리 수행속도는 바이폴라(bipolar)에 비해 매우 늦은 것으로 알려져 있으나 씨 모오스의 경우, 제조방법의 발전으로 금속게이트에서 실리콘 게이트로 전환하여 속도개선 및 칩 크기의 축소를 실현할 수 있게 됨으로서 고속 씨 모오스 장치가 개발되게 되었다.
특히 논리 임계전압(Logic threshold voltage)이 서로다른 장치들을 혼용해서 사용할 경우 논리 임계전압을 맞추어 주는 인터페이스 회로로서 레벨 쉬프터가 필요로 하게 되며, 고속이 요구되는 회로에서는 종래의 슈미트 트리거를 그대로 사용하기에 부적당하므로 고속용 레벨 쉬프터인 고속 슈미트 트리거 회로를 고안하여 사용하게 되었다.
제1도는 슈미트 트리거 회로의 블럭도로소 두개의 인버터(I1,I2)와 궤환회로(F)로 구성되며, 입력신호(In)는 제1단의 인버터(I1)를 통하여 반전된 후 제2단의 인버터(I2)를 통하여 반전되며, 상기 제2단의 인버터(I2) 출력신호는 다시 궤환회로(F)를 통하여 제1단의 인버터(I1) 출력단으로 피이드 백 되어 슈미트 트리거의 특성이 나타나게 된다. 즉, 입력신호가 반전되어 출력신호로 나타나는 것이 출력단 out이고, 반전되지 않고 히스테리시스 현상을 나타내는 것이 출력단 out이다.
제2도는 종래의 슈미트 트리거 회로를 도시한 것으로 피 모오스 트랜지스터(M1-M3)와 엔 모오스 트랜지스터(M4,M5)가 제1도의 제1단 인버터(I1)에 대응하고, 피 모오스 트랜지스터(M6)와 엔 모오스 트랜지스터(M7)가 제1도의 제2단 인버터(I2)에 대응하며, 피 모오스 트랜지스터(M8)와 엔 모오스 트랜지스터(M9)가 제1도의 궤환회로(F)에 각각 대응한다.
제2도와 같은 종래의 슈미트 트리거 회로는 트랜지스터의 수의 증가로 인해 슈미트 트리거의 칩 면적이 증가됨과 아울러 기생 캐패시턴스가 증가되어 입출력 신호간의 지연시간이 증가되며 또한 히스데리 시스폭의 크기를 조정하기 어려운 결점을 갖고 있었다.
따라서 본 고안은 상기한 단점을 개선하기 위하여 안출한 것으로서 트리거 레벨을 결정하는 트랜지스터의 수를 줄임으로서 슈미트 트리거의 칩 면적을 줄임과 동시에 지연 시간을 최소화하여 고속동작을 수행하는 씨 모오스 슈미트 트리거 회로를 제공하는 것을 그 목적으로 한다.
이하 본 고안을 상세히 설명한다.
제1도와 같은 슈미트 트리거 회로에 있어서 트리거 레벨을 결정하는 블럭은 제1단 인버터(I1)와 궤환회로(F)이며, 이 회로들에 사용하는 트랜지스터들의 크기는 모오스 트랜지스터의 전류-전압 특성식을 이용하여 결정할 수 있다.
즉,
이 때이며, 여기서 VGS는 게이트와 소오스간 전압, VT는 임계전압, VDS는 드레인과 소오스간 전압,는 채널의 표면 전하 또는 호울의 이동도, Eox는 산화막의 유전율, Eo는 진공의 유전율, Tox는 채널의 산화막 두께, W는 채널폭, L은 채널 길이이다.
상기 (1)식은 모오스 트랜지스터의 동작점이 선형 영역에 있을 때의 드레인 소오스간의 전류 IDS1을 의미하며 VGS-VT VDS인 경우이고, 상기 (2)식은 모오스 트랜지스터가 포화영역 즉 VGS-VT VDS일 경우 드레인 소오스 간의 전류 IDS2를 나타낸 것이다.
따라서 상기 식을 이용하여 슈미트 트리거의 출력을 반전 모드로 사용할 경우에 슈미트 트리거 회로의 트리거 전압 및 히스테리시스 폭에 따라 모오스 트랜지스터를 결정하여 트리거 레벨을 원하는 값에 조정할 수 있으나 지연시간의 균형을 또한 고려하지 않으면 안된다.
즉, 상기와 같은 트리거 레벨만을 고려하면 제4(b)도와 같은 입력신호에 대한 출력 신호의 전달 지연시간 TPHL과 TPLH의 균형이 좋지않고 그 차이가 심하게 되며, 상기한 TPHL과 TPLH의 차이가 크게되면 시간지연이 큰 쪽의 값에 좌우되어 논리 수행의 실행이 좋지 않게 된다.
따라서 본 고안에서는 좋은 히스테리시스 특성을 나타내고 속도의 개선을 위하여 하기의 인버터 지연식을 적용하여 모오스 트랜지스터의 크기를 계산하였다.
이때 상수 Tn과 Tp는 다음과 같다.
여기서 Vtn과 Vtp는 각각 엔 모오스 트랜지스터와 피 모오스 트랜지스터의 임계전압이며 VI및 VO는 인버터의 입력전압과 출력전압이며 VDD는 드레인 인가전압, Cout은 인버터의 출력캐패시턴스이고 Tn과 Tp는 이동도를 각각 표면전하의 이동도과 채널 표면 호울의 이동도로 대치시킨 것과 동일하다.
따라서 상기식 (1)-(3)을 사용하여 트리거 레벨을 원하는 값에 조정하며 전달지연시간 TPHL과 TPLH를 균형이 좋게하여 씨 모오스 트랜지스터의 크기를 계산할 수 있게 된다.
상기식을 사용한 본 고안에 따른 슈미트 트리거 회로의 구체 회로도는 제3(a)도 및 제3(b)도와 같다.
제3(a)도에서는 궤환 회로의 트랜지스터가 피 모오스 트랜지스터(M15)이고, 피 모오스 트랜지스터(M12)와 엔 모오스 트랜지스터(M11)가 제1단의 인버터이며, 엔 모오스 트랜지스터(M13)와 피 모오스 트랜지스터(M14)가 제2단의 인버터이다.
따라서 제3(a)도의 슈미트 트리거 회로의 출력을 반전 모드로 사용할 경우는 출력을 out로 하고 비 반전 모드로 사용할 경우에는 출력을 out로 한다.
한편 본 고안에 따른 제3(b)도는 제3(a)도와 구성이 같고 다만 궤환회로의 트랜지스터를 엔 모오스 트랜지스터(M16)로 사용한 것이다. 따라서 상기한 궤환회로의 궤환용 트랜지스터(M15및 M16)를 각각 트랜지스터 특성이 좋은 피 웰(P-well) 씨 모오스 회로와 엔 웰(N-well) 씨 모오스 회로에 적용하여 제작할 수 있게 된다.
이때 상기 모오스 트랜지스터들의 크기는 상기식 (1)-(3)의 변수값에 따라 다소의 차이가 있으나 같은 채널길이 L에서 채널폭 W의 비는
WM11=2-8 WM12
VM13=1-8 WM14
WM15=0.2-0.8 WM12
로 결정할 수 있다.
이때 얻게되는 슈미트 트리거 회로는 제4(a)의 출력특성을 측정한 결과 종래 회로보다 0.5-1.0ns정도 신호 처리 속도가 빠르고 칩의 면적에 있어서도 20-30%정도 개선된다.
또한 신호의 상승시간과 하강시간은 제1도의 인버터 I1과 I2의 논리 임계 전압에 의해 결정되고, 회로의 기생 및 부하 캐패시턴스에 의해서 좌우되므로, 신호 처리 속도에 대한 지연시간을 매칭하기 위해서 궤환회로를의 논리 임계 전압에서 접지 또는 VDD방향으로 두고자 할 때 제3(a)도 및 제3(b)도와 같은 회로를 사용하면 신호지연시간의 상승 및 하강시간을 매칭시킬 수 있어 균형이 좋은 특성을 얻게 된다. 예를 들어 제3(a)도와 제2도의 회로에서는 논리 임계 전압을 동일하게 할 경우, 제3(a)도의 상승 및 하강전달 시간은 각각 약 3.8ns 및 4.3ns이고, 제2도의 경우는 각각 4.3ns 및 5.2ns로서 제3(a)도의 경우가 속도 매칭면에서도 우수하다.
제4(a)도는 본 고안에 따른 슈미트 트리거 회로의 출력 특성을 측정하기 위한 회로이며, 제4(b)도는 제4(a)도와 같이 부하 캐패시턴스를 5pF으로 했을 때의 과도 특성을 보인 도면이다. 여기서 VIN은 본 고안에 따른 슈미트 트리거 회로의 입력전압이고 Vout은 비 반전 출력전압, Vout는 반전 출력전압이며 TPHL과 TP내는 전달지연시간이며 이 전달지연시간은 Vout이되는 점을 선택하였다.
이때 지연시간 TD를 TPHL과 TPLH의 산술평균으로 계산할 때 속도가 개선됨을 알 수 있다.
따라서 본 고안은 고속 씨 모오스용 소자에 본 고안의 슈미트 트리거 회로를 집적시켜 인터페이스시 빠른 논리를 전달 할 수 있고, 집적시에 슈미트 트리거 회로가 차지하는 면적을 감소시킬 수 있으며, 슈미트 트리거의 히스테리스 레벨을 쉽게 조정할 수 있으므로 잡음을 줄일 수 있는 이점이 있다.

Claims (3)

  1. 피 모오스 트랜지스터(M12)와 엔 모오스 트랜지스터(M11)로 구성된 제1단 인버터와 피 모오스 트랜지스터(M14)와 엔 모오스 트랜지스터(M13)로 구성된 제2단 인버터를 직렬로 접속하고, 상기 제2단 인버터의 출력 신호를 웰 내에 구성된 하나의 궤환용 모오스 트랜지스터를 통하여 상기 제1단 인버터의 출력단으로 궤환시키도록 구성하는 것을 특징으로 하는 씨 모오스를 이용한 고속 슈미트 트리거 회로.
  2. 제1항에 있어서, 웰 내에 구성된 궤환용 모오스 트랜지스터는 인가전원(VDD)과 제1단 인버터의 출력단을 제2단 인버터의 출력신호에 의해 스위칭 하도록 게이트가 제2단 인버터의 출력단으로 접속된 피 모오스 트랜지스터(M15)로 구성된 것을 특징으로 하는 씨 모오스를 이용한 고속 슈미트 트리거 회로.
  3. 제1항에 있어서, 웰 내에 구성된 궤환용 모오스 트랜지스터는 접지와 제1단 인버터의 출력단을 제2단 인버터의 출력신호에 의해 스위칭하도록 게이트가 제2단 인버터의 출력단으로 접속된 엔 모오스 트랜지스터(M16)로 구성된 것을 특징으로 하는 씨 모오스를 이용한 고속 슈미트 트리거 회로.
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