KR880000298B1 - 멀티워어드 메모리 데이타 스토리지 및 어드레싱 기법및 장치 - Google Patents

Abstract

내용 없음.

Description

멀티워어드 메모리 데이타 스토리지 및 어드레싱 기법및 장치

제1도는 본 발명을 적용한 시스템의 블록 다아아그램.

제2도는 제1도 시스템의 주격장치의 상세한 블록 다이아그램.

제3도는 발명을 보인 제1도 시스템의 부우트롬(bot ROM)의 상세한 블록 다이아그램.

* 도면의 주요부분에 대한 부호의 설명

10 : 중앙처리장치(CPU) 20 : 주기억장치

30-1, 30-2 : 입출력제어기 50 : 주버스

40-1, 40-2 : 주변장치 51: 주어드레스 버스

52 : 주데이타 버스 53 : 주제어 버스

본 발명은 콤퓨터 시스템의 메모리에서의 스토어링 및 어드레싱(번지지정)데이터에 대한 기법 및 장치에 관한 것이며, 특히 데이타의 멀티워어드가 멀티워어드 와이어 데이타버스로 전송되도록 된 메모리를 스토어링 및 어드레싱 하기 위한 기법 및 장치이다.

최신의 콤퓨터 시스템에서, 메모리내의 데이타은 고정된 장워어드로 조직된다. 각 워어드는 고정된 수의 비트로 구성되고, 메모리내에 워어드의 기억장소를 지시하는 어드레스에 의해서 기준된다. 최신의 콤퓨터에서는, 메모리 어드레스가 2진 코우드와 되어 있고, 최고의 워어드 어드레스를 나타내도록 요구되는 2진수(비트)들이 있는 만큼 많은 시그널 라인들을 포함하고 있는 데이타버스의 메로리에 전송된다. 예를들면, 만일 메모리가 어드레스 0에서 1,023까지에 포함되어 있는 1,024 데이타 워어들을 포함하고 있다면, 메모리는(메모리에서 마지막 기억장소의 어드레스인 십진법이 1,023과 같은 이진법의 1,111,111,111)10비트들로 구성하는 2진코우드화된 어드레스를 제공하여 어드레스 된다.

많은 현대의 미니 콤퓨터들에서, 데이타 워어들을 각 16비스들의 워어들에 조직되고, 메모리가 어드레스상의 어드레스에 의해 기준되고, 메모리가 메모리롭터 16-비트 워어드를 판독하고 데이타 버스에 그것을 장소 설정하거나 또는 데이타 버스로 부터 16-비트워어드를 해석하고 메모리에 어드레스된 기억장소안에 그것을 기록하는 것에 의해 응답하는 각 시간에 조직된다.

메모리가 제어버스에 나타나는 제어 신호에 의존하여 판독 또는 기록을 한다.

미니 코퓨터들은 이제 초미니 콤퓨터들이 시장에 나타나고 있는 정도로 발전하였다. 이 초미니 콤퓨터들은 미니 콤퓨터들 보다 고성능이다. 초미니 콤퓨터의 이 고성능은 중앙처리장치(CPU)내에 faster회로를 제공하는 것과, 병렬로 더 많은 데이타를 프로 세싱하는 것과 faster 버스전송속도를 가지는 것과, faster메로리들을 가지는 것과, 여러 다른 기법에 의하여 성취된다. 개발한 소프트웨어의 가격이 초미니 콤퓨터의 구입가격에 비해 비교적 고가이기 때문에, 생산된 초미니 콤퓨터를 가지고 있는 미니 콤퓨터의 생산자들은 미니 콤퓨터에 실행하는 콤퓨터 소프트웨어가 또한 그들의 초미니 콤퓨터에 실행하도록 그들의 더 빠른 콤퓨터와 겸용할 수 있는 초미니 콤퓨터 소프트 웨어를 만들었다.

초미니 콤퓨터를 생산하는 데에 미니콤퓨터의 성능을 증가 시키는 한가지 방법은 초미니 콤퓨터가 메모를 기준으로 하고 16-비트 데이타 워어드와 메모리 어드레스를 제공할 때 초미니 콤퓨터의 메모리가 병렬로 멀티 16-비트 워어드들을 재생하고 스토어하는 것과 같이 병렬로 데이타의 초미니 콤퓨터 프로세스 멀티워어드를 가지는 것이다. 예를들면, 만일 초미니 콤퓨터의 중앙처리장치가 메모리로 부터의 기억장소 1, 000을 판독하기를 원한다면, CPV는 어드레스버스에 기억장소 1,000의 어드레스를 설정할 수 있고, 주기억장치는 기억장소 1,000과(다음의 어드레스된 기억장소) 1,001의 내용을 보상하고, (종전의 미니콤퓨터의 16-비트 데이타 버스보다 2배로 넓은) 32비트 와이드인데이타 버스에 병렬로 두16-비스 데이타 워어드를 반송한다.

병렬로 멀티 워어드들을 보상할 수 있도록 한 초미 콤퓨터의 메모리 조직의 한 방법은 모든 우수의 어드레스된 워어드가 우수뱅크에 포함되고 모든 기수의 어드레스된 워어드가 기수 뱅크에 포함한 그러한 우수뱅크와 기수뱅크를 가지도록 메모리를 조직하는 것이다. 이 조직을 사용하여, 만일 기억장소 1,000 및 1,001이 주기억장치로 부터 판독되어 지도록 된다면, 주 기억장치는 우수뱅크로 부터 기억장소 1,000의 내용을 판독할 것이고 기수뱅크로 부터 기억장소 1,001을 판독할 것이고, 어드레스 기억장소가 데이타 버스상에서 맨좌측의 워어드에 있고 어드레스 기억장소 플러스 하나가 데이타 버스상에서 맨우측의 워어드에 있는 그러한 버스에 그것들을 위치하게 한다. 이 보기에서, 우수뱅크로 부터 기억장소 1,000은 데이타 버스상에서 맨좌측의 워어드에 있고, 기수뱅크로 부터의 기억장소 1001이 내용은 데이타 버스의 맨우측의 워어드에 있을 것이다. 그러나, 만일 기억장소 1,001및 1,002가 메모리로 부터 판독되어지도록 된다면, 기억장소 1,001은 기수뱅크로 부터 판독되어지고 데이타버스의 맨좌측워어드에 위치가 설정되고, 기억장소 1,002는 우수뱅크로 부터 판독되어지고 데이타버스의 맨우측에 위치가 설정된다. 상기 예에서 볼 수 있는것과 같이, 어떤 경우에는 우수뱅크로 부터의 워어드판독은 데이타버스이 맨좌측워어드에 나타나고, 다른 경우에는 기수 뱅크로 부터의 워어드판독은 맨좌측에 나타난다.

언제나 어드레스된 워어드는 데아타버스상의 맨좌측워어드에 나타나고, 어드레스된 워어드 플러스 하나는 데이타 버스상의 맨우측워어드에 나타난다. 멀티워어드 와이드 데이타버스 상에 워어드들의 노선설정을 달성하거나 데이타버스로부터 취하여 주기억장치에 기록되는 것과 같이 데이타를 얼라인 하거나 데이타버스로부터 취하여 주기억장치에 기록되는 것과 같이 데이타를 얼라인 하도록 주기억장치내에 크로스바아 장치가 있다. 이 크로스바아 논리에 대하여, 또한 주기억장치는 메모리로부터 판독되어지도록 제2 기억장소의 어드레스를 평가하도록 어드레스버스에 의하여 나타나는 한 어드레스에 의하여 인크리멘트 능력을 가져야 한다.

이 정보로 데이터버스로 부터 또는 데이타버스에 이 데이타의 크로스바아링은 주기억장치에 기록되거나 주기억장치로 부터 판독되고, 어드레스의 인트리멘팅은 메모리내에 논리를 필요로 한다. 어드레스인크리멘팅 및 크로스바아링 논리를 통한 여러 신호들은 전파 시간은 메모리 응답시간을 증가시킨다.

그러므로 필요한 것은 데이타의 멀티워어드가 병렬도 메모리로부터 판독되므로 크로스바아링 데이타의 필요성을 제거하기 위한 기법 및 장치이며, 메모리로부터 재생되는 데이타의 머리워들중에 제1워어드의 어드레스를 인크리멘트할 필요성을 제거하는 수단이다.

그러므로 본 발명의 목적은 데이타의 멀티워어드의 보상이 데이타의 제1워어드의 어드레스의 인크리멘팅의 필요없이 그리고 메모리와 데이타버스사이에 데이타의 크로스 바아링의 필요없이 성취될 수 있는 그러한 메모리를 디자인 하는 것이다.

본 발명의 다른 목적은 그것에 존재하는 데이타의 제1워어드의 어드레스에 응하여 그곳에 출력에 데이타의 멀티워어드를 제공하는 페스트(fast) 메모리를 제공하는 것이다. 본 발명의 또다른 목적은 데아타의 제1워어드 어드레스에 응하여 그곳의 출력에 데이타의 멀티워드를 제공하는 능력이 있는 값싼 메모리를 제공하는 것이다.

따라서, 본 발명은 메모리안의 각 물리적인 기억장소가 데이타의 멀티논리 워어드를 포함하는 메모리에 관한 것이다. 각 물리적 워어드의 맨좌측 워어드는 어드레스가 피지컬 기억장소의 어드레스에 상응하는 논리워어드의 내용을 포함하고, 맨좌측 워어드의 우측의 다음 논리워어드는 피치컬 기억장소 플러스 하나의 어드레스에 상응하는 내용을 포함한다. 논리 워어드의 내용을 포함하는 물리적 워어드내에 다음 우측 논리워어드는 하나에 의해 인크리멘트된 종전의 논리원어드의 어드레스와 같다. 이 메모리의 장치는 데이타 버스에서 병렬로 반송하도록 된 각 논리 워어드의 많은 커피들과 같이 포함함하는 메모리를 초래한다. 이 방법에서 메로리를 조직하는 것은 주기억장치와 데이타버스 사이의 데이타를 크로스바아링할 필요성을 제거하며, 더 나아가 메모리에 존재하는 어드레스를 인크리멘팅할 필요성을 제거한다.

첨부도면을 참고로 하여 본 발명을 좀더 자세히 설명하고자 한다.

제1도는 본 발명을 사용한 시스템을 도해한 것이다. 제1도의 주요부분은 CPU(10), 주기억장치(20), 입출력제어기(30-1 : IOC) 입출력제어기 (30-2 : IOC)및 이들이 연결된 주버스(50)이다. 각 입출력제어기는 자기 데이프 유니트와 라인트린터와 같은 한개의 주변장치를 부착하고 있다. 주변장치(40-1)는 입출력제어기(30-1)에 연결되어 있고, 주변장치(40-2)는 입출력제어기(30-2)에 연결되어 있다.

CPU(10)과 주기억장치(20)과 입출력제어기(30-1 및 30-2)를 연결하는 주버스(50)은 3개의 다음의 버스들로 구성하였다. 주 어드레스버스(51), 주 데이타버스(52)및 주제어버스(53) 양호한 실시예에서, 주 어드레스버스(51)는 24비트 와이드(비트 0-23)이고, 주기억 장치에서 16-비트 워어드의 어드레스를 나타내는 2진 코우드와 어드레스를 이송하는데 사용된다. 주 데이타버스(52)는 병렬로 동시에 두 16-비트 워어드를 전송할 수 있도록 36비트와이드이다. 그때 단지 단일의 16-비트 워어드는 주 데이타버스(52)에서 전송된다. 단일워어드의 경우에, 그 워어드는 사용되지 않은 주데이타버스(52)의 맨좌측비트(0-15)및 맨우측비트(16-31)에 나타난다. 주 제어버스(53)는 주버스(50)에서 제어 및 타이밍을 위해 사용되고, 대략 30개의 신호라인들을 포함한다.

CPU(10)의 주요부가 부우트(boot) 판독전용기억장치(ROM : 100), 제어논리 및 산술논리 유닛(ALU : 120), 제어스토어(130)및 내부버스(110)이다. 내부버스(110)는 제어버스(113)및 데이타버스(112)로 구성된다. 양호한 실시예에서, 부우트롬(100)은 아래와 같이 비록 그것이 물리적으로 1K의 32-비트워어드들을 포함할지라도 1K(1K=0,024) 16-비트 워어드들과 동등한 기억장치를 포함하고 있다. 부우트롬(100)은 내부버스(110)에 의해 제어논리 및 ALU(120)에 연결되어 있다. 양호한 실시예에서의 제어논리 및 ALU(12)은 마이크로명령 데이타버스(117)를 통해 제어스토어(130)로 부터 마이크로 프로그램을 수신하는 마이크로 프로세서를 포함하고 있다. 제어스토어(130)는 마이크로 명령어드레스 버스(116)에 의해 어드레스된다.

제어논리 및 ALU(120)이 소프트웨어 명령으로 사용되어지도록 데이타를 필요로 할때, 그것은 명령제지스터(140)로 부터 그것을 수신하거나, 단지 단일워어드(16-비트)명령이 요구될때, 그것은 명령 레지스터(140)로 부터 그것을 수신하고 이중 워어드32-비트) 명령이 요구될때 확장 명령 레지스터(150)으로 부터 수신한다. 제어논리 및 ALU(120)가 오페란드로 사용되도록 데이타를 필요로 할때, 오페란드 레지스터(160)로 부터 그것을 수신하고, 단일 워어드(16-비트) 오페란드 레지스터(170)으로 부터 그것을 수신한다. 제어논리 및 ALU(120)이 소프트웨어 명령을 필요로 할때, 만일 그것이 단일 또는 이중워어드 명령이라면 그것이 명령레지스터(140)의 내용을 시험하고 결정할때까지, 140이나 140및 150으로 부터 그것을 취하려고 하는지도 모른다. 그러므로, 명령이 필요로할때는 언제나, 140및 150 둘다 32-비트 와이드 명령이 유효하도록 로우드된다. 명령레지스터(140)가 로우드괴는 시간에, 명령레지스터(140)및 확장명령 레지스터(150) 둘다 잠재적인 32-비트 명령을 수용하도록 로우드된다. 유사한 상황이 오페란드 레지스터(160)및 확장 오페란드 레지스터(170)에 오페란드를 로우딩하는 것에 대해서도 존재한다. 그러므로, 오페란드가 주기억장치로 부터 필요로 되는 것을 제어논리및 ALU(120)가 결정하는 각 시간에, 비록 단지 16비트가 단일 워어드오페란드를 포함하는 명령들에 필요로 될지라도 데이타의 32비트로 늘로우드된다.

다음 보기에 명령레지스터(14)및 확장 명령레지스터(150)의 로우딩을 도해하였다. CPU(10)이 기억장소 3에서 명령을 실행하려 한다고 가정해 보자. 제어논리 및 산술논리 유니트(120)는 내부 어드레스 버스111에 장소 설정될 것이고, 그때 주 어드레스버스(51)을 나타내는 기억장소 3(24진수 000,000,000,000,000,000,000,011)에 대응하는 2진 어드레스에 장소 설정될 것이다. 정상 동작동안, 기억장소로 부터 추출될 모든 데이타는 제어논리 및 ALU(120)에 의해 주기억장치(20)으로 부터 판독되고, 내부 제어 버스(113)으로 부터의 제어라인 113-1상의 신호에 의해 부우트롬(110)을 불가능하게 하는 것과 내부제어버스(113)으로 부터 주제어 버스(53)상의 상호 신호에 의하여 주기억장치를 가능하게 하는 것에 의해 주기억장치(20)으로 부터 판독된다. 이리하여, 정상 동작동안에, 주기억장치는 물리적어드레스3에 설정된 16-비트 데이타워어드를 기억장소 3으로 부터 추출하고, 또한 어드레스 4에 설정된 16-비트 데이타워어드를 추출한다. 주기억장치(20)는 두 16-비트 워어드들이 32-비트 와이드 주 데이타버스(52)를 통하여 그리고 32-비트 와이드 내부 데이타버스(112)를 통하여 명령레지스터에 병렬로 전송되는 그러한 주데이타버스(52)상의 기억장소(4)의 내용 및 기억장소(3)의 내용을 위치설정 할 것이다. 기억장소 3의 내용은 비트 0-15의 맨좌측 워어드에 있고, 기억장소 4의 내용은 데이타 버스들상의 비트 16-31의 맨우측워어드에 있다. 기억장소 3의 내용들은 데이타버스(112-1)을 통해 명령 레지스터(140)으로 로우드되고, 기억장소 4의 내용은 데이타 버스(112-2)를 통해 확정 명령 레지스터(150)에 로우드된다. 명령 레지스터에서의 명령이 제어논리 및 산술논리유니트(120)에 의해 실행된 것과 같이, 만일 그것이 단지 16-비트 명령을 필요로 했다는 것을 발견하면, 명령 레지스터(140)에서의 16비트를 사용할 것이고, 그 명령실행을 완성할때에, 그것은 기억장소 4에서 명령을 실행한 것이다. 기억장소 3으로 부터의 명령 실행동안에, 제어논리 및 ALU(120)는 메모리 기억장소 4의 내용과 함께 명령레지스터(140)을 그리고 메모리 기억장소 5의 내용과 함께 확장 명령 레지스터(150)을 로우딩하는 것에 의해 실행되어 지도록 다음 명령을 추출할 것이다.

단지 기억장소 3에서의 명령이 그것의 실형을 위해 단일 워어드의 데이타를 요구한다고 가정하면, 그것의 실행동안 제어논리 및 ALU (120)는 명령레지스터에 다음 명령을 추출할 것이다. 제어논리 및 ALU(120)는 주 어드레스 버스(51)를 통해 주기억장치(20)에 차례로 지나도록 된 내부 어드레스 버스(111)상에서 다음 명령에 어드레스를 지정하는 것에 의해 다음 명령 추출을 행한다. 주기억장치(20)는 메모리부터 기억장소 4와5로 부터 16-비트 워어드를 추출하며, 기억장소 4의 내용이 명령레지스터(140)에 로우드되고 기억장소 5의 내용이 확장 명령 레지스터(150)에 로우드되는 그러한 내부 데이타버스(112)전송하는 주 데이타버스(52)상에 그것들을 설정한다.

상기예로 부터 볼 수 있는 것과같이, 제어논리 및 ALU(120)이 명령에 대해 주기억장치(20)를 어드레스할때는 언제나, 그것은 두 일관성 16-비스 워어드들이 추출되어지도록 되는 것을 지시하는 내부제어버스(113)및 주제어버스(53)에서 제어신호들을 둔다. 어드레스가 어드레스버스에 나타나는 기억장소로 부터 제1워어드가 추출되어지도록 되어 있다. 주기억장치는 어드레스된 16-비트 데이타 워어드 및 어드레스플러스 하나에서의 16-비트 워어드를 추출하는 것에 대해 응답하고 중앙처리장치(10)에 전송하기 위해 병렬로 버스에 그것들을 위치 설정한다. 2개의 워어드들로 하여금 병렬로 추출되고 반송되어 지도록 하기 위하여, 주기억장치(20)은 각 기수 뱅크 및 우수뱅크가 단일 뱅크로부터 두개의 16-비트 워어드들을 일렬로 추출하는 대신에 동시에 행하여 질 수 있는 그러한 두개의 16-비트 워어드 뱅크들에 조직된다. 병령의 두 16-비트워어드들의 이 추출및 전송은 기억 호출시간을 반으로 하고 버스 데이타 전송속도를 두배로 한다.

상기 명령 추출에는 제2도를 참조하여 더욱 상세히 시험된다. 제2도에서, 주요부분은 우수 뱅크 기억장치(21), 기수뱅크 메모리(22), 멀티플렉서(23및 24), 인크리멘터(25) 및 제어 및 타이잉논리(26)이다. 우수 뱅크메모리(21)는 64K의 16-비트 워어들을 포함하고 있고, 기수뱅크메모리(22) 또한 64K으 16-비트 워어드를 포함하고 있어서, 주기억장치(20)가 총 128K 워어드들을 16비트를 포함하고 있도록 하고 있다.

양호한 실시예에서 24비트(0-23)로 구성한 주 어드레스버스(51)상에 주기억장치(20)에 나타났을 때 어드레스는 다음과 같이 우수뱅크(21)및 기수뱅크(22)에 나타난다.

제어및 타이밍 논리(26)는 주제어 버스(53)를 통해 전송된 입출력 제어기(30-1 또는 30-2)또는 CPU(10)로 부터의 제어신호들에 응답한다. 이들 신호들은 주기억장치(20)로 부터 주기억장치에 정보의 판독 또는 기록을 제어한다. 메모리 판독이 요구되는 것을 제어신호들이 지시할때, 제어 및 타이밍 논리(26)는 어드레스버스(61-3)상의 주 어드레스 버스(51)로 부터의 어드레스에 의하여 정의된 기억장소 주기억장치(20)내에 있는지를 결정하고 인 에이블입력에 가해진 라인(64)상의 신호를 통해 메모리 뱅크(21 및 22)가 판독 또는 기록동작을 수행하도록 하게 한다.

인크리멘터 입력 (25-1)에 나타나는 어드레스의 24비트는 주어드레스 버스(51)로 부터 어드레스 버스(61)상에 2진 코우드 화어드레스에 더하는 인크리멘터(25)에 의해 인크리멘트 된다. 인크리멘트된 어드레스는 인크리멘터 출력(25-2)에 나타난다. 인크리멘트된 어드레스(비트 0-22)의 가장 중요한 23비트들은 어드레스 버스(65-1)를 통해 우수뱅크(21)의 어드레스 입력(21-1)에 어드레스로서 나타난다. 인크리멘트되지 않은 어드레스의 가장 중요한 23비트들은 어드레스 버스(61-2)를 통해 기수뱅크(22)의 어드레스 입력(22-1)에 어드레스로서 나타난다.

우수뱅크(21)로 부터 재생된 16-비트 데이타워어드는 데이타 출력(21-3)을 통해 데이타버스(67)에 나타나고, 기수뱅크(22)로 부터 재생된 16-비트 데이타 워어드는 데이타 출력 (22-3)을 통해 데이타버스(68)에 나타난다. 우수뱅크(21)및 기수뱅크(22)로 부터 추출된 양16-1비트 워어드들은 2내지 1멀티플렉시 23 및 24에 입력된다. 멀티플렉시(23 및 24)들은 크로스바아 장치에 배치된다.

제2도에서, 우수뱅크(21)및 기수뱅크(22)에서의 16-비트 데이타 워어드들은 나타내는 블록의 외부에서 소괄호 없이 나타나 있는 수는 16-비트 데이타 워어들의 물리적 어드레스를 나타낸 것이다. 소괄호속의 수들은 주기억장치(20)으 16-비트 데이타워드들의 논리어드레스들을 나타낸 것이다. 뱅크(21 및 22)에서 16-비트 워어드들을 나타내는 블록내부에 나타낸 문자들을 16-비트 데이타 워어드들의 내용을 나타낸다. 예를들면, 우수뱅크(21)의 물리적 기억장소(2)는 주기억장치(20)의 논리 기억장소이고 16-비트 데이타 워어드는 EE를 포함하는 까닭에 기수뱅크(22)의 물리적 기억장소(2)는 주기억장치(20)의 논리 기억장소(5)이고, FF를 포함한다.

계속해서 더욱 상세히 상기 보기를 살펴보자. CPU(10)이 주기억장치(20)로 부터 기억장소 (3 및 4)의 내용을 재생시키기를 원할 경우에 있어서 : 그것은 주 어드레스 버스(51)에서의 주기억장치(20)에 기억장소(3)의 어드레스가 존재한다. 주기억장치(20)의 논리 기억장소(3 및 4)를 재생하기 위하여서는, 기수 뱅크(22)의 물리적 기억장소(1)및 우수뱅크(21)의 물리적 기억장소(2)가 판독되어야 한다. 이것을 행할려면, 주기억장치(20)가 다음과 같이 주 어드레스 버스(51)로 부터의 어드레스들을 사용한다. 어드레스는 인크리멘터(25)에 의해 인크리멘트되고, 인크리멘터출력(25-2)에서 기억장소(3)에서 기억장소(4)까지의 어드레스를 변화시킨다.

두 16-비트워어드들을 데이타 버스(67)에 나타나는 우수뱅크(21)로 부터의 16-비트 데이타 워어드 및 데이타 버스(68)에나타나는 기수뱅크(22)로 부터의 16-비트 데이타워어드와 병렬도 재생된다.

데이타 버스(67)에서의 데이타는 각각 멀티플렉서(23 및 24)들의 (23-1)및 (24-2)입력들에 나타났고, 데이타버스(68)에서의 데이타는 각각 멀티플렉서(23 및 24)들의 (23-2)및 (24-1)입력들에 나타난다. 멀티 플렉서 설렉션은 어드레스 라인 (61-1)에 나타난 24-비트 어드레스의 가장 작은 의미의 비트에 의하여 행하여 진다. 이 경우에, 2진의 ONE의 셀렉션 신호는 멀티 플렉서(23)이 입력(23-2)에 나타난 데이타를 그것의 출력(24-3)에 전송했을 것이다. 이 설렉션 프로세스는 기수 뱅크 워어드가 데이타버스(62)및 주 데이타버스(52)상의 가장 중요한 16-비트 워어드로서 나타나고 우수 뱅크 워어드가 데이타 버스(62)및 주 데이타 버스(52)상의 가장 적은 의미의 16-비트 워어드로서 나타나는 그러한 우수 및 기수 워어드들의 크로싱을 초래한다. 이와같이, 주 데이터 버스(52)상의 맨좌측 16-비트 워어드는 기수뱅크(22)의 물리적 기억장소(1)(DD를 포함한 논리 기억장소 3)이고, 주 데이타 버스(52)상의 맨우측 16- 비트 워어드는 우수뱅크(21)의 물리적 기억장소(2)(EE를 포함하는 논리기억장소)일 것이다.

멀티 플렉서 설렉션을 어드레스라인(16-1)에 나타나는 어드레스의 가장 적은 의미의 비트에 의하여 다시 행하여 지나, 이 경우에, 2진수 ZERO의 설렉션 신호는 멀티플렉서(23)이 입력(231)에 나타나는 데이타를 그것의 출력(23-3)에 전송하도록 하는 결과를 초래하고, 멀티플렉서(24)가 입력(24-1)에 나타나는 데이타를 그것의 출력(24-3)에 전송하도록 할 것이다.

이 셀렉션 프로세스는 우수 뱅크 워어드가 데이타 버스(62)와 주 데이타 버스(52)에 가장 중요한 16-비트 워어드로서 나타나고 기수 뱅크 워어드가 데이타 버스(62) 및 주 데이타 버스(52)에 가장 적은 의미의 16-비트 워어드로서 나타나는 그러한 우수 및 기수워어드들의 직류 통과를 가져온다. 이와같이, 주 데이타버스(52)상의 맨좌측 16-비트 위어드는 우수뱅크(21)의 물리적 기억장소(2)(EE를 포함하는 논리 기억장소 4)이고 주 데이타 버스(52)상의 맨우측 16-비트 워어드는 기수뱅크(22)의 물리적 기억장소(2)(FF를 포함하는 논리 기억장소5)일 것이다.

비록 제2도가 단지 주 기억장치로 부터의 데이타를 재생하는 경우를 도해했을지라도, 유사한 데이타 멀티 플렉싱 논리는 주기억장치에 데이타를 스토어링하도록 제공되어 있다. 주 기억장치(20)안에 병렬로 두 16-비트 데이타 워어드들을 기록하기 위하여, 23 및 24와 유사한 멀티 플렉서들을 그들의 출력들이 데이타버스 62-1및 62-2에 연결되도록 주어지고 한쪽 입력은 데이타 버스(67)에 연결되고 다른쪽 입력은 데이타 버스(68)에 연결되어 있다. 멀티플렉서 입력 셀렉션은 라인(61-1)상의 낮은 오더(order) 어드레스에 의하여 다시 행하여 지고, 우수 뱅크(21)및 기수뱅크(22)의 어드레싱은 메로리로 부터 판독을 위해 제2도에서 보여준 것같은 논리를 사용한다.

제3도는 부우트롬(100)의 장치를 더욱 상세히 도해하였다. 양호한 실시예에서, 부우트롬(100)은 각각이 각각 16-비트들의 1024 다른 논리 워어드들이 같도록 조직되어 있다. 제3도에서, 소괄호가 없는 수들은 0에서 1, 023까지의 범위인 물리적 어드레스들로 두 16-비트 논리 워어드들을 각각 포함하는 32-비트 데이타 워어드들의 물리적 어드레스를 나타내었다.

소괄호내의 수들은 부우크 롬(100)에서의 16-비트 논리 워어드들의 논리어드레스를 나타내며 0에서 1, 024까지의 범위를 갖는다. (16-비트 논리 데이타 워어드룰을 나타내는 블록들 내부에 나타낸)문자들은 16-비트 논리 데이타 워어드를의 내용을 나타낸다. 예를들면, 부으트 롬(100)의 물리적 기억장소 2는 그내용이 각각 C와 D를 포함하는 16-비트 논리 워어드들인 논리 기억장소(2와 3)을 포함한다.

CPU가 주기억장치(20)대신에 부우트롬(100)으로 부터 한쌍의 워어드들을 재생하기를 원할때, 제어논리및 AOU(120)는 부우트롬(100)인 인 에이블 입력에서 수신되는 제어라인(133-1)에서의 제어 신호를 두는 것에 비해 부우트롬의 조건을 결정한다. 이 부우트롬(100)의 인 에어블링은 또한 단지 부우트롬(100)이 판독요구에 응하도록 주기억장치(20)를 디스어블(disable)하게 한다. 또한 제어논리 및 ALU(120)는 내부어드레스 버스(111)에 어드레스들을 설정하게 하는데, 그것은 낮은 오더 10비트들은 부우트롬(100)의 어드레스 입력(100-1)에 전송된다. 단지 24-비트 어드레스의 10 더낮은 비트들은 부우트롬이 단지 데이타의 1, 024워어드들을 포함하기 때문에 사용되어 진다. 어드레스 버스(111-1)상의 10-비트 어드레스는 부우트롬(100)에 의해 직접 사용되고 낮은 오더비트를 포함한다.

부우트롬(100)으로 부터의 32-비트 물리적 데이타워어드 판독은 출력(100-2)에 나타나고, 그것들이 데이타 버스(112)에 나타나기 전에 두 16-비트 논리 데이터워어드들의 어떤 스위칭(크로스바아링)을 요구하는 일없이 데이타 버스(112-3)를 통해 내부 데이터 버스(112)에 직접 공급된다.

부우트롬(100)의 동작을 보기 위하여, 그리고 주기억장치(20)로 부터의 디타 재생과 함께 부우트롬(100)으로 부터의 데이타 재생을 대조하기 위하여, 우리는 데이타 버스(112-3)를 통해 내부 데이타 버스(112)에 반송된 기억장소 3및 기억장소 4의 16-비트 내용을 재생시키는 제어논리 및 ALU(120)의 예를 다시 취할 것이다. 그때 우리는 데이타 버스(112-3)를 통해 내부 데이타 버스에 반송될 기억장소 4및 기억장소 5에서 16-비트 워어들를 재생시키는 제어논리 및 ALU(120)의 경우로 진행할 것이다.

상기한 바와같이, 부우트롬(100)은 각 16비트들의 1,024 논리 워어드들과 동등하도록 조직된 각 32비트들의 1,024(1K) 워어드들을 포함하도록 양호한 실시예에서 조직된다. 부우트롬(100)에서, 각 물리적 32-비트 워어드는 두 논리 16-비트 워어드들을 포함한다. 각 물리적 3-비트 워어드에 있어서, 맨좌측 논리 16-비트 워어드는 그것을 포함하는 32-비트 워어드의 물리적 어드레스와 같은 논리 어드레스를 가지는 논리워어드를 포함하고 있다. 맨우측 논리 16-비트 워어드는 그것을 포함하는 32-비트 워어드의 물리적 어드레스보다 더 큰 논리 어드레스를 가지는 논리 워어드의 내용을 포함하고 있다. 이와같이, 예를들면, 물리적 기억장소(1)은 논리 기억장소 1및 2를 포함하고 있고, 물리적 기억장소(2)는 논리 기억장소 2및 3을 포함하고 있다.

이에 따라 부트 ROM에서 논리위치 0및 논리위치 1, 024가 2배화되는 것을 제외하고는 각기 논리적인 16비트 데이터 워어드가 결과한다. 이런식으로 데이타를 2배화 함으로써, 1개의 32비트 워어드가 부트 ROM에 기수 또는 우수 어드레스가 나타나느냐에 관계없이 항상 적당한 2개의 16비트 데이터 워어드를 내포하는 부트 ROM 100로 부터 보상되게 한다. 이러한 구성은 주 메모리(20)에서 행해지는 것과 같은 기수 및 우수 뱅크의 출력을 크로스바아하는 요건을 제거시키고, 더우기 메모리에 나타나는 어드레스상의 인크리멘트를 행해야 하는 요건을 완화한다. 이렇게 데이터의 크로스바아를 제거시키고 어드레스를 인크리멘트 시킴으로 부트내의 논리를 제거시키고 ROM이 보다 작은 회로성분을 내포하게 함에 따라, 부트 메모리로 부터 프로그램의 초기 실행 동안에 보다 작은 논리를 수반한다. 이에 따라 진단 목적을 위하여 보다 작은 논리가 부트 ROM로 부터 소프트 웨어의 초기의 로우딩 동안 수반된다. 이러한 구성은 또한 시스템내의 전반적인 속도 및 타이밍이 링보가 부트 ROM(100)으로부터 또한 루메모리(20)으로 부터 보상되느냐에 따라 변화될 필요가 없어서, 보다 저렴한 이 사용되게 하여 고속도 주메모리와 동일한 유효 리이드 시간을 성취한다. 주 메모리에서 고속으로 어드레스를 인크리멘트시키고 주메모리로 부터 보상되는 데이터의 멀티플렉싱을 행하기 위해 필요한 시간을 허용하기 위해 요망된다. 또한 이러한 부트 ROM의 구성은 어드레스 인크리멘트 및 데이터 멀티플렉싱에 필요한 논리 회로를 제거시킴으로서 가격을 낮출 수 있다는 잇점도 있다.

우선적인 실시예를 정보가 단지 판독되어지는 ROM에 관하여 설명하였지만, 본 발명의 원리는 또한 리이드/라이트 메모리에 응용할 수가 있다. 이러한 경우에, 리이드 동작은 상술한 바와 같이 실행될 수 있지만, 라이트 동작은 각각의 16비트 논리 데이터 워어드가 메모리내에 2번 즉, 한번은 논리 어드레스보다 1적은 실체적인 어드레스를 지닌 실체 워어드의 최우측 16비트에서 그리고 한번은 논리 어드레스와 동일한 실체적 인 어드레스를 지닌 실체 워어드와 최좌측 16비트에 기억될 것이 요망될 것이다. 예를들어, 3인 어드레스를 지닌 논리어는 실체적인 워어드 2의 최우측 16비트와 실체적인 워어드 3인 최좌측 16비트에 기억될 것이다.

본 발명을 데이터의 멀티플 파키가 미리 저장되는에 관하여 설명하였지만, 마찬가지로 리이드/라이트 메모리에 응용할 수가 있다. 리이드/라이트 메모리에서, 데이터의 멀티플 카피는 논리 어드레스와 함께 순차적으로 각 논리 워어드를 제시함으로써 또한 제1논리워어드의 어드레스와 함께 병렬로 멀티플 연속논리 워어드를 제시함으로서 이루어질 수 있다. 이런 경우에, 메모리에 멀티플 라이트가 요구될 것이다.

멀티플 워어드가 병렬로 기억될 경우, 메모리에 라이트의 수는 증가한다. 예를들어, 논리워어드 3,4가 병렬로 메모리에 나타날 경우, 워어드 4가 최좌측 위치에 있고 워어드 3이 최우측 위치에 있게끔 2개의 논리 워어드의 상호 교환에 따라서 얼라인먼트 없이 이들은 실체적인 위치 3에 순간적으로 기억될 것이다. 그후 실체적인 위치2는 메로리로 부터 판독된후 최우측 위치의 오래된 논리 워어드 3을 대신하는 새로운 논리 워어드 3을 함께 다시 기록될 수 있다. 인식할 수 있듯이, 이러한 과정은 논리 및 멀티플 메모리 리이드와 라이트를 크로스바아 하는 논리 및 데이터를 디크리멘트하고 인크리멘트하는 어드레스를 요구하지만, 신속한 멀티워어드 정보보상의 잇점이 느린 정보 저장의 단점을 상쇄시키는 경우 유용할 수 있다.

비록 양호한 실시예가 병렬로 된 두 16-비트 데이티 워어드들을 판독하는 사항을 기술할지라도, 같은 이론이 다른길이 데이타 워어드들의 다수에 적용하고 있자. 예를 들어 만일 세20비트 워어드 들이 병렬로 판독되어지게 된다면, 롬이 각각이 세20-비트 논리 워어드들을 포함하고 있는 각 60비트들의 물리적 워어드을 포함한다. 물리적 기억장소(10)의 내용들이 20맨좌측 비트들에서의 논리 기억장소(10)과 20중간 비트들의 논리기억장소(11)및 20맨우측 비트들의 논리 기억장소(12)를 포함하고 있다. 유사하게, 물리적 기억장소(11)는 논리 기억장소들(11, 12및 13)을 포함할 것이고, 물리적 기억장소(12)는 논리 거억장소들(12, 13및 14)를 포함할 것이다. 이와같이 각 논리워어드들을 상기예세어 3번-병렬로 판독되어지도록 워어드들의 수만큼 여러번 롬에서 나타날 것이다.

비록 상기 논의가 좌측에 설정되어 있는 가장 중요한 비트들 또는 워어드들의 사항에 있었을지라도, 본 발명은 가장 중요한 비트들 또는 워어드들이 우측에 설정되어진다면 동등하게 적용 가능하다. 더우기, 논리 데이타 워어드 내의 모든 비트들이 물리적 데이타 워어드내에 일관적으로 기억될 필요가 없고, 다수의 멀티 데이타 워어드들이 인터리이프될 것이다. 예들들면, 만일 세워어드들이 병렬로 재생되어 지도록 된다면, 하나의 논리 워어드는 물리적 데이타 워어드들에서 각각 세번째의 비트를 사용하여 기억될 것이다.

본 발명이 양호한 실시예를 참조하여 보여지고 기술되었을 동안, 상기 또 다른 변화들이 형상 및 상세도에 있어서 본 발명의 이론이나 범위로부터 떨어짐이 없이 그안에서 만들어 졌다는 것은 당 기술 분야에서 숙련된 자에게는 잘 이해될 것이다.

Claims (8)

1. 메모리로부터 병렬로 데이타의 N멀티플 일관성 논리 워어드들을 기억시키고 재생시키기 위한 방법에 있어서, 데이타의 각 논리 워어드들이 L비트의 논리워어드 길이를 가지며, 그 방법구성이 : 적어도 N배의 L비트와 같은 물리적 워어드 길이를 가지는 데이타의 물리적 워어드들에 데이타의 논리 워어드의 스토어링 하는 스텝A와 : 데이타의 각 물리적 워어드들에 있어서, 데이타의 물리적 워어드내의 맨좌측의 L비트에서의 데이타의 물리적 워어드의 물리적 어드레스에 대응하는 논리 어드레스를 가지는 데이타의 논리 워어드를 스토어링 하는 스텝 B와 : 데이타의 각 물리적 워어드들에 있어서, 데이타의 물리적 워어드에서의 좌측으로 L비트에 저장된 데이타의 논리 워어드 보다 더 큰 어드레스 하나를 가지는 데이타의 논리 워어드를 스토어링 하는 스텝 C와 : 데이타의 N 논리워어드들이 데이타의 물리적 워어드에 저장될때까지 스텝 C를 반복하는 스텝 D와 : 데이타의 각 물리적 워어드가 물리워어드들에 기억된 데이타의 N논리 워어드들을 가질때까지 스텝 B를 되풀이하는 스텝 E와 : 메모리부터 판독되어지도록 데이타의 제1의 N일관성 논리워어드의 논리어드레스를 나타내는 것에 의해 메모리를 어드레싱 하는 스텝 F및 : 물리적 어드레스가 데이타의 N일관성 논리워어드들의 제1의 논리 어드레스에 대응하여, 데이타의 N일관성 논리워어드들이 메모리 리이드와 병렬로 재생되는 데 이타의 물리적 워어드를 판독하는 스텝G로 구성되는 특징이 있는 멀티워어드 메모리데이타 기억 및 어드레싱 방법.
2. 제1항에 있어서, N은 2이고 L은 16인 특징이 있는 멀티 워어드 메모리 데이타 스토리지 및 어드레싱 방법.
3. 메모리로 부터 병렬로 데이타의 N멀티플 일관성 논리 워어드를 스토어링 및 재생키 위한 방법에 있어서, 데이타의 각 논리 워어드들이 L비트의 논리 워어드 길이를 가지며, 방법구성이 : 적어도 N배의 L비트들과 같은 물리적 워어드 길이를 가지는 데이타의 물리적 워어들들에 데이타의 논리워어드들을 스토어링하는 스텝 A와 : 데이타의 물리적 워어드의 물리적 어드레스 예상 응하는 논리적 어드레스를 가지는 데이타의 제1의 N일관성으로 어드레스된 워어드들과 데이타의 각 물리적 워어드들에 데이타의 N일관성으로 어드레스된 논리워어드들을 스토어링하는 스텝 B와 : 데이타의 각 물리적 워어드가 물리적 워어드에 저장된 데이타의 N논리워어드들을 가질때까지 스텝B를 반복하는 스텝C와 : 메모리로부터 판독되어 지도록 데이타의 제1N 일관성 논리 워어드들의 논리 어드레스를 나타내는 것에 의해 메모리를 어드레싱 하는 스텝D와 : 물리적 어드레스가 데이타의 제1의 N일관성 논리 워어드들의 논리 어드레스에 대응하여, 데이타의 N일관성 논리워어드늘이 메모리 리이드와 병렬로 재생되는데 1타의 물리적 워어드를 판독하는 스텝 E로 구성되는 특징이 있는 멀티 워어드메모리 데이타 스토리지 및 어드레싱 방법.
4. 제3항에 있어서, 메모리가 판독전용 기억장치이고 데이타의 논리 워어드들의 N멀티플 카피들이 거기에 미리 기억되어 있는 특징이 있는 멀티 워어드 메모리 데이타 스토리지 및 어드레싱 방법.
5. 제3항에 있어서, 메모리가 판독기록 기억장치이고, 데이타의논리워드들중의 오직하나와 그것의 대응논리 어드레스가 상기 기억장치에 기록하기 위한 시간에 나타내지고, 그것이 데이타의 각 일관성 물리적 워어드들에 하나의 논리 워어드 기억장소를 옮긴 데이타의 N일관성 물리적 워어드들에 기억되어 있는 특징이 있는 멀티워어드 메모리 데이타 스토리지 및 어드레싱 방법.
6. 제5항에 있어서, 상기기억장치가 판독기록 기억장치이고, 데이타의 N일관성 논리 워어드들과 데이타의 제1의 N일관성 논리워어드들의 논리 어드레스가 상기 기억장치에 기록하는 시간에 나타내어지고, 데이타의 N물리적 워어드들에의 기록이 어드레스 인크리멘트와 디크리멘트 및 데이타 얼라인 먼트를 사용하여 행하여지는 특징이 있는 멀리 워어드 메모리 데이타 스토리지 및 어드레싱 방법.
7. 병렬로 데이타의 N멀티플 일관성 논리워어드들을 재싱시키기 위한 기억장치에 있어서 구성이 : 데이타의 N개의 논리 워어드들을 포함하기에 충분한 길이인 다수의 데이타의 물리적 워어드들과 : 메모리로 부터 판독되어지도록 제1의 데이타의 N멀티플 일관성 논리워어드들의 어드레스를 사용하여 데이타의 다수의 물리적 워어드들중의 명기된 것을 어드레싱 하기 위한 어드레싱 장치와 : 데이타의 다수의 물리적 워어드들중의 명기된 것을 리시브하기위한 데이타 출력장치로 구성하며, 데이타의 각 물리적워어드들이 N일관성 논리 어드레스들을 가지는 데이타의 N일관성 논리 워어드들을 포함하며, 상기 데이타의 제1의 N일관성 논리 워어드들이 기억된 데이타의 물리적 워어드의 물리적 어드레스에 대응하는 논리 어드레스를 가지며 그리하여 상기 데이타의 N일관성 논리워어드들의 판독이 어떠한 어드레스 인크리멘팅이나 디크리멘팅 또는 어떠한 데이타 얼라인 먼트를 필요로 하지 않는 특징을 지닌 멀티워어드 메모리 데이타 스토리지 및 어드레싱 장치.
8. 제7항에 있어서, 기억장치가 판독전용 기억장치이며, N멀티플 논리 워어드들의 데이타가 거기에 미리 기억되어 있는 것을 특징으로 하는 멀티워어드 메모리 데이타 스토리지 및 어드레싱 장치.

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