KR850001972B1 - 전계효과 트랜지스터로 구성된 선형 저항기 - Google Patents

Abstract

내용 없음.

Description

전계효과 트랜지스터로 구성된 선형 저항기

본 발명은 전계효과 트랜지스터(field-effect transistor: 앞으로 FET라 약기함)를 이용한 고정 선형 저항기 혹은 전압 제어 가변선형 저항기의 구성에 관한 방법으로,

제1도는 본 발명 중 2개의 FET로 구성된, 한쪽 단자는 일정 전압으로 유지하여 사용되는 전압 제어 가변선형 저항기의 회로도.

제2도는 본 발명 중 2개의 FET로 구성된, 한쪽 단자의 접지 여부에 관계없이 사용될 수 있는 고정 선형저항기의 회로도.

제3a도는 일반적인 FET의 상징 기호도.

제3b도는 제3a도의 FET를 트라이오드(triode) 영역에서 동작시킬 때의 등가회로.

제4a도는 FET를 선형 저항기로 이용하는 과거에 제안된 자동 이득 조정회로의 한 예.

제4b도는 본 발명의 전압 제어 가변 선형 저항기를 이용하여 구성한 자동 이득 조정회로의 실시예.

제5a도는 잘 알려진 능동 RC 적분기의 회로도.

제5b도는 제5a도의 적분기를 FET를 저항기로 이용하여 실현하기 위하여 최근에 제안된 회로.

제5도c는 본 발명의 전압 제어 가변 선형 저항기를 이용하여 그성한 능동 적분기의 실시예.

제6a도 및 제6b도는 본 발명 중 전압 제어 가변 선형 저항기의 동작원리를 일정 전압으로 유지된 단자에 대하여 타단자의 전압이 높을 때와 낮을 때의 두 경우로 나누어 설명하기 위한 회로도.

제7도는 본 발명 중 한쪽 단자의 전압을 일정하게 유지할 필요 없이 사용될 수 있는 선형 저항기의 동작원리를 설명하기 위한 회로도.

제8도는 본 발명의 컴퓨터 시뮬레이션 실험 결과로 얻어진 단자 전압과 단자 전류와의 관계를 도시한 그래프도.

제9a도 및 제9b도는 본 발명 중 기본 저항기의 직·병렬로서 고저항을 얻는 회로 구성을 나타낸 도면.

본 발명은 FET만으로 구성된 고정선형 저항기 및 전압 조정 가변선형 저항기에 관한 것이다.

본 발명의 목적은 능동 여파기, 자동 이득 조정회로, 기타 회로들에 있어서 저항값이 전압으로 조정되고 또 직접 회로화에도 유리한 FET로 이루어진 저항기에서 생기는 비선형 효과를 제거하는데 있다.

본 발명의 FET로 구성된 저항기는 2개의 동일한 디플리션모우드(depletion-mode)의 FET로 그 특성이 넓은 동작 전압 범위에서 선형적이며, 한쪽 FET의 게이트(gate) 전압에 의하여 그 저항치가 변화될 수 있고 집적화가 용이하다는 것이 특색이다.

본 발명의 한 실시예에 따르면, 직렬로 연결된n(n≥1) 개의 디플리션 모우드 FET와 직렬로 연결된 또 다른 n개의 디플리션 모우드 FET를 병렬로 연결하고 처음n개의 FET의 게이트들을 모두 병렬 회로의 입력 단자에 연결하여 다른 다자를 일정 전위로 유지하고 다른 n개의 FET의 게이트들은 한데 묶어서 여기에 전압을 인가하여 병렬 회로의 양단을 두 단자로 하여 사용하는 것을 특징으로 하는 전압 제어 가변 선형 저항기가 제공된다.

본 발명의 다른 실시예에 따르면, 직렬로 연결된 n(n≥1) 개의 디플리션 모우드 FET와 직렬로 연결된 또 다른 n개의 디플레이션 모우드 FET를 병렬로 연결하고 처음n개의 FET의 게이트들을 모두 병렬 회로의 한쪽 단자에 연결하고 다른 n개의 FET의 게이트들을 병렬 회로의 다른쪽 단자에 연결하여 병렬회로의 양단을 두 단자로 하여 사용하는 것을 특징으로 하는 고정 선형 저항기가 제공된다.

또한, 본 발명은 이러한 FET의 직렬 및 병렬 연결의 조합으로 이루어진 저항기를 제공할 수도 있다.

이제부터, 첨부된 도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.

제1도는 본 발명 중 2개의 FET로 구성된, 한쪽 단자는 일정 전압으로 유지하여 사용되는 전압 제어 가변선형 저항기의 회로도이고, 제2도는 본 발명 중 2개의 FET로 구성된, 한쪽의 단자의 접지 여부에 관계없이 사용될 수 있는 고정 선형 저항기의 회로도이다. 제1도 및 제2도에서 참조 번호 1은 드레인(drain), 2는 소오스(source), 3은 게이트, 4 및 5는 FET를 나타낸다. 이 도면들에 대한 상세한 설명은 제6a도, 제6b도 및 제7도를 참조하여 뒤에 설명하겠다.

제3a도는 제3b도를 참조하여 FET를 저항기로 사용한 과거에 제안된 회로들의 동작 원리를 설명하겠다. FET를 저항기로서 사용하고자 할 때에는 FET를 트라이오드 영역에서 동작시킨다. FET는 아래에서 설명하는 바와 같이 제3a도의 등가회로를 나타낼 수 있다. 제3a도에서 단자 1은 드레인, 단자 2는 소오스, 단자3은 게이트를 나타내며, 소자 5는 n 채널의 FET를 나타내고, 드레인 절류를 I_D라 하고, 드레인과 소오스 간의 전압을 V_DS, 게이트와 소오스 간의 전압을 V_GS, 스레스홀드 전압(threshold voltage)를 V_T라 할 때, I_D와 V_DS간에 널리 알려진 바와 같이 근사적으로 다음의 식 (1)과 같은 관계가 있다(이하의 설명에서는 MOS-metal oxide semiconductor-FET로 가정하지만 접합형 FET 경우에도 적용된다).

여기서 α는 제작 공장에서 결정되는 상수로써 α=CO_μn ^*Z/L의 관계가 있으며, CO는 산화막 커패시턴스(oxide capacitance)이고, μ_n ^*는 캐리어 이동도(crrier mobility)이며, Z, L은 각각 채널의 폭과 길이를 나타낸다. 식 (1) 중, V_DS의 2차항에 의한 영향을 제3b도에서 전류원 7로 대치시키면, 결국 제3a도의 FET의 등가 회로는 제3b도와 같이 나타낼 수 있으며, 여기서 전류원 7은

값을 가지고 저항 6은 R=1/〔α(V_GS-V_T)〕의 크기를 가진다.

이와 같은 2차 효과를 제거시키기 위하여, P. Horowitz, W. Hill의 공저 “The Art of Electronics” (Cambridge Univ. Press, New Zork, 1982)에 자동 이득 조정 회로로서 제4a도와 같은 구성이 제시되어 있다. 여기서, 연산 증폭기 8에 대한 궤한 회로는 저항 9와 FET 5를 선형 저항으로 사용하기 위하여, 즉 제3b도의 전류원 7을 제거시키기 위하여, 커패시터 12와 제3b도의 저항 6에 비하여 저항치가 매우 큰 값의 저항 10, 11을 사용하였다. 그러나, DC 전류를 저지하기 위한 커패시터가 포함되므로 복잡할 뿐 아니라 사용 주파수에 제한을 가져오며, 저항 10, 11이 항치가 커야 되고, 커패시터 12가 존재하므로 집적회로화에는 문제점을 가지고 있다. 제4b도는 본 적명의 실시예로서 제4a도와 같은 기능을 가지며 발로가 간단하여 DC에 이르기까지의 낮은 주파수회서도 상용될 수 있다. 제4b도에서 FET 4,4',5,5'는 디플리션 모에드 FET들이고, FET 4',5'는 제4a도의 저항 9를, FET 4,5는 제4a도의 FET 5,저항 10, 저항 11 및 커패시터 12로 이루어진 가는 저항을 대신하며, 제4a도 및 제4b도의 단자 3의 전압변로 가변 저항값이 조정된다.

제5a도의 회로는 잘 알려진 능동 RC 적분기인데 이것을 MOS 기술에 의한 집적화에 적합한 것으로 바꾸기 위하여 최근에 M.Banu 및 Y. Taividis는 제5b도와 같은 구성을 제안하였다.(“Fully integrated Active RC Filters”, 1983, ISCAS, vol. 2, P. 604, May 1983. Fig. 5).

대칭적인 구조를 가지는 이 적분기는 차동 출력(differential output)을 가지는 연산 증폭기 22와 저항으로 사용되는 FET 4,5, 커패시터 23,24로 구성되며, 단자 1'에는 입력을, 단자 3에는 이와 극성이 반대이고 크기가 같은 전압을 인가하고, 게이트 3에 인가하는 전압으로 FET 4,5의 저항을 조정하게 하여 FET 4,5에서 생기는 제3b도의 전류원 7에 해당되는 2차 효과가 단자 21과 단자 21'에 같은 크기로 나타나는 공통성분(common mode)으로 되어 없어지므로, 제5b도의 구성이 일반적인 능동 적분기로 동작하게 된다. 그러나, 제5b도에서 보는 바와 같이 커패시터 24가 필요하며 차동 출력을 필요로 하는 등의 단점이 있다. 제5c도는 제5a도와 같은 기능을 가지는 본 발명의 실시예이다. 제5c도에서 연산 증폭기 25는 일반적인 연산증폭기이며, 게이트 3에 인가되는 전압으로 그 저항치가 변화되는 FET 4,5로 구성되는 저항과 커패시터 23으로 능동 적분기가 구성된다. 제5b도와 제5c도를 비교하면 제5b도는 필요한 커패시턴스가 2배이고, 연산증폭기 22는 제5c도의 일반적인 연산 증폭기를 25를 2개 사용하여 얻어지므로, 제5c도의 회로가 간단할 뿐만아니라 직접 회로화에서 칩(chip) 면적이 상당히 절약된다.

본 발명의 가변 저항기를 사용하여 능동 여파기를 직접 회로화할 경우 저항값이 전압으로 조정 가능하기 때문에, 과거의 능동 여파기에 대하여 상당한 장점을 가지며, 또 근년에 각광을 받고 있는 스위치드 커패시터 필터(switched capacitor filter)가 안고 있는 샘플링(sampling)으로 인한 문제점들이 안 생긴다. 뿐만 아니라, 제4a도 및 제4b도와 제5b도 및 제5c도에서는 보는 바와 같이, 본 발명은 기존의 어떤 방법보다도 간단할 뿐만 아니라 집적회로화에도 유리하다.

다음에는 본 발명의 2개의 FET로 구성된 전압 제어 가변 선형 저항기와 고정 선형 저항기의 동작 원리를 정량적으로 설명하고자 하다. 먼저 전자에 있어서 일정 전압으로 유지된 단자에 대한 타단자의 전압이 높을 때와 낮을 때의 두 경우(제6a도 및 제6b도)로 나누어 설명한다. 일정 전압으로 유지되는 단자는 설명의 편의상 접지 또는 가상 접지(vertual ground)된 것으로 가정할 것이나 0이 아닌 다른 일정 전압으로 유지되는 경우에도 적용된다. 또 FET는 n-채널을 가정한다. 그러나 p-채널의 경우에도 아래 설명은 적용된다.

제6a도의 구성에 있어서, 단자 2가 접지 또는 가상 접지되어 있고, 이에 대하여 양의 전압 V_IN(V_IN≥0)이 입력 단자 1에 인가되는 경우, 단자 1이 드레인, 단자 2가 소오스가 되고, 게이트 전압 V_GS를 높게 유지하면 FET 4는 항상 트라이오드 영역에 머물게 되며, FET가 디플리션 모우드이므로 FET 5도 항상 트라이오드 영역에 머무르게 된다. 따라서 FET 4의 드레인 전류 I_DI과 FET 5의 드레인 전류 I_D2는 식(1)의 관계로부터 다음과 같이 얻어진다.

여기서 V_G는 접지에 대한 게이트 전압이며, 이 제6a도의 경우, FET 4의 V_GS인 V₁은 V_G와 같으며, FET 5의 V_GS인 V₁은 V_G과 같은 크기이다.

식 (2)와 (3)으로부터, 양의 전위에 있는 입력 단자에서 유입하는 전류 I_D(7)은 I_D1과 I_D2의 합으로, 다음의 식(4)와 같이 표현된다.

I_D=I_D1+I_D2=α(V_G-2V_T)V_IN

식 (4)로부터 제6a도의 회로는 V_G≥2V_T라는 조건 하에 1/〔α(V_G-2V_T)〕의 저항값을 가진 저항으로 치환될 수 있고, 그 값을 게이트 전압으로 제어할 수 있음을 알 수 있다. 입력 전압이 음의 값일 때 제6도의 회로에서 입력 전압을 -V_IN(V_IN≥0)이라고 표현하면, 단자 2가 단자 1보다 전위가 V_IN만큼 높으므로 이번에는 단자 1이 소오스, 단자 2가 드레인의 역할을 하고 FET 4의 V_GS인 V₁은 V₁=V_G-(-V_IN)이 되며, FET 5의 V_GS인 V₂는 V₂=0가 된다. │V_TD│≥V_IN의 경우(여기서 V_TD는 디플리션 모우드의 스레스홀드 전압이다), FET 5는 트라이오드 영역에 있게 되며, FET 4의 경우는 드레인 전압 V_D가 가상 접지가 된어 트라이오드 영역에 있게 된다. 따라서 FET 4,5를 흐르는 전류의 크기 I_D1, I_D2는 각각 다음과 같이 나타낼 수 있다.

I_D1=α〔(V_G+V_IN-V_T)V_IN-

.............(5)

I_D2=α〔(0-V_T)V_IN

.........................(6)

따라서, 음의 전위에 있는 입력단자에서 유출하는 전류 I_D(7)는

I_D=I_D1+I_D2=α(V_G-2V_T)V_IN..............................(7)

와 같이 표현된다.

이상으로 제1도의 회로는 단자 2에 대한 단자 1의 전위가 양이던 음이던 VG_G≥2V_T이므로 항상 R=1/〔α(V_G-2V_T)〕이라는 양의 저항값을 가지는 저항으로 치환될 수 있음이 증명되었다.

제7도의 회로는 제1도의 본 발명 중 FET 5의 게이트-소오스 전압 V_GS를 0볼트로 특수한 경우로 바이어스의 영향을 안 받으므로 단자 1,2 모두 어떤 전위점에 연결되어도 무방하다. 제7도의 단자의 전위를 단자 1의 전위를 V_a, 단자 2의 전위를 V_b라 하고 │V_a-V_b│≤│V_TD│라 할때, V_a＞V_b인 경우, FET 4를 흐르는 전류 I_D1과 FET 5를 흐르는 전류 I_D2는 다음과 같이 된다.

I_D1=α〔(O-V_T) (V_a-V_b)-

.................(10)

I_D2=_D〔(V_B-V_b-V_T) (V_a-V_b)-

.............(9)

단자 1에서 유입되는 전 전류 I_D는

I_D=I_D1+I_D2=α(-2V_T)(V_a-V_b)

과 같이 되어 FET 4,5는 1/〔α(-2V_T)의 저항값을 가지는 저항이 된다.

V_a＜V_b인 경우는, I_D1과 I_D2가 서로 바뀔 뿐이므로, 즉 FET 4와 FET 5의 역할이 바뀔 뿐이므로 역시 식(10)과 같은 관계가 얻어진다. 따라서, 제5도의 구성 역시 1/〔α(-2V_t)〕의 저항값을 가지는 저항으로 치환될 수 있다.

이상으로서 제1도, 제2도의 구성에 의하여 선형 저항이 얻어지는 것이 증명되었다. 이와 같은 구성 방식이 모든 물리적 현상을 고려하여도 성립되는지를, 현재 널리 사용되고 있고 매우 정확한 회로 시뮬레이션 프로그램인 SPICE 2.G를 사용하여 시뮬레이션 실험을 하였다. 제1도와 단자 2를 접지시켜서 컴퓨터 시뮬레이션을 한 결과 제8도와 같은 관계가 얻어졌다. 여기서 이 저항의 동적 범위(dynamic range)는 -│V_TD│≤│V_IN│≤│V_TD│및 V_G＞2V_TD로 결정되는데 이는 각 FET들이 트라이오드 영역에 머무르게 하기 위한 것이다. 이 제한은 FET의 제작 과정에서 V_TD를 쉽게 조정할 수 있으므로 큰 문제가 안 된다. 또 본 발명의 제1도, 제2도, 제6_a도 및 제7도에서의 단자 전압과 단자 전류와의 관계를 도시한 제8도에서 매우 미소하게나마 선형 관계에서 벗어나는 경우가 있는데, 이는 식(1)에 포함되어야 할 고차항에 의한 영향이며, 제작 과정에 따라 줄일 수 있다. 어쨌든 제8도의 도표에서 보는 바와 같이 거의 완전하게 선형인 관계가 나타난 것에서 본 발명의 구성 방식이 한쪽 단자가 일정한 전위로 유지된 전압 제어 가변 선형 저항 및 단자의 전위에 무관한 고정 선형 저항을 얻기 위해 옳은 구성 방식이란 것이 증명되었다.

한쌍의 FET로 얻을 수 있는 것보다 더 높은 저항을 얻으려면 본 발명의 제1도의 회로와 제2도의 회로를 직렬로 연결시키는 것을 생각할 수 있으나, 이것보다 제9a도 및 제9b도와 같은 구성이 선형성이 우수하다는 것이 컴퓨터 시뮬레이션 결과 알려졌다. 제1도 및 제2도는 제9a도 및 제9b도의 특수한 경우로 간주된다.

본 발명의 실용성으로는 여러 가지를 들 수 있으나, 가장 중요한 것으로 MOS 기술로 각종 능동 여과기를 집적화하는데 응용될 수 있다는 것을 뺄 수 없다. 특히, 종래의 능동 여파기에서는 동조(tunning)의 문제가 있고, 또 현재 널리 사용되는 스위치드 커패시터 여파기의 경우 스위칭에 기인하는 여러 가지 문제를 내포하는데 대하여, 본 발명의 선형 저항을 사용하여 능동 여파기를 구성하는 경우, 앞의 모든 문제가 해결된다. 뿐만 아니라, 간단한 구성과 우수한 선형성을 지닌다. 또 신호의 레벨에 따라 이득이 자동적으로 조정되는 선형성이 우수한 자동 이득 조정 회로 및 시간에 따라 시간에 따라 이득이 제어되는 선형성이 우수한 시간 이득조정 회로(time gain control circuit) 등에서 특히 MOS 기술에 의한 이 회로들의 집적화에 본 발명은 유용하게 이용될 수 있을 것이다.

본 발명의 실시예에 관한 상기의 설명은 예시적으로만 한 것이고, 본 발명의 범위를 한정하는 것이 아닌 것으로 해석되어야 한다.

Claims (3)

1. 직렬로 연결된 n(n≥1)개의 디플리션 모우드 전계효과 트랜지스터(depletion-mode FET)와 직렬로 연결된 또 다른 n개의 디플리션 모우드 FET를 병렬로 연결하고, 처음 n개의 FET의 게이트들을 모두 병렬회로의 입력 단자에 연결하며, 다른 단자를 일정 전위로 유지하고, 다른 n개의 FET의 게이트들은 한데 묶어서 여기에 제어 전압을 인가하여, 병렬 회로의 양단을 두 단자로 하여 사용하는 것을 특징으로 하는 전압제어 가변 선형 저항기.
2. 직렬로 연결된 n(n≥1)개의 디플리션 모우드 FET와, 직렬로 연결된 또 다른 n개의 디플리션 모우드 FET를 병렬로 연결하고, 처음 n개의 FET의 게이트들을 모두 병렬 회로의 한쪽 단자에 연결하고, 다른 n개의 FET의 게이트들을 병렬 회로의 다른쪽 단자에 연결하여, 병렬 회로의 양단을 두 단자로 하여 사용하는 것을 특징으로 하는 고정 선형 저항기.
3. 제1항 및 제2항에 기술된 기본 회로와 직렬 및 병렬 연결의 조합으로 이루어지는 저항기.

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