JPH10209781A - 差動回路を含む電子回路 - Google Patents
差動回路を含む電子回路Info
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- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is DC using semiconductor devices in series with the load as final control devices
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Abstract
(57)【要約】
【課題】 比較的単純な回路構成によって線形な伝達特
性が得られる入力範囲を拡大することができる差動回路
を提供すること。 【解決手段】 差動回路１０１の差動ＦＥＴM1、M2のゲ
ートの差動入力電圧Ｖinの振幅値が増大すると、制御回
路１０２の制御電圧ＶCONTが減少して、差動回路１０１
の第ＦＥＴM3、M4に流れる電流を減少させると差動回路
１０１の差動ＦＥＴM1、M2に流れる電流が増大し、差動
入力電圧Ｖinに対する入力範囲(入力ダイナミックレン
ジ)を実効的に拡大する。
性が得られる入力範囲を拡大することができる差動回路
を提供すること。 【解決手段】 差動回路１０１の差動ＦＥＴM1、M2のゲ
ートの差動入力電圧Ｖinの振幅値が増大すると、制御回
路１０２の制御電圧ＶCONTが減少して、差動回路１０１
の第ＦＥＴM3、M4に流れる電流を減少させると差動回路
１０１の差動ＦＥＴM1、M2に流れる電流が増大し、差動
入力電圧Ｖinに対する入力範囲(入力ダイナミックレン
ジ)を実効的に拡大する。
Description
【０００１】
【発明の属する技術分野】本発明は、差動回路を含む電
子回路に関わり、特に電界効果トランジスタを使用した
差動回路に関する。
子回路に関わり、特に電界効果トランジスタを使用した
差動回路に関する。
【０００２】
【従来の技術】従来より、ハードディスク用リードチャ
ネルＬＳＩ内部のフィルタ、移動体通信のＲＦ帯信号処
理ＬＳＩ内部のフィルタ等の分野では、電圧・電流変換
を行うコンダクタンスアンプ(Gm-アンプ)が利用されて
いる。
ネルＬＳＩ内部のフィルタ、移動体通信のＲＦ帯信号処
理ＬＳＩ内部のフィルタ等の分野では、電圧・電流変換
を行うコンダクタンスアンプ(Gm-アンプ)が利用されて
いる。
【０００３】すなわち、フィルタ回路の時定数をデイス
クリート素子の抵抗ＲとキャパシタＣとで構成するので
はなく、集積回路のトランスコンダクタンスアンプ(Gm-
アンプ)とキャパシタＣとによって集積化フィルタ回路
を構成し、このフィルタ回路の変動をトリミング調整に
より補償することが従来より行われている。
クリート素子の抵抗ＲとキャパシタＣとで構成するので
はなく、集積回路のトランスコンダクタンスアンプ(Gm-
アンプ)とキャパシタＣとによって集積化フィルタ回路
を構成し、このフィルタ回路の変動をトリミング調整に
より補償することが従来より行われている。
【０００４】このコンダクタンスアンプ(Gm-アンプ)の
電圧・電流変換のコンダクタンスを可変とすることによ
り、所望の特性のフィルタを実現することができる。す
なわち、Gm-アンプは、入力電圧に比例した電流を出力
する回路であり、演算増幅器(OP-アンプ)に比べ低電圧
で高速なフィルタを構成するとこが可能となる。
電圧・電流変換のコンダクタンスを可変とすることによ
り、所望の特性のフィルタを実現することができる。す
なわち、Gm-アンプは、入力電圧に比例した電流を出力
する回路であり、演算増幅器(OP-アンプ)に比べ低電圧
で高速なフィルタを構成するとこが可能となる。
【０００５】一方、OP-アンプは高い電圧利得(≒60dB)
を持っており、負帰還による仮想接地を利用してフィル
タなどの回路が設計されてる。しかし負帰還系の安定性
を確保するために補償容量を増加させなければならず、
帯域を制限してしまうという欠点がある。
を持っており、負帰還による仮想接地を利用してフィル
タなどの回路が設計されてる。しかし負帰還系の安定性
を確保するために補償容量を増加させなければならず、
帯域を制限してしまうという欠点がある。
【０００６】これに対してGm-アンプは、仮想接地では
なく一定なトランスコンダクタンスを利用して回路設計
を行うので、補償容量が不要となり、OP-アンプに比べ
帯域を延ばすことができる点で有利である。しかし、高
いＳ／Ｎと低歪な入出力特性を得るためには、入力振幅
に依らず一定なトランスコンダクタンス（線形な伝達特
性）が必要となる。またトランスコンダクタンスは広帯
域に渡り一定であることが望まれる。
なく一定なトランスコンダクタンスを利用して回路設計
を行うので、補償容量が不要となり、OP-アンプに比べ
帯域を延ばすことができる点で有利である。しかし、高
いＳ／Ｎと低歪な入出力特性を得るためには、入力振幅
に依らず一定なトランスコンダクタンス（線形な伝達特
性）が必要となる。またトランスコンダクタンスは広帯
域に渡り一定であることが望まれる。
【０００７】
【発明が解決しょうとする課題】従来より電圧・電流変
換を行うGm-アンプは、単純な差動対増幅素子によって
構成されるが、一定なトランスコンダクタンスが得られ
る入力範囲は必ずしも充分ではない。
換を行うGm-アンプは、単純な差動対増幅素子によって
構成されるが、一定なトランスコンダクタンスが得られ
る入力範囲は必ずしも充分ではない。
【０００８】図２は電圧・電流変換を行う従来の差動回
路を示しており、差動対201はＭＯＳ型電界効果トラン
ジスタ(ＭＯＳＦＥＴ)M1、M2により構成されている。
路を示しており、差動対201はＭＯＳ型電界効果トラン
ジスタ(ＭＯＳＦＥＴ)M1、M2により構成されている。
【０００９】このＭＯＳＦＥＴM1、M2はそれぞれ飽和領
域で動作するので、差動入力電圧をＶin、ＭＯＳＦＥＴ
M1、M2の相互コンダクタンスをＫ、しきい値電圧を
ＶT、それぞれのゲート・ソース間電圧をＶGS1、
ＶGS2、それぞれのゲート電圧をＶ1、Ｖ2、それぞれの
ドレイン電流をＩ1、Ｉ2、 ＭＯＳＦＥＴM1、M2の共通
ソースの電圧をＶS、ＭＯＳＦＥＴM1、M2の共通ソース
の定電流源の電流を２ＩSSとすると、下式が成立する。
域で動作するので、差動入力電圧をＶin、ＭＯＳＦＥＴ
M1、M2の相互コンダクタンスをＫ、しきい値電圧を
ＶT、それぞれのゲート・ソース間電圧をＶGS1、
ＶGS2、それぞれのゲート電圧をＶ1、Ｖ2、それぞれの
ドレイン電流をＩ1、Ｉ2、 ＭＯＳＦＥＴM1、M2の共通
ソースの電圧をＶS、ＭＯＳＦＥＴM1、M2の共通ソース
の定電流源の電流を２ＩSSとすると、下式が成立する。
【００１０】
【数１】
【００１１】
【数２】
【００１２】
【数３】
【００１３】
【数４】
【００１４】
【数５】
【００１５】
【数６】
【００１６】
【数７】
【００１７】数６、数７を数１、数２に代入することに
より、下式が得られる。
より、下式が得られる。
【００１８】
【数８】
【００１９】この数８を展開することにより、下式が得
られる。
られる。
【００２０】
【数９】
【００２１】数９を、数６、数７に代入することによ
り、下式が得られる。
り、下式が得られる。
【００２２】
【数１０】
【００２３】
【数１１】
【００２４】数１０、数１１を数１、数２に代入するこ
とにより、下式が得られる。
とにより、下式が得られる。
【００２５】
【数１２】
【００２６】
【数１３】
【００２７】差動対ＭＯＳＦＥＴM1、M2のドレインに接
続された負荷ＭＯＳＦＥＴM3、M4のドレイン電流Ｉ3、
Ｉ4がそれぞれＩSSとすると、差動出力ＯＵＴＰ、ＯＵ
ＴＮの出力電流Ｉop、Ｉonは下式のように求められる。
続された負荷ＭＯＳＦＥＴM3、M4のドレイン電流Ｉ3、
Ｉ4がそれぞれＩSSとすると、差動出力ＯＵＴＰ、ＯＵ
ＴＮの出力電流Ｉop、Ｉonは下式のように求められる。
【００２８】
【数１４】
【００２９】
【数１５】
【００３０】数１４、数１５から、電圧・電流変換を行
うGm-アンプのトランスコンダクタンスGmは、下式のよ
うに求められる。
うGm-アンプのトランスコンダクタンスGmは、下式のよ
うに求められる。
【００３１】
【数１６】
【００３２】数１４、数１５で与えられる出力電流
Ｉop、Ｉonの回路シミュレーションによる伝達特性は、
図４の403(Iop)と404(Ion)で示され、また数１６で与え
られるトランスコンダクタンスGmは図５の503と504で示
されている。
Ｉop、Ｉonの回路シミュレーションによる伝達特性は、
図４の403(Iop)と404(Ion)で示され、また数１６で与え
られるトランスコンダクタンスGmは図５の503と504で示
されている。
【００３３】この図４および図５から判るように、差動
入力電圧Ｖinが微少な振幅範囲においては差動入力電圧
Ｖinに比例して出力電流ＩOP、ＩONが変化すると言う線
形な伝達特性が得られるが、差動入力電圧Ｖinが大きく
なり出力電流ＩOP、ＩONの飽和部分に近づくと線形な伝
達特性が得られるなくなる。このように入力電圧Ｖinの
振幅が大きくなると、トランスコンダクタンスGmは大き
な値から小さな値に変化してしまう。
入力電圧Ｖinが微少な振幅範囲においては差動入力電圧
Ｖinに比例して出力電流ＩOP、ＩONが変化すると言う線
形な伝達特性が得られるが、差動入力電圧Ｖinが大きく
なり出力電流ＩOP、ＩONの飽和部分に近づくと線形な伝
達特性が得られるなくなる。このように入力電圧Ｖinの
振幅が大きくなると、トランスコンダクタンスGmは大き
な値から小さな値に変化してしまう。
【００３４】以上説明したように、電圧・電流変換を行
うGm-アンプのトランスコンダクタンスGmを構成する従
来の差動回路においては、線形な伝達特性が得られる入
力範囲(入力ダイナミックレンジ)が不十分であると言う
問題がある。
うGm-アンプのトランスコンダクタンスGmを構成する従
来の差動回路においては、線形な伝達特性が得られる入
力範囲(入力ダイナミックレンジ)が不十分であると言う
問題がある。
【００３５】一方、入力範囲を拡大する方法として、図
３のように差動対ＭＯＳＦＥＴのソースに抵抗を挿入し
た、抵抗分圧型Gm-アンプが知られている(IEEE JOURNAL
OFSOLID-STATE CIRCUITS, VOL.29,No.4, APRIL 1994,P
P.489〜499参照)。
３のように差動対ＭＯＳＦＥＴのソースに抵抗を挿入し
た、抵抗分圧型Gm-アンプが知られている(IEEE JOURNAL
OFSOLID-STATE CIRCUITS, VOL.29,No.4, APRIL 1994,P
P.489〜499参照)。
【００３６】この図３のGm-アンプは、ソース抵抗301(R
d)により入力電圧を分圧することで入力範囲を拡大して
いるが、その分だけトランスコンダクタンスが減少して
しまい、フィルタの帯域を制限してしまうという問題が
生じる。更に、寄生容量302(Cp)とソース抵抗301(Rd)と
が原因となり、Gm-アンプの伝達特性に寄生的な零点を
生じ、この零点近傍の周波数帯でトランスコンダクタン
スが変動してしまうという問題が発生する。この零点
は、Qの高いフィルタ回路では特性を劣化させる原因と
なるので、従来ではマスター・スレーブ補償回路と言う
複雑な回路構成によりキャンセルしなければならない。
d)により入力電圧を分圧することで入力範囲を拡大して
いるが、その分だけトランスコンダクタンスが減少して
しまい、フィルタの帯域を制限してしまうという問題が
生じる。更に、寄生容量302(Cp)とソース抵抗301(Rd)と
が原因となり、Gm-アンプの伝達特性に寄生的な零点を
生じ、この零点近傍の周波数帯でトランスコンダクタン
スが変動してしまうという問題が発生する。この零点
は、Qの高いフィルタ回路では特性を劣化させる原因と
なるので、従来ではマスター・スレーブ補償回路と言う
複雑な回路構成によりキャンセルしなければならない。
【００３７】従って、本発明の目的とするところは、比
較的単純な回路構成によって線形な伝達特性が得られる
入力範囲を拡大することができる差動回路を提供するこ
とにある。
較的単純な回路構成によって線形な伝達特性が得られる
入力範囲を拡大することができる差動回路を提供するこ
とにある。
【００３８】
【課題を解決するための手段】本発明の代表的な実施形
態は、差動入力電圧(Ｖin)がゲートに印加され、ソース
が共通に接続された第１と第２の電界効果トランジスタ
(M1、M2)を含む差動回路(１０１)を含む電子回路であっ
て、上記差動回路(１０１)は上記第１と第２の電界効果
トランジスタ(M1、M2)の上記ソースとソースが共通に接
続された第３と第４の電界効果トランジスタ(M3、M4)を
さらに含んでなり、上記第１の電界効果トランジスタ(M
1)のドレインと上記第３の電界効果トランジスタ(M3)の
ドレインとは差動出力の一方(OUTN)に接続され、上記第
２の電界効果トランジスタ(M2)のドレインと上記第４の
電界効果トランジスタ(M4)のドレインとは差動出力の他
方(OUTP)に接続され、上記差動回路(１０１)は上記第１
と第２の電界効果トランジスタ(M1、M2)のゲートに印加
される上記差動入力電圧(Ｖin)の振幅値の増大に応答し
て減少する制御電圧(ＶCONT)を出力ノード(ｎ３)から発
生する制御回路(１０２)をさらに具備してなり、上記制
御回路(１０２)の上記出力ノード(ｎ３)から発生する上
記制御電圧(ＶCONT)を上記差動回路(１０１)の上記第３
と第４の電界効果トランジスタ(M3、M4)のゲートに供給
せしめることを特徴とする(図１参照)。
態は、差動入力電圧(Ｖin)がゲートに印加され、ソース
が共通に接続された第１と第２の電界効果トランジスタ
(M1、M2)を含む差動回路(１０１)を含む電子回路であっ
て、上記差動回路(１０１)は上記第１と第２の電界効果
トランジスタ(M1、M2)の上記ソースとソースが共通に接
続された第３と第４の電界効果トランジスタ(M3、M4)を
さらに含んでなり、上記第１の電界効果トランジスタ(M
1)のドレインと上記第３の電界効果トランジスタ(M3)の
ドレインとは差動出力の一方(OUTN)に接続され、上記第
２の電界効果トランジスタ(M2)のドレインと上記第４の
電界効果トランジスタ(M4)のドレインとは差動出力の他
方(OUTP)に接続され、上記差動回路(１０１)は上記第１
と第２の電界効果トランジスタ(M1、M2)のゲートに印加
される上記差動入力電圧(Ｖin)の振幅値の増大に応答し
て減少する制御電圧(ＶCONT)を出力ノード(ｎ３)から発
生する制御回路(１０２)をさらに具備してなり、上記制
御回路(１０２)の上記出力ノード(ｎ３)から発生する上
記制御電圧(ＶCONT)を上記差動回路(１０１)の上記第３
と第４の電界効果トランジスタ(M3、M4)のゲートに供給
せしめることを特徴とする(図１参照)。
【００３９】本発明の代表的な実施形態によれば、差動
入力電圧(Ｖin)の振幅値が増大した場合には、制御回路
(１０２)の出力ノード(ｎ３)から発生する制御電圧(Ｖ
CONT)が減少して、差動回路(１０１)の第３と第４の電
界効果トランジスタ(M3、M4)に流れる電流が減少する。
この電流の減少に応じて差動回路(１０１)の第１と第２
の電界効果トランジスタ(M1、M2)に流れる電流が増大す
るので、差動回路(１０１)に印加される差動入力電圧
(Ｖin)に対する入力範囲(入力ダイナミックレンジ)を実
効的に拡大することが可能となる。
入力電圧(Ｖin)の振幅値が増大した場合には、制御回路
(１０２)の出力ノード(ｎ３)から発生する制御電圧(Ｖ
CONT)が減少して、差動回路(１０１)の第３と第４の電
界効果トランジスタ(M3、M4)に流れる電流が減少する。
この電流の減少に応じて差動回路(１０１)の第１と第２
の電界効果トランジスタ(M1、M2)に流れる電流が増大す
るので、差動回路(１０１)に印加される差動入力電圧
(Ｖin)に対する入力範囲(入力ダイナミックレンジ)を実
効的に拡大することが可能となる。
【００４０】
【発明の実施の形態】図１は電圧・電流変換を行う本発
明の実施例による差動回路を示しており、差動入力電圧
Ｖinの電圧・電流変換を行う差動回路１０１はＭＯＳＦ
ＥＴM1、M2、M3、M4により構成され、制御回路１０２は
差動回路１０１の入力範囲を拡大する回路であり、ソー
スが共通接続されたＭＯＳＦＥＴM9、M5、M7、M8、M6と
カレントミラー回路を構成するＭＯＳＦＥＴM14、M15、
M16、M17、M18により構成されている。
明の実施例による差動回路を示しており、差動入力電圧
Ｖinの電圧・電流変換を行う差動回路１０１はＭＯＳＦ
ＥＴM1、M2、M3、M4により構成され、制御回路１０２は
差動回路１０１の入力範囲を拡大する回路であり、ソー
スが共通接続されたＭＯＳＦＥＴM9、M5、M7、M8、M6と
カレントミラー回路を構成するＭＯＳＦＥＴM14、M15、
M16、M17、M18により構成されている。
【００４１】差動回路１０１のＭＯＳＦＥＴM1、M2、M
3、M4はそれぞれ飽和領域で動作し、ＭＯＳＦＥＴM1、M
2、M3、M4は略等しい相互コンダクタンスＫ、略等しい
しきい値電圧をＶTを有しており、ＭＯＳＦＥＴM1、M
2、M3、M4の共通ソースの定電流源の電流を４ＩSSとす
る。差動回路１０１に供給される差動入力電圧ＶinはＭ
ＯＳＦＥＴM1、M2のゲートに印加され、ＭＯＳＦＥＴM
3、M4のゲートには制御回路１０２の出力ノードｎ３の
制御電圧ＶCONTが供給される。
3、M4はそれぞれ飽和領域で動作し、ＭＯＳＦＥＴM1、M
2、M3、M4は略等しい相互コンダクタンスＫ、略等しい
しきい値電圧をＶTを有しており、ＭＯＳＦＥＴM1、M
2、M3、M4の共通ソースの定電流源の電流を４ＩSSとす
る。差動回路１０１に供給される差動入力電圧ＶinはＭ
ＯＳＦＥＴM1、M2のゲートに印加され、ＭＯＳＦＥＴM
3、M4のゲートには制御回路１０２の出力ノードｎ３の
制御電圧ＶCONTが供給される。
【００４２】制御回路１０２のＭＯＳＦＥＴM9、M5、M
7、M8、M6は略等しい相互コンダクタンスＫ、略等しい
しきい値電圧をＶTを有しており、ＭＯＳＦＥＴM1、M
2、M3、M4の共通ソースのノードｎ２に接続された定電
流源の電流は５ＩSSとされている。ＭＯＳＦＥＴM5、M6
のゲートには差動回路１０１に供給される差動入力電圧
Ｖinが印加され、ＭＯＳＦＥＴM9のゲートにはこの差動
入力電圧Ｖinの中間電圧ＶCMが印加されている。インピ
ーダンス素子としてのＭＯＳＦＥＴM7、M8のゲートとド
レインとは短絡されておりＭＯＳＦＥＴM7、M8はダイオ
ード接続されている。
7、M8、M6は略等しい相互コンダクタンスＫ、略等しい
しきい値電圧をＶTを有しており、ＭＯＳＦＥＴM1、M
2、M3、M4の共通ソースのノードｎ２に接続された定電
流源の電流は５ＩSSとされている。ＭＯＳＦＥＴM5、M6
のゲートには差動回路１０１に供給される差動入力電圧
Ｖinが印加され、ＭＯＳＦＥＴM9のゲートにはこの差動
入力電圧Ｖinの中間電圧ＶCMが印加されている。インピ
ーダンス素子としてのＭＯＳＦＥＴM7、M8のゲートとド
レインとは短絡されておりＭＯＳＦＥＴM7、M8はダイオ
ード接続されている。
【００４３】制御回路１０２において差動入力電圧Ｖin
の直流レベルの中間電圧ＶCMがゲートに印加されたＭＯ
ＳＦＥＴM9のソースフォロワの作用によって、差動入力
電圧Ｖinの振幅値に拘わらず、共通ソースのノードｎ２
の電位は安定化されている。
の直流レベルの中間電圧ＶCMがゲートに印加されたＭＯ
ＳＦＥＴM9のソースフォロワの作用によって、差動入力
電圧Ｖinの振幅値に拘わらず、共通ソースのノードｎ２
の電位は安定化されている。
【００４４】すなわち、差動入力電圧Ｖinの振幅値が零
の時(すなわち、無入力信号状態の時)には、制御回路１
０２の出力ノードｎ３の制御電圧ＶCONTは差動入力電圧
Ｖinの直流レベルの中間電圧ＶCMにバランスされてい
る。この結果、差動回路１０１のＭＯＳＦＥＴM1、M2、
M3、M4の各ドレインにはＩSSの等しい電流が流れ、制御
回路１０２のＭＯＳＦＥＴM9、M5、M7、M8、M6の各ドレ
インにはＩSSの等しい電流が流れる。従って、差動回路
１０１の共通ソースのノードｎ１の電位と制御回路１０
２の共通ソースのノードｎ２の電位とは、下式で与えら
れる。
の時(すなわち、無入力信号状態の時)には、制御回路１
０２の出力ノードｎ３の制御電圧ＶCONTは差動入力電圧
Ｖinの直流レベルの中間電圧ＶCMにバランスされてい
る。この結果、差動回路１０１のＭＯＳＦＥＴM1、M2、
M3、M4の各ドレインにはＩSSの等しい電流が流れ、制御
回路１０２のＭＯＳＦＥＴM9、M5、M7、M8、M6の各ドレ
インにはＩSSの等しい電流が流れる。従って、差動回路
１０１の共通ソースのノードｎ１の電位と制御回路１０
２の共通ソースのノードｎ２の電位とは、下式で与えら
れる。
【００４５】
【数１７】
【００４６】すなわち、制御回路１０２のダイオード接
続のＭＯＳＦＥＴM7、M8は出力ノードｎ３の制御電圧Ｖ
CONTを共通ソースのノードｎ２の電位によりゲート・ソ
ース間電圧ＶGS分高い電圧に制御するレベルシフト素子
として動作する。
続のＭＯＳＦＥＴM7、M8は出力ノードｎ３の制御電圧Ｖ
CONTを共通ソースのノードｎ２の電位によりゲート・ソ
ース間電圧ＶGS分高い電圧に制御するレベルシフト素子
として動作する。
【００４７】この結果、中間電圧ＶCMがゲートに印加さ
れたＭＯＳＦＥＴM9のゲート・ソース間電圧ＶGS9とレ
ベルシフト素子としてのダイオード接続ＭＯＳＦＥＴM7
のゲート・ソース間電圧ＶGS7とは、下式のように相殺
されて、出力ノードｎ３の制御電圧ＶCONTは下式のよう
に中間電圧ＶCMにバランスする。
れたＭＯＳＦＥＴM9のゲート・ソース間電圧ＶGS9とレ
ベルシフト素子としてのダイオード接続ＭＯＳＦＥＴM7
のゲート・ソース間電圧ＶGS7とは、下式のように相殺
されて、出力ノードｎ３の制御電圧ＶCONTは下式のよう
に中間電圧ＶCMにバランスする。
【００４８】
【数１８】
【００４９】出力ノードｎ３の制御電圧ＶCONTがなんら
かの理由によって中間電圧ＶCMより高くなると、ダイオ
ード接続ＭＯＳＦＥＴM7、M8の電流がＩSSより増加し
て、この増加分に応じてＭＯＳＦＥＴM9、M5、M6の電流
が減少する。従って、カレントミラー回路のＭＯＳＦＥ
ＴM14、M15、M16、M17、M18の電流も減少して、出力ノ
ードｎ３の制御電圧ＶCONTは中間電圧ＶCMまで低下す
る。
かの理由によって中間電圧ＶCMより高くなると、ダイオ
ード接続ＭＯＳＦＥＴM7、M8の電流がＩSSより増加し
て、この増加分に応じてＭＯＳＦＥＴM9、M5、M6の電流
が減少する。従って、カレントミラー回路のＭＯＳＦＥ
ＴM14、M15、M16、M17、M18の電流も減少して、出力ノ
ードｎ３の制御電圧ＶCONTは中間電圧ＶCMまで低下す
る。
【００５０】一方、差動回路１０１のＭＯＳＦＥＴM1、
M2のドレイン電流の和を２Ｉdsとすれば、差動入力電圧
Ｖinの振幅値が零でない時(すなわち、有入力信号状態
の時)の差動回路１０１のＭＯＳＦＥＴM1、M2のドレイ
ン電流Ｉ1、Ｉ2は、上記の数１２、数１３と同様にそれ
ぞれ下式で与えられる。
M2のドレイン電流の和を２Ｉdsとすれば、差動入力電圧
Ｖinの振幅値が零でない時(すなわち、有入力信号状態
の時)の差動回路１０１のＭＯＳＦＥＴM1、M2のドレイ
ン電流Ｉ1、Ｉ2は、上記の数１２、数１３と同様にそれ
ぞれ下式で与えられる。
【００５１】
【数１９】
【００５２】
【数２０】
【００５３】この時、制御回路１０２ではＭＯＳＦＥＴ
M9のソースフォロワの作用により共通ソースのノードｎ
２の電位は略安定化されているため、同様に差動入力電
圧Ｖinが供給されるＭＯＳＦＥＴM5、M6は差動対のＭＯ
ＳＦＥＴの伝達特性ではなく、ソース接地のＭＯＳＦＥ
Ｔの伝達特性によりそれぞれのドレイン電流Ｉ5、Ｉ6お
よびドレイン電流の和Ｉ5＋Ｉ6が下式のように求められ
る。
M9のソースフォロワの作用により共通ソースのノードｎ
２の電位は略安定化されているため、同様に差動入力電
圧Ｖinが供給されるＭＯＳＦＥＴM5、M6は差動対のＭＯ
ＳＦＥＴの伝達特性ではなく、ソース接地のＭＯＳＦＥ
Ｔの伝達特性によりそれぞれのドレイン電流Ｉ5、Ｉ6お
よびドレイン電流の和Ｉ5＋Ｉ6が下式のように求められ
る。
【００５４】
【数２１】
【００５５】
【数２２】
【００５６】
【数２３】
【００５７】
【数２４】
【００５８】
【数２５】
【００５９】
【数２６】
【００６０】
【数２７】
【００６１】
【数２８】
【００６２】一方、制御回路１０２で安定化されている
ソースフォロワのＭＯＳＦＥＴM9のドレイン電流で駆動
されるカレントミラー回路の出力側ＭＯＳＦＥＴM15、M
16、M17、M18により４ＩSSの電流が供給されているの
で、ダイオード接続ＭＯＳＦＥＴM7、M8のドレイン電流
の和Ｉ7＋Ｉ8が下式のように求められる。
ソースフォロワのＭＯＳＦＥＴM9のドレイン電流で駆動
されるカレントミラー回路の出力側ＭＯＳＦＥＴM15、M
16、M17、M18により４ＩSSの電流が供給されているの
で、ダイオード接続ＭＯＳＦＥＴM7、M8のドレイン電流
の和Ｉ7＋Ｉ8が下式のように求められる。
【００６３】
【数２９】
【００６４】ところで、上式で差動入力電圧Ｖinが零の
時にはＩ7＋Ｉ8＝２ＩSSであるので、下式が与えられ
る。
時にはＩ7＋Ｉ8＝２ＩSSであるので、下式が与えられ
る。
【００６５】
【数３０】
【００６６】この数３０を数２９に代入すると、下式が
与えられる。
与えられる。
【００６７】
【数３１】
【００６８】従って、数２８と数３１から、制御回路１
０２のＭＯＳＦＥＴM5、M7、M8、M6のドレイン電流の和
Ｉ5＋Ｉ6＋Ｉ7＋Ｉ8が下式のように求められる。
０２のＭＯＳＦＥＴM5、M7、M8、M6のドレイン電流の和
Ｉ5＋Ｉ6＋Ｉ7＋Ｉ8が下式のように求められる。
【００６９】
【数３２】
【００７０】この数３２を展開すると、下式が求められ
る。
る。
【００７１】
【数３３】
【００７２】これらの数２８と数３１と数３２とから、
差動入力電圧Ｖinの振幅値に比例して制御回路１０２の
ＭＯＳＦＥＴM、M6のドレイン電流の和Ｉ5＋Ｉ6は増加
する分制御回路１０２のダイオード接続ＭＯＳＦＥＴM
7、M8のドレイン電流の和Ｉ7＋Ｉ8が減少し、差動入力
電圧Ｖinの振幅値の変化と略無関係に制御回路１０２の
ＭＯＳＦＥＴM5、M7、M8、M6のドレイン電流の和Ｉ5＋
Ｉ6＋Ｉ7＋Ｉ8が略一定となり、制御回路１０２の共通
ソースのノードｎ２の電位Ｖn2も略一定となることが理
解される。
差動入力電圧Ｖinの振幅値に比例して制御回路１０２の
ＭＯＳＦＥＴM、M6のドレイン電流の和Ｉ5＋Ｉ6は増加
する分制御回路１０２のダイオード接続ＭＯＳＦＥＴM
7、M8のドレイン電流の和Ｉ7＋Ｉ8が減少し、差動入力
電圧Ｖinの振幅値の変化と略無関係に制御回路１０２の
ＭＯＳＦＥＴM5、M7、M8、M6のドレイン電流の和Ｉ5＋
Ｉ6＋Ｉ7＋Ｉ8が略一定となり、制御回路１０２の共通
ソースのノードｎ２の電位Ｖn2も略一定となることが理
解される。
【００７３】尚、数３３はノードｎ２の電位Ｖn2が交流
的に変動しないことを示し、ノードｎ２の直流電位Ｖn2
は数１７で与えられるものである。
的に変動しないことを示し、ノードｎ２の直流電位Ｖn2
は数１７で与えられるものである。
【００７４】従って、数３１に従って制御回路１０２の
インピーダンス素子としてのダイオード接続のＭＯＳＦ
ＥＴM7、M8のドレイン電流の和Ｉ7＋Ｉ8が減少する分、
ダイオード接続のＭＯＳＦＥＴM7、M8の電圧、すなわち
制御回路１０２の出力ノードｎ３と共通ソースのノード
ｎ２との間の電位差が減少する。この電位差はダイオー
ド接続のＭＯＳＦＥＴM7、M8のゲート・ソース間電圧Ｖ
GS7であり、数３１の半分がダイオード接続のＭＯＳＦ
ＥＴM7のドレイン電流Ｉ7であるので、下式が求められ
る。
インピーダンス素子としてのダイオード接続のＭＯＳＦ
ＥＴM7、M8のドレイン電流の和Ｉ7＋Ｉ8が減少する分、
ダイオード接続のＭＯＳＦＥＴM7、M8の電圧、すなわち
制御回路１０２の出力ノードｎ３と共通ソースのノード
ｎ２との間の電位差が減少する。この電位差はダイオー
ド接続のＭＯＳＦＥＴM7、M8のゲート・ソース間電圧Ｖ
GS7であり、数３１の半分がダイオード接続のＭＯＳＦ
ＥＴM7のドレイン電流Ｉ7であるので、下式が求められ
る。
【００７５】
【数３４】
【００７６】従って、数３４で与えられる制御回路１０
２のインピーダンス素子としてのダイオード接続のＭＯ
ＳＦＥＴM7のゲート・ソース間電圧ＶGS7が差動回路１
０１のＭＯＳＦＥＴM3、M4のゲート・ソース間に印加さ
れると考えることができるので、ＭＯＳＦＥＴM3、M4の
ドレイン電流Ｉ3、Ｉ4は下式で与えられる。
２のインピーダンス素子としてのダイオード接続のＭＯ
ＳＦＥＴM7のゲート・ソース間電圧ＶGS7が差動回路１
０１のＭＯＳＦＥＴM3、M4のゲート・ソース間に印加さ
れると考えることができるので、ＭＯＳＦＥＴM3、M4の
ドレイン電流Ｉ3、Ｉ4は下式で与えられる。
【００７７】
【数３５】
【００７８】一方、差動回路１０１の共通ソースのノー
ドｎ１の定電流源によってＭＯＳＦＥＴM1、M2、M3、M4
のドレイン電流の和Ｉ1＋Ｉ2＋Ｉ3＋Ｉ4は４ＩSSに設定
されるので、数１９、数２０、数３５より、下式が得ら
れる。
ドｎ１の定電流源によってＭＯＳＦＥＴM1、M2、M3、M4
のドレイン電流の和Ｉ1＋Ｉ2＋Ｉ3＋Ｉ4は４ＩSSに設定
されるので、数１９、数２０、数３５より、下式が得ら
れる。
【００７９】
【数３６】
【００８０】差動回路１０１において、差動出力ＯＵＴ
ＮにはＭＯＳＦＥＴM1のドレインとＭＯＳＦＥＴM3のド
レインとが接続され、差動出力ＯＵＴＰにはＭＯＳＦＥ
ＴM2のドレインとＭＯＳＦＥＴM4のドレインとが接続さ
れている。
ＮにはＭＯＳＦＥＴM1のドレインとＭＯＳＦＥＴM3のド
レインとが接続され、差動出力ＯＵＴＰにはＭＯＳＦＥ
ＴM2のドレインとＭＯＳＦＥＴM4のドレインとが接続さ
れている。
【００８１】従って、差動出力ＯＵＴＮに接続されたＭ
ＯＳＦＥＴM1のドレイン電流Ｉ3とＭＯＳＦＥＴM3のド
レイン電流Ｉ3との和は、数１９、数３５、数３６とを
用いて整理すると、下式で与えられる。
ＯＳＦＥＴM1のドレイン電流Ｉ3とＭＯＳＦＥＴM3のド
レイン電流Ｉ3との和は、数１９、数３５、数３６とを
用いて整理すると、下式で与えられる。
【００８２】
【数３７】
【００８３】同様に、差動出力ＯＵＴＰに接続されたＭ
ＯＳＦＥＴM2のドレイン電流Ｉ2とＭＯＳＦＥＴM43のド
レイン電流Ｉ4との和は、数２０、数３５、数３６とを
用いて整理すると、下式で与えられる。
ＯＳＦＥＴM2のドレイン電流Ｉ2とＭＯＳＦＥＴM43のド
レイン電流Ｉ4との和は、数２０、数３５、数３６とを
用いて整理すると、下式で与えられる。
【００８４】
【数３８】
【００８５】差動回路１０１の差動対ＭＯＳＦＥＴM1、
M2のドレインに接続された負荷ＭＯＳＦＥＴM10、M11、
M12、M13の各ドレイン電流がＩSSとすると、差動出力Ｏ
ＵＴＰ、ＯＵＴＮの出力電流Ｉop、Ｉonは下式のように
求められる。
M2のドレインに接続された負荷ＭＯＳＦＥＴM10、M11、
M12、M13の各ドレイン電流がＩSSとすると、差動出力Ｏ
ＵＴＰ、ＯＵＴＮの出力電流Ｉop、Ｉonは下式のように
求められる。
【００８６】
【数３９】
【００８７】
【数４０】
【００８８】数３９、数４０から、電圧・電流変換を行
うGm-アンプのトランスコンダクタンスGmは、下式のよ
うに求められる。
うGm-アンプのトランスコンダクタンスGmは、下式のよ
うに求められる。
【００８９】
【数４１】
【００９０】数３９、数４０で与えられる出力電流
Ｉop、Ｉonの回路シミュレーションによる伝達特性は、
図４の401(Iop)と402(Ion)で示され、また数４１で与え
られるトランスコンダクタンスGmは図５の501と502で示
されている。
Ｉop、Ｉonの回路シミュレーションによる伝達特性は、
図４の401(Iop)と402(Ion)で示され、また数４１で与え
られるトランスコンダクタンスGmは図５の501と502で示
されている。
【００９１】この図４および図５から判るように、差動
入力電圧Ｖinの振幅値が大きくなって出力電流Ｉop、Ｉ
onの絶対値が２ＩSSの付近まで線形な伝達特性が得ら
れ、トランスコンダクタンスGmは大きな値を保ち、線形
な伝達特性が得られる入力範囲(入力ダイナミックレン
ジ)を拡大することができる。
入力電圧Ｖinの振幅値が大きくなって出力電流Ｉop、Ｉ
onの絶対値が２ＩSSの付近まで線形な伝達特性が得ら
れ、トランスコンダクタンスGmは大きな値を保ち、線形
な伝達特性が得られる入力範囲(入力ダイナミックレン
ジ)を拡大することができる。
【００９２】以上、本発明の好適な実施形態を詳細に説
明したが、本発明はこの好適な実施形態に限定されるも
のではなく、その基本的技術思想の範囲内で種々の変形
が可能であることは言うまでもない。
明したが、本発明はこの好適な実施形態に限定されるも
のではなく、その基本的技術思想の範囲内で種々の変形
が可能であることは言うまでもない。
【００９３】例えば、差動回路１０１のＭＯＳＦＥＴと
制御回路１０２のＭＯＳＦＥＴとは、シリコン等の接合
型電界効果トランジスタに置換することも可能であり、
さらには化合物半導体等によるＭＥＳＦＥＴ型の電界効
果トランジスタに置換するも可能である。
制御回路１０２のＭＯＳＦＥＴとは、シリコン等の接合
型電界効果トランジスタに置換することも可能であり、
さらには化合物半導体等によるＭＥＳＦＥＴ型の電界効
果トランジスタに置換するも可能である。
【００９４】また、ハードディスク用リードチャネルＬ
ＳＩ内部のフィルタ、移動体通信のＲＦ帯信号処理ＬＳ
Ｉ内部のフィルタ等の分野における電圧・電流変換を行
うコンダクタンスアンプ(Gm-アンプ)の差動回路に限定
されるものではなく、線形な伝達特性が得られる入力範
囲(入力ダイナミックレンジ)を拡大することの可能な汎
用の差動回路に適用することができる。
ＳＩ内部のフィルタ、移動体通信のＲＦ帯信号処理ＬＳ
Ｉ内部のフィルタ等の分野における電圧・電流変換を行
うコンダクタンスアンプ(Gm-アンプ)の差動回路に限定
されるものではなく、線形な伝達特性が得られる入力範
囲(入力ダイナミックレンジ)を拡大することの可能な汎
用の差動回路に適用することができる。
【００９５】
【発明の効果】本発明によれば、比較的単純な回路構成
によって線形な伝達特性が得られる入力範囲を拡大する
ことができる差動回路を提供することが可能となる。
によって線形な伝達特性が得られる入力範囲を拡大する
ことができる差動回路を提供することが可能となる。
【図１】本発明の実施例による差動回路である。
【図２】従来の差動回路である。
【図３】他の従来の差動回路である。
【図４】図１の差動回路と図２の差動回路の出力電流の
伝達特性を示す特性図である。
伝達特性を示す特性図である。
【図５】図１の差動回路と図２の差動回路のトランスコ
ンダクタンスを示す特性図である。
ンダクタンスを示す特性図である。
Ｖin…差動入力電圧、１０１…差動回路、１０２…制御
回路、M1、M2…第１と第２の電界効果トランジスタ、M
3、M4…第３と第４の電界効果トランジスタ、OUTP、OUT
N…差動出力、ＶCONT…制御電圧。
回路、M1、M2…第１と第２の電界効果トランジスタ、M
3、M4…第３と第４の電界効果トランジスタ、OUTP、OUT
N…差動出力、ＶCONT…制御電圧。
Claims (3)
- 【請求項１】差動入力電圧がゲートに印加され、ソース
が共通に接続された第１と第２の電界効果トランジスタ
を含む差動回路を含む電子回路であって、 上記差動回路は上記第１と第２の電界効果トランジスタ
の上記ソースとソースが共通に接続された第３と第４の
電界効果トランジスタをさらに含んでなり、 上記第１の電界効果トランジスタのドレインと上記第３
の電界効果トランジスタのドレインとは差動出力の一方
に接続され、上記第２の電界効果トランジスタのドレイ
ンと上記第４の電界効果トランジスタのドレインとは差
動出力の他方に接続され、 上記差動回路は上記第１と第２の電界効果トランジスタ
のゲートに印加される上記差動入力電圧の振幅値の増大
に応答して減少する制御電圧を出力ノードから発生する
制御回路をさらに具備してなり、 上記制御回路の上記出力ノードから発生する上記制御電
圧を上記差動回路の上記第３と第４の電界効果トランジ
スタのゲートに供給せしめることを特徴とする電子回
路。 - 【請求項２】上記制御回路は、 上記差動入力電圧がゲートに印加され、ソースが共通に
接続され、ドレインが上記出力ノードに共通に接続され
た第５と第６の電界効果トランジスタと、 上記第５と第６の電界効果トランジスタの上記ソースと
共通にソースが接続され、ゲートとドレインとが上記出
力ノードに共通に接続された第７と第８の電界効果トラ
ンジスタと、 上記第５と第６の電界効果トランジスタの上記ソースと
上記第７と第８の電界効果トランジスタの上記ソースと
共通にソースが接続され、ゲートに上記差動入力信号電
圧の直流電圧が供給される第９の電界効果トランジスタ
と、 入力が上記第９の電界効果トランジスタのドレインに接
続され、出力が上記出力ノードに共通に接続されたカレ
ントミラー回路とを含むことを特徴とする請求項１に記
載の電子回路。 - 【請求項３】上記差動回路の上記第１と第２の電界効果
トランジスタの上記ソースと上記第３と第４の電界効果
トランジスタの上記ソースには第１の定電流源が接続さ
れ、 上記制御回路の上記第５と第６の電界効果トランジスタ
の上記ソースと上記第７と第８の電界効果トランジスタ
の上記ソースには第２の定電流源が接続され、 上記第２の定電流源の定電流は上記第１の定電流源の定
電流の略５／４倍に設定されていることを特徴とする請
求項１に記載の電子回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00612097A JP3534375B2 (ja) | 1997-01-17 | 1997-01-17 | 差動回路を含む電子回路 |
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| US09/008,424 US5963064A (en) | 1997-01-17 | 1998-01-16 | Linear transfer voltage to current circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00612097A JP3534375B2 (ja) | 1997-01-17 | 1997-01-17 | 差動回路を含む電子回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH10209781A true JPH10209781A (ja) | 1998-08-07 |
| JP3534375B2 JP3534375B2 (ja) | 2004-06-07 |
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ID=11629660
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|---|---|---|---|
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|---|---|
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| US6812781B2 (en) | 2000-03-31 | 2004-11-02 | Seiko Epson Corporation | Differential amplifier, semiconductor device, power supply circuit and electronic equipment using the same |
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| KR100450755B1 (ko) * | 2002-06-04 | 2004-10-01 | 한국전자통신연구원 | 고선형성 및 고이득을 갖는 트랜스컨덕터 증폭기 |
| WO2005036736A1 (en) * | 2003-10-13 | 2005-04-21 | Koninklijke Philips Electronics N.V. | Transconductance circuit |
| US7944035B2 (en) * | 2006-05-22 | 2011-05-17 | International Rectifier Corporation | Double sided semiconduction device with edge contact and package therefor |
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| KR100863021B1 (ko) * | 2007-06-27 | 2008-10-13 | 주식회사 하이닉스반도체 | 입력 회로 |
| US8441288B2 (en) | 2011-04-19 | 2013-05-14 | Sand 9, Inc. | Differential current signal circuit |
| KR102679071B1 (ko) * | 2016-11-24 | 2024-07-01 | 에스케이하이닉스 주식회사 | 버퍼 회로, 이를 이용하는 반도체 장치 및 시스템 |
| US10897342B2 (en) * | 2017-03-22 | 2021-01-19 | Rohm Co., Ltd. | Single-line serial data transmission circuit and single-line serial data transmission method |
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|---|---|---|---|---|
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| US5101126A (en) * | 1990-10-15 | 1992-03-31 | Analog Devices, Inc. | Wide dynamic range transconductance stage |
| JP3333239B2 (ja) * | 1991-12-05 | 2002-10-15 | 株式会社東芝 | 可変利得回路 |
| JP3383042B2 (ja) * | 1993-12-22 | 2003-03-04 | 株式会社東芝 | 差動入力回路 |
-
1997
- 1997-01-17 JP JP00612097A patent/JP3534375B2/ja not_active Expired - Fee Related
-
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- 1998-01-14 KR KR1019980000798A patent/KR19980070499A/ko not_active Application Discontinuation
- 1998-01-16 US US09/008,424 patent/US5963064A/en not_active Expired - Lifetime
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