KR840008190A - 연상 어레이 - Google Patents

Abstract

내용 없음.

Description

연상 어레이

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 연상 처리기의 블록선도.

제2도는 처리용 셀의 상호접속을 보인 연상처리기 칩에 대한 예시도.

제3도는 인접 처리 셀 간의 일차적인 수평 산호접속을 보인 예시도.

Claims (22)

1. 처리기 셀 어레이의 각 처리기셀이 이웃셀에 연결된 입/출력 수단을 갖는 단일 비트 처리기, 외부 제어레지스터, 데이터 기억용의 내부 레지스터 수단, 처리수단, 제어수단, 외부 메모리를 호출하는 수단 및 구성 제어 수단을 구비하며, 상기 처리기 셀 어레이가 외부 명령에 동시에 응답하여 상기 내부 레지스터 수단내의 데이터를 처리하며, 상기 각 처리기 셀이 그것의 내부 레지스터 수단내에 구성 비트를 포함하고, 그것의 내용 을처리 수단에 의해 처리될 수 있으며 참 조건으로 세트될 때 세포형 처리기용 제어수단으로 하여금 외부 제어 명령에 대한 응답을 수정하거나 조절하게 하는 제어 또는 마스크 기능을 수행하는 것을 특징으로 하는 세포형 어레이 처리기.
2. 제1항에 있어서, 상기 구성 수단이 데이터가 이웃 셀로부터 좌측, 우측, 위 혹은 아래로 시프트되고, 디스에이블 마스크 기능을 포함하는 상기 셀들 바이패스 시켜서 각각 상기 셀의 우측, 좌측, 위 혹은 아래로 통과시키는 디스에이블과; 상기 셀이 디스에이블 마스크 기능을 위한 것처럼 동작하지만, 그 밖에도 상기 시프트된 데이터를 받아들여서 그것을 기억 시킬 수 있도록 하는 스킵과; 세포형 어레이의 한 행에서 다수의 인접셀에 의해 형성된 한 위어드의 최하위 비트를 제공하도록 상기 셀을 정의하는 LSS와; 상기 워어드의 중간 위치 비트를 제공하도록 상기 셀을 정의하는 ISS와; 상기 워어드의 최상위 비트를 제공하도록 상기 셀을 정의하는 MSS로 구성된 그룹으로부터 선택된 마스크 기능을 수행할 수 있는 세포형 어레이 처리기.
3. 제1항에 있어서, 한행의 좌측으로 부터의 산술 신호가 그것 위에 있는 행의 우측상의 각 신호에 연결되며, 최상부 행의 좌측으로 부터의 산술신호가 최하부행의 우측에 연결되므로, 워어드들이 다수의 행을 가로 질러 분산될 수 있는 세포형 어레이 처리기.
4. 제1항에 있어서, 상기 세포형 어레이가 처리셀의 행들과 열들로 이루어지고 상기 구성 비트 수단이 상기어레이에 있어서 행의 길이보다 크거나 작은 워어드 길이를 정의 할 수 있는 세포형 어레이 처리기.
5. 제4항에 있어서, 각 처리기 셀이 마스크 기능을 정의하는 구성 비트의 조합을 해독하기 위한 해독기를 가지고 있는 세포형 어레이 처리기.
6. 제2항에 있어서, 각 처리기 셀이 독립적으로 구성될 수도 있는 세포형어레이 처리기.
7. 제1항에 있어서, 각 셀이 1비트 폭과 N비트 길이로 조직된 다중 포오트 RAM을 내장하고 있으며, 상기 비트가 유우저 데이터 뿐만 아니라 구성, 상태 및 입/출력 데이터를 기억하며, 이들 모든 비트가 산술 및 논리 유니트에 의해 동등하게 연산될 수 있는 세포형 어레이 처리기.
8. 단일 명령 세트에 응답하는 복수의 처리기 셀을 갖는 연산 어레이에 있어서, 상기 어레이가 구성 제어 신호를 구성 제어 수단에 제공하고, 상기 구성 제어수단이 상기 처리기 셀들중 적어도 하나에 데이터 기억 수단을 갖추고 있는 것을 특징으로 하는 연상 어레이.
9. 단일 명령세트에 응답하는 처리기셀을 갖춘 형태의 연상 어레이 처리기에 있어서, 상기 처리기가 상기 처리기 셀들 중의 적어도 하나에 구성 비트 기억 수단을 구비한 것을 특징으로 하는 연상 어레이 처리기.
10. 제9항에 있어서, 상기 처리기가 상기 처리기 셀들 중 최소한 두 개에 구성 비트 기억 수단을 구비하고 있는 연상 어레이 처리기.
11. 제9항에 있어서, 상기 처리기가 상기 처리기 셀들 각각에 구성 비트기억 수단을 구비하고 있는 연상 어레이 처리기.
12. 최소한 한행에 배열되는 복수의 처리기 셀을 갖는 연상 어레이 처리기에 있어서, 상기 처리기 셀들이 최소한 한 행을 따라 인접 셀들을 연결하는 5가지 산술 경로를 갖는 연상 어레이 처리기.
13. 제12항에 있어서, 상기 5가지 산술 경로는 캐리 경로, 경로, 경로/루우프 경로 및 상태 경로인 연상 어레이 처리기.
14. 제13항에 있어서, 항의 한 끝에 있는 처리기 셀은 상기 5가지 경로를 거쳐 행의 다른 끝에서 처리기 셀에 연결되는 연상어레이 처리기.
15. 제14항에 있어서, 항의 한 끝에 있는 처리기 셀이 인접 행의 다른 끝에서 처리기 셀에 연결되는 연상 어레이 처리기.
16. 복수의 처리기 셀들을 갖는 연상 어레이 처리기에 있어서, 각각의 상기 처리기 셀들과 관련된 횡단 수평 멀티 플렉서를 구비하고 있는 것을 특징으로 하는 연상 어레이 처리기.
17. 제1, 제2입력과 출력을 갖춘 제1, 제2 및 제3의 2입력 멀티플렉서와, 각각 입력, 출력 및 제어라인을 갖춘 제1 및 제2,3상태 버퍼와, 제1 및 제2포오르와 제어라인을 갖춘 양방향성 전송 게이트와, 데이터-인 경로, 데이터-아웃 경로, 좌측 경로 및 우측 경로로 구성된 횡단 수평 멀티 플렉서에 있어서, a) 상기 제1,2입력 멀티플렉서의 상기 제1입력 상기 제2,3상태 버퍼의 상기 출력과, 상기 양 방향성 전송 게이트의 상기 제1포오트와, 상기 우측경로에 연결되며, b) 상기 제1,2입력 멀티플렉서의 상기 제2입력이 상기 제2 2입력 멀티플렉서의 상기 제2입력과, 상기 데이터-인 경로에 연결되며, c) 상기 제1,2입력 멀티 플렉서의 상기 출력이 상기 출력이 상기 제1,3 상태 버퍼의 상기 입력에 연결되며, d) 상기 제2, 2입력 멀티플렉서의 상기 출력이 상기 제2, 3상태 버퍼의 상기 입력에 연결되며, e) 상기 제2, 2입력 멀티플렉서의 상기 제1입력이 상기 양방향성 전송 게이트의 상기 제2 포오트, 상기 제3,2입력 멀티플렉서의 제2입력 및 상기 좌측 경로에 연결되는 것을 특징으로 하는 횡단 수평 멀티플렉서.
18. 제1항에 있어서, 어레이가 최소한 한 개의 행을 가지며, 상기 처리기셀이 인접 셀들을 한행으로 연결하는 5가지 산술 경로를 가지는 세포형 어레이 처리기.
19. 제18항에 있어서, 상기 5가지 상술 경로가 캐리 경로, ALU경로, MQ경로, 루우프 경로 및 상태 경로인 세포형 어레이 처리기.
20. 제19항에 있어서, 행의 한 끝에 있는 처리기 셀이 상기 5가지 산술 경로를 거쳐행의 다른 끝에 있는 처리기 셀에 연결되는 세포형 어레이 처리기.
21. 제20항에 있어서, 행의 한 끝에 있는 처리기 셀이 이접 행의 다른 끝에 있는 처리기 셀에 연결되는 세포형 어레이 처리기.
22. 제1항에 있어서, 각 처리기 셀과 관련된 횡단 수평 멀티 플렉서를 구비하는 세포형 어레이 처리기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.