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KR20240157758A - 얕은 전도 영역을 갖는 전력 반도체 디바이스 - Google Patents

얕은 전도 영역을 갖는 전력 반도체 디바이스 Download PDF

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KR20240157758A
KR20240157758A KR1020247033801A KR20247033801A KR20240157758A KR 20240157758 A KR20240157758 A KR 20240157758A KR 1020247033801 A KR1020247033801 A KR 1020247033801A KR 20247033801 A KR20247033801 A KR 20247033801A KR 20240157758 A KR20240157758 A KR 20240157758A
Authority
KR
South Korea
Prior art keywords
region
mesa
shallow
power transistor
doping concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020247033801A
Other languages
English (en)
Inventor
라훌 알. 포테라
토마스 이. 3세 해링턴
에디워드 로버트 반 브런트
마단쿠마르 삼파스
Original Assignee
울프스피드, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 울프스피드, 인크. filed Critical 울프스피드, 인크.
Publication of KR20240157758A publication Critical patent/KR20240157758A/ko
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Abstract

전력 트랜지스터 디바이스는 제1 전도성 타입을 갖는 드리프트 층 및 드리프트 층 상의 메사를 포함한다. 메사는 드리프트 층 상의 채널 영역, 채널 영역 상의 소스 층 및 채널 영역에 인접한 메사 내의 게이트 영역을 포함한다. 채널 영역 및 소스 층은 제1 전도성 타입을 갖고, 게이트 영역은 제1 전도성 타입과 반대인 제2 전도성 타입을 갖는다. 채널 영역은 깊은 전도 영역 및 깊은 전도 영역과 게이트 영역 사이의 얕은 전도 영역을 포함한다. 깊은 전도 영역은 제1 도핑 농도를 갖고, 얕은 전도 영역은 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는다.

Description

얕은 전도 영역을 갖는 전력 반도체 디바이스
본 개시내용은 반도체 디바이스들에 관한 것이다. 특히, 본 개시내용은 접합 전계 효과 트랜지스터(JFET) 전력 반도체 디바이스들에 관한 것이다.
종래의 n-채널 수직 JFET 구조체(10)가 도 1a에 도시된다. 수직 JFET 구조체(10)는 n- 드리프트 층(15)이 그 위에 형성되는 n+ 드레인 층(26)을 포함한다. n-타입 채널 영역(24)은 드리프트 층(15) 상에 있고, n+ 소스 층(16)은 채널 영역(24) 상에 있다. n++ 소스 접촉 층(38)은 n+ 소스 층 상에 있다. 드레인 오믹 접촉(28)은 드레인 층(26) 상에 있고, 소스 오믹 접촉(40)은 소스 접촉 층(38) 상에 있다. 채널 영역(24), 소스 층(16) 및 소스 접촉 층(38)은 드리프트 층(15) 위의 메사(12)의 일부로서 제공된다. p+ 게이트 영역(18)은 채널 영역(24)에 인접한 메사(12)의 일부로서 제공된다. p++ 차폐 영역(32)이 게이트 영역(18)에 인접하여 제공되고, 게이트 오믹 접촉(36)은 차폐 영역(32) 상에 형성된다. 패시베이션 층(42)은 게이트 오믹 접촉(36) 및 차폐 영역(32) 상에 있다.
도 1a는 수직 JFET 유닛 셀 구조체(10)의 절반을 예시한다. 전체 구조체는 축(30)에 대해 대칭이고, 채널 영역(24)의 대향 측면들 상의 메사(12)의 일부로서 2개의 게이트 영역(18)을 포함한다. 즉, JFET 디바이스의 절반 단면만이 도 1a에 도시되어 있다. 묘사된 부분은 디바이스의 유닛 셀의 전체 피치를 획득하기 위해 수직 축(30) 주위에 미러링될 수 있다. 전체 JFET 디바이스는 많은 그러한 유닛 셀들을 포함한다. 명확성을 위해, 도 1c는 동일한 메사(12)를 공유하는 절반-셀들(10A, 10B)을 포함하는 전체 JFET 유닛 셀(10)을 예시한다.
도 1a를 다시 참조하면, 수직 JFET 구조체(10)의 채널은 메사(12) 내에 형성된다. n-타입 영역에서의 채널 너비는 게이트 영역(18)과 채널 영역(24) 사이의 p-n 접합으로부터 멀어지는 수평 방향에 있다. 채널 폭은 도 1a의 평면 안쪽이며, 채널 길이는 수직 방향에 있다. 짧은 채널 길이를 갖는 그러한 수직 JFET 구조체는 또한 정전 유도 트랜지스터(SIT)라고 불릴 수 있다. SIT에서, 채널 길이는 온-상태에서의 낮은 온-저항(짧은 채널)과 오프-상태에서의 드레인-유도 장벽 저하(DIBL)에 대한 저항 사이의 트레이드-오프에 기초하여 선택된다. 종래의 p-채널 JFET는 유사한 구조를 가질 수 있지만, 전도성 타입들은 도 1a에 도시된 것들과 반대이다.
동작 시에, 소스 층(16)과 드레인 층(26) 사이의 전도성은 소스 층(16)과 비교하여 게이트 영역(18)에 역방향 바이어스를 인가함으로써 변조된다. JFET 구조체(10)와 같은 n-채널 디바이스를 스위치 오프하기 위해, 음의 게이트-소스 전압, 또는 간단히 게이트 전압(VGS)이 게이트 영역(18)에 인가된다. 게이트 영역(18)에 전압이 인가되지 않을 때, 전하 캐리어들은 소스 층(16)으로부터 채널 영역(24) 및 드리프트 층(15)을 통해 드레인 층(26)으로 자유롭게 흐를 수 있다. 반대로, 도 1b를 참조하면, 역방향 바이어스가 게이트 영역(18)에 인가될 때, 게이트 영역(18)과 주변 n-타입 영역들, 즉, 채널 영역(24) 및 소스 층(16) 사이의 인터페이스에 공핍 영역(33)이 형성된다. 공핍 영역(33)은 드리프트 층(15) 내로 연장될 수 있다. 그 명칭이 시사하는 바와 같이, 공핍 영역(33)에서 전하 캐리어들은 공핍된다. 게이트 영역(18)에 인가되는 역방향 바이어스의 크기가 충분히 클 때, 공핍 영역은 채널 영역(24)의 전체 너비를 커버하도록 연장되어, 채널 영역(24)을 핀치 오프하고 소스 층(16)과 드리프트 층(15) 사이의 전하 캐리어들의 흐름을 방해하거나 차단한다. 도 1a에 표시된 바와 같이, 메사 JFET 구조체(10)에서, 채널 영역(24)의 "너비"는 메사(12)의 폭과 동일한 방향에 있다. 따라서, 메사(12)의 측면 폭(lateral width)은 채널 영역(24)의 너비를 정의한다.
JFET 디바이스의 임계 전압은 디바이스가 전도하기 시작하는 게이트 전압을 지칭한다. 공핍 영역(33)이 전체 채널 층(24)에 걸쳐 있을 만큼 게이트 전압이 충분히 클 때 채널 영역(24)의 핀치-오프가 발생하기 때문에, 디바이스의 임계 전압은 채널 영역(24)의 너비에 매우 민감하다. 언급된 바와 같이, 도 1a 및 도 1b에 도시된 종래의 수직 JFET 구조체(10)에서, 채널 영역(24)의 너비는 메사(12)의 폭에 의해 결정된다. 메사(12)의 폭은 메사(12)를 형성하기 위해 사용되는 제조 프로세스들, 즉, 마스킹 및 에칭 프로세스들에 의해 결정된다. 이러한 제조 프로세스들은 다양한 허용 오차들의 대상이 된다. 이러한 허용 오차들 내의 제조 변동들은 동일한 제조 실행 내에서도, 디바이스마다 임계 전압에 상당한 변동들을 초래할 수 있다.
일부 실시예들에 따른 전력 트랜지스터 디바이스는 제1 전도 타입을 갖는 드리프트 층 및 드리프트 층 상의 메사를 포함한다. 메사는 드리프트 층 상의 채널 영역, 채널 영역 상의 소스 층 및 채널 영역에 인접한 메사 내의 게이트 영역을 포함한다. 채널 영역 및 소스 층은 제1 전도 타입을 갖고, 게이트 영역은 제1 전도 타입과 반대인 제2 전도 타입을 갖는다. 채널 영역은 깊은 전도 영역 및 깊은 전도 영역과 게이트 영역 사이의 얕은 전도 영역을 포함한다. 깊은 전도 영역은 제1 도핑 농도를 갖고, 얕은 전도 영역은 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는다.
일부 실시예들에서, 얕은 전도 영역은 드리프트 층과 소스 층 사이에서 수직으로 연장되고, 깊은 전도 영역은 드리프트 층과 소스 층 사이에서 수직으로 연장된다.
채널 영역은 실리콘 탄화물을 포함할 수 있고, 얕은 전도 영역은 약 1E17 cm-3보다 큰 도핑 농도를 가질 수 있고, 깊은 전도 영역은 약 1E17 cm-3보다 작은 도핑 농도를 가질 수 있다.
채널 영역은 실리콘 탄화물을 포함할 수 있고, 얕은 전도 영역은 약 3E17 cm-3 내지 약 5E18 cm-3의 도핑 농도를 가질 수 있다. 깊은 전도 영역은 약 1E16 cm-3 내지 약 5E16 cm-3의 도핑 농도를 가질 수 있다. 일부 실시예들에서, 얕은 전도 영역은 약 1E18 cm-3의 도핑 농도를 가질 수 있고, 깊은 전도 영역은 약 1.5E16 cm-3의 도핑 농도를 가질 수 있다. 얕은 전도 영역은 깊은 전도 영역의 도핑 농도보다 적어도 약 10배 더 큰 도핑 농도를 가질 수 있다.
얕은 전도 영역은 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향으로 경사지는(graded) 경사진 도핑 프로파일을 가질 수 있다.
얕은 전도 영역은 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측방향으로 약 0.1 내지 0.3 미크론의 너비를 가질 수 있다.
얕은 전도 영역은 수직 접합 전계 효과 디바이스가 온-상태에 있을 때 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측방향으로 메사 절반 폭의 약 1/3일 수 있는 너비를 가질 수 있다. 얕은 전도 영역은 메사 내에 주입된 영역을 포함할 수 있다.
전력 트랜지스터 디바이스는 얕은 전도 영역과 게이트 영역 사이에 브레이크다운 조정 영역을 더 포함할 수 있다. 절연 조정 영역은 제1 전도성 타입을 가질 수 있고 얕은 전도 영역의 제2 도핑 농도보다 작은 제3 도핑 농도를 가질 수 있다.
수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만, 일부 실시예들에서는 10 V/미크론 미만, 일부 실시예들에서는 5 V/미크론 미만인 것을 나타낸다.
전력 트랜지스터 디바이스는 접합 전계 효과 트랜지스터(JFET)일 수 있다. 드리프트 층, 채널 영역 및 게이트 영역은 실리콘 탄화물을 포함할 수 있다.
디바이스가 온 상태에 있을 수 있을 때 전류 흐름의 방향에 수직일 수 있는 측방향에서의 얕은 채널 영역의 너비는 측방향에서의 메사의 폭과 독립적일 수 있다.
디바이스가 온 상태에 있을 때 전류 흐름의 방향에 수직인 측방향에서의 깊은 채널 영역의 너비는 측방향에서의 메사의 폭에 정비례할 수 있다.
게이트 영역은 제1 게이트 영역을 포함할 수 있고, 얕은 전도 영역은 제1 얕은 전도 영역을 포함할 수 있고, 전력 트랜지스터 디바이스는 제1 게이트 영역 반대편의 메사 내의 제2 게이트 영역을 추가로 포함할 수 있고, 채널 영역은 제1 게이트 영역과 제2 게이트 영역 사이에 있다. 디바이스는 깊은 전도 영역과 제2 게이트 영역 사이의 채널 영역에 제2 얕은 전도 영역을 포함할 수 있다. 제2 얕은 전도 영역은 깊은 전도 영역의 제1 도핑 농도보다 큰 제3 도핑 농도를 가질 수 있다.
제1 게이트 영역은 메사 내 절연 조정 영역으로 둘러싸일 수 있어, 절연 영역은 메사 내 채널 영역에 인접한 게이트 영역의 위, 아래 및 측부 상에 있다. 절연 조정 영역은 제1 전도 타입 및 얕은 전도 영역의 제2 도핑 농도보다 작을 수 있는 제3 도핑 농도를 가질 수 있다.
깊은 전도 영역 및 채널 영역은 전력 트랜지스터 디바이스 내 전류 흐름의 방향에 수직인 측방향으로 얕은 전도 영역의 반대 측들에 배열될 수 있다.
일부 실시예들에 따른 전력 트랜지스터 디바이스는 제1 전도 타입을 갖는 드리프트 층, 드리프트 층 상의 메사 - 메사는 드리프트 층 상의 채널 영역 및 채널 영역 상의 소스 층을 포함함 -, 및 채널 영역의 측부 상의 메사 내의 게이트 영역을 포함한다. 채널 영역 및 소스 층은 제1 전도 타입을 갖는다. 게이트 영역은 제1 전도 타입과 반대인 제2 전도 타입을 갖는다. 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만인 것을 나타낸다.
전력 트랜지스터 디바이스를 형성하는 방법은 제1 전도 타입을 갖는 드리프트 층을 제공하는 단계, 드리프트 층 상에 제1 전도 타입을 갖는 소스 층을 형성하는 단계, 드리프트 층 내로 연장되고 트렌치에 인접한 메사를 정의하는 트렌치를 형성하기 위해 소스 층 및 드리프트 층의 일부를 선택적으로 에칭함으로써 메사를 형성하는 단계 - 메사는 트렌치에 인접한 메사 측벽을 가짐 -, 드리프트 층과 소스 층 사이에 연장되는 메사 내 얕은 전도 영역을 형성하는 단계, 및 메사 내 제2 전도 타입을 갖는 게이트 영역을 형성하는 단계 - 게이트 영역은 메사 내 채널 영역에 인접할 수 있음 - 를 포함한다. 채널 영역은 얕은 전도 영역에 인접한 깊은 전도 영역을 포함하고, 얕은 전도 영역은 깊은 전도 영역과 게이트 영역 사이에 있을 수 있고, 얕은 전도 영역은 깊은 전도 영역보다 더 높은 도핑 농도를 가질 수 있다.
얕은 전도 영역을 형성하는 단계는 메사 내 얕은 전도 영역을 형성하기 위해 제1 주입 에너지에서 메사 측벽 내로 제1 전도 타입 도펀트 이온들의 각진 이온 주입을 수행하는 단계를 포함할 수 있고, 메사 내 드리프트 층의 일부는 얕은 전도 영역에 인접한 깊은 전도 영역을 형성한다.
게이트 영역을 형성하는 단계는 메사 내에 게이트 영역을 형성하기 위해 제1 주입 에너지보다 낮을 수 있는 제2 주입 에너지로 메사 측벽 내로 제2 전도 타입 도펀트 이온들을 주입하는 단계를 포함할 수 있고, 얕은 전도 영역은 게이트 영역과 깊은 전도 영역 사이에 있을 수 있고, 제2 전도 타입은 제1 전도 타입과 반대이다.
메사를 형성하는 단계는 소스 층 상에 에칭 마스크를 형성하는 단계, 및 에칭 마스크 아래의 영역 내에 메사를 형성하기 위한 소스 층 및 드리프트 층을 에칭하는 단계를 포함할 수 있다. 얕은 전도 영역을 형성하는 단계는 주입 마스크로서 에칭 마스크를 사용하여 메사 측벽 내로 제1 전도 타입 도펀트 이온들을 주입하는 단계를 포함할 수 있다.
에칭 마스크는 소스 층 상의 SiO2 에칭 마스크 및 SiO2 마스크 상의 실리콘 질화물 마스크를 포함할 수 있고, 방법은 메사 및 트렌치 상에 제2 에칭 마스크를 형성하는 단계, 메사 및 메사에 인접한 트렌치의 바닥을 노출시키고 디바이스의 에지 영역 내의 하나 이상의 표면 영역을 노출시키기 위해 제2 에칭 마스크를 패터닝하는 단계, 및 메사 내에 게이트 영역을 형성하고 에지 영역 내에 에지 종단 영역들을 형성하기 위해 제1 주입 에너지보다 낮은 제2 주입 에너지로 메사 측벽 및 접합 종단 영역들 내로 제2 전도 타입 도펀트 이온들을 주입하는 단계를 더 포함할 수 있다. 얕은 전도 영역은 게이트 영역과 깊은 전도 영역 사이에 있고, 제2 전도 타입은 제1 전도 타입과 반대이다.
제2 에칭 마스크는 SiO2를 포함할 수 있고, 제2 에칭 마스크를 패터닝하는 단계는 에칭 정지 층으로서 실리콘 질화물 마스크를 사용하여 제2 에칭 마스크를 선택적으로 에칭하는 단계를 포함할 수 있다.
일부 실시예들에 따른 전력 트랜지스터 디바이스는 제1 전도 타입을 갖는 드리프트 층, 드리프트 층 상의 메사 - 메사는 드리프트 층 상의 채널 영역 및 채널 영역 상의 소스 층을 포함하고, 채널 영역 및 소스 층은 제1 전도 타입을 가짐 -, 및 채널 영역에 인접한 메사 내의 게이트 영역 - 게이트 영역은 제1 전도 타입과 반대인 제2 전도 타입을 가짐 - 을 포함한다. 채널 영역과 게이트 영역 사이의 메사 내에 절연 조정 영역이 제공될 수 있고, 절연 조정 영역은 제1 전도 타입을 갖는다. 채널 영역은 제1 도핑 농도를 가질 수 있고, 절연 조정 영역은 제1 도핑 농도보다 작을 수 있는 제2 도핑 농도를 가질 수 있다.
채널 영역은 깊은 전도 영역 및 깊은 전도 영역과 절연 조정 영역 사이의 얕은 전도 영역을 포함할 수 있다. 얕은 전도 영역은 제1 도핑 농도를 가질 수 있고, 깊은 전도 영역은 제1 도핑 농도보다 작을 수 있는 제3 도핑 농도를 가질 수 있다. 절연 조정 영역은 메사 내의 게이트 영역을 둘러싼다.
본 개시내용의 추가 이해를 제공하기 위해 포함되는 첨부 도면들은 본 명세서의 일부에 포함되고 그를 구성하며, 본 개시내용의 양태들을 예시하고, 상세한 설명과 함께 본 개시내용의 원리들을 설명하는 역할을 한다. 본 개시내용의 기본적인 이해 및 그것이 실시될 수 있는 다양한 방식들을 위해 필요할 수 있는 것보다 본 개시내용의 구조적 세부사항들을 더 상세히 보여주려는 시도는 이루어지지 않는다. 도면들에서:
도 1a, 도 1b, 및 도 1c는 통상의 JFET 디바이스 구조들을 예시한다.
도 2a 및 도 2b는 일부 실시예들에 따른 JFET 디바이스 구조들을 예시한다
도 2c는 일부 실시예들에 따른 JFET 디바이스 구조들에 대한 채널 도핑 프로파일들을 예시한다.
도 3은 일부 실시예들에 따른 JFET 디바이스 구조체에 대한 채널 도핑 프로파일 및 연관된 전기장의 강도 및 전자 에너지를 예시한다.
도 4a 내지 도 4i는 일부 실시예들에 따른 JFET 디바이스 구조체를 제조하기 위한 동작들을 예시한다.
도 5a는 추가 실시예들에 따른 JFET 디바이스 구조체를 제조하기 위한 동작들을 예시한다.
도 5b는 추가 실시예들에 따른 JFET 디바이스 구조체를 예시한다.
도 5c, 도 5d 및 도 5e는 도 5b의 JFET 디바이스 구조체에 대한 일부 가능한 채널 도핑 프로파일들을 예시한다.
도 6은 일부 실시예들에 따른 JFET 디바이스를 포함하는 예시적인 회로를 예시한다.
도 7은 일부 실시예들에 따른 JFET 디바이스를 제조하기 위한 동작들을 예시하는 흐름도이다.
본 발명적 개념들의 실시예들은 첨부 도면들에서 설명 및/또는 예시되고 다음의 설명에서 상세히 설명되는 비제한적인 양태들 및 예들을 참조하여 더 완전히 설명된다. 도면들에 예시된 특징들은 반드시 축척에 맞게 그려진 것은 아니며, 일부 실시예들의 특징들은, 본 명세서에서 명시적으로 언급되지 않더라도, 통상의 기술자가 인식하는 바와 같이 다른 양태들과 함께 이용될 수 있다는 점에 유의해야 한다. 본 개시내용의 양태들을 불필요하게 모호하게 하지 않도록 잘 알려진 컴포넌트들 및 프로세싱 기술들의 설명들이 생략될 수 있다. 본 명세서에서 사용되는 예들은 단지 본 개시내용이 실시될 수 있는 방식들의 이해를 용이하게 하고 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 실시할 수 있게 하도록 의도된다. 따라서, 본 명세서의 예들 및 양태들은 본 개시내용의 범위를 제한하는 것으로 해석되어서는 안 되며, 이는 첨부된 청구항들 및 적용가능한 법률에 의해서만 정의된다. 또한, 유사한 참조 번호들은 도면들의 여러 도면들에 걸쳐 유사한 부분들을 나타낸다는 점에 유의한다.
제1, 제2 등의 용어들이 다양한 요소들을 설명하기 위해 본 명세서에서 사용될 수 있지만, 해당 요소들은 이러한 용어들에 의해 제한되지 않아야 한다는 점이 이해될 것이다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하기 위해서만 사용된다. 예를 들어, 본 개시내용의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소로 지칭될 수 있고, 유사하게, 제2 요소는 제1 요소로 지칭될 수 있다. 본 명세서에서 사용되는 바와 같이, "및/또는" 용어는 연관된 열거된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합들을 포함한다.
층, 영역, 또는 기판과 같은 요소가 다른 요소 "상에" 있거나 다른 요소 "상으로" 연장되는 것으로 지칭될 때, 그것은 다른 요소 바로 위에 있거나 다른 요소 바로 위로 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 요소가 다른 요소 "바로 위에" 있거나 "바로 위로" 연장되는 것으로 지칭될 때, 개재 요소들이 존재하지 않는다. 마찬가지로, 층, 영역, 또는 기판과 같은 요소가 다른 요소 "위에" 있거나 다른 요소 "위에" 연장되는 것으로 지칭될 때, 그것은 다른 요소 바로 위에 있거나 다른 요소 바로 위에 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 것이 이해될 것이다. 대조적으로, 요소가 다른 요소 "바로 위에" 있거나 "바로 위에" 연장되는 것으로 지칭될 때, 개재 요소들이 존재하지 않는다. 요소가 다른 요소에 "연결된" 또는 "결합된" 것으로 지칭될 때, 그것은 다른 요소에 직접 연결되거나 결합될 수 있거나 개재 요소들이 존재할 수 있다는 것이 또한 이해될 것이다. 대조적으로, 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"되는 것으로 지칭될 때, 개재 요소들이 존재하지 않는다.
"아래" 또는 "위" 또는 "상부" 또는 "하부" 또는 "수평" 또는 "수직"과 같은 상대적 용어들은 도면들에 예시된 바와 같이 하나의 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 본 명세서에서 사용될 수 있다. 이러한 용어들 및 위에서 논의된 것들은 도면들에 묘사된 배향에 더하여 디바이스의 상이한 배향들을 포괄하도록 의도된다는 점이 이해될 것이다.
본 명세서에서 사용되는 용어는 단지 특정 양태들을 설명하기 위한 것이며, 본 개시내용을 제한하는 것으로 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수 형태들 "a", "an", 및 "the" 는, 문맥이 달리 명백하게 표시하지 않는 한, 복수 형태들도 포함하도록 의도된다. 용어들 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)", 및/또는 "포함하는(including)"은, 본 명세서에서 사용될 때, 언급된 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 컴포넌트들의 존재를 명시하지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것이 추가로 이해될 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어들(기술적 및 과학적 용어들을 포함하는)은 본 개시내용이 속하는 기술분야의 통상의 기술자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 본 명세서에서 사용되는 용어들은 본 명세서 및 관련 기술의 맥락에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 한다는 것이 추가로 이해될 것이다.
JFET 디바이스가 때때로 정적 유도 트랜지스터로 지칭되지만, 용어 JFET은 아래의 설명에서 사용될 것이다. 그러나, 본 명세서에 설명된 실시예들은 메사 내 채널의 전도성을 변조하기 위해 공핍 영역을 사용하는 임의의 디바이스에 적용될 수 있다는 것이 이해될 것이다.
실리콘 탄화물(SiC)을 사용하여 제조된 전력 전자 디바이스들은 높은 차단 전압들의 것일 수 있다. 600V-1000V 범위의 차단 전압들을 갖는 전력 디바이스들의 경우, SiC JFET들은 SiC MOSFET들보다 2 내지 3배 더 작은 칩 면적을 갖는다. SiC JFET들은 또한 MOSFET들보다 더 간단한 제조 프로세스로 제조될 수 있고, 이는 더 낮은 제조 비용들로 이어질 수 있다. 더욱이, SiC JFET 디바이스들은 SiO2-SiC 인터페이스를 갖지 않는다. 이것은 산화물 층들이 고전압 동작 하에서 브레이크 다운될 수 있기 때문에 디바이스 신뢰성을 증가시킬 수 있다. JFET 디바이스들은 노멀리-온(normally on) 디바이스들이라는 단점을 갖는다. 그러나, 그들의 장점들은 높은 신뢰성의 Si-SiC 이종 집적 회로들과 같은 전력 응용들에서의 그들의 단점들을 능가할 수 있다.
낮은 저항을 위해 최적화된 수직 SiC JFET 디바이스에서, 디바이스는 회로 성능을 위한 예측가능한 임계 전압을 갖는 것이 바람직하다. 그러나, 위에서 언급된 바와 같이, 수직 JFET의 임계 전압은 디바이스의 메사의 폭에 매우 민감하다. 본 명세서에 설명된 일부 실시예들은 수직 JFET 디바이스에서 메사 폭에 대한 임계 전압의 감도가 메사 폭에 따라 너비가 변하는 채널의 부분의 전도성의 함수라는 인식에 기초한다. 본 명세서에 설명된 일부 실시예들은 채널 영역 내에 계단형(stepped) 또는 경사진(graded) 도핑 프로파일을 제공함으로써 메사 폭 변동에 대한 임계 전압의 감도를 감소시킬 수 있다.
예를 들어, 일부 실시예들에서, 채널은 게이트 영역 근처의 고도의 전도성을 가진 얕은 채널 영역 및 낮은 전도성을 가진 깊은 채널 영역으로 분할된다. 일부 실시예들에서, 얕은 채널은 메사 에지에 자기 정렬될 수 있어서, 낮은 전도성을 가진 깊은 채널 영역의 너비만이 메사 폭에 민감하다. 이것은 메사 폭에 대한 디바이스의 임계 전압의 감도를 감소시킬 수 있다. 채널 자체의 총 중간 전도성은 일정하게 또는 거의 일정하게 유지될 수 있는데, 그 이유는 채널의 전도성이 고도의 전도성을 가진 얕은 채널 영역에 의해 지배되기 때문이다. 일부 실시예들은 얕은 및 깊은 채널 영역들의 도핑 농도들의 적절한 선택들로 한 자릿수 이상의 메사 폭에 대한 임계 전압의 감도의 감소를 제공할 수 있다.
따라서, 일부 실시예들은 JFET 채널의 전도성과 메사 폭 변동에 대한 임계 전압의 감도 사이의 종래의 트레이드-오프를 회피할 수 있다. 즉, 종래의 구조에서, 채널이 더 높은 전도성을 가질수록, 메사 폭 변동들에 더 민감하다. 따라서, 일부 실시예들은 메사 폭이 좁아지는 것을 허용하고 또한 채널 영역이 더 고도로 도핑되는 것을 허용하여 전도성을 증가시키면서, 메사 폭에 대한 임계 전압의 감도를 감소시킬 수 있다.
도 1a 및 도 1b에 예시된 바와 같이, 종래의 구조의 JFET 채널은 채널 너비와 관계없이 균일한 전도성을 갖도록 실질적으로 일정한 도핑을 갖는다. 본 명세서에 설명된 일부 실시예들에 따르면, JFET 채널 도핑은 메사의 중심 근처에 있는 JFET 채널의 더 깊은 부분이 더 얇게 도핑되는 반면, (게이트 접합에 더 가까운) JFET 채널의 더 얕은 부분이 더 두껍게 도핑되는 것과 같이 경사진다. 추가적으로, 일부 실시예들에서, JFET 채널의 더 얕은 부분의 도핑은 메사의 에지에 자기 정렬될 수 있다. 이러한 양태들이 조합되어 채널 전도성의 트레이드-오프를 겪지 않으면서 메사의 너비의 변동들에 대한 JFET 디바이스의 임계 전압을 둔감화한다.
도 2a는 일부 실시예들에 따른 n-채널 수직 JFET 구조체(100)를 예시한다. 수직 JFET 구조체(100)는 n- 드리프트 층(15)이 그 위에 형성되는 n+ 드레인 층(26)을 포함한다. n-타입 채널 영역(114)은 드리프트 층(15) 상에 있고, n+ 소스 층(16)은 채널 영역(114) 상에 있다. n++ 소스 접촉 층(38)은 n+ 소스 층 상에 있다. 드레인 오믹 접촉(28)은 드레인 층(26) 상에 있고, 소스 오믹 접촉(40)은 소스 접촉 층(38) 상에 있다. 채널 영역(114), 소스 층(16) 및 소스 접촉 층(38)은 드리프트 층(15) 위에 메사(12)로 제공된다. p+ 게이트 영역(18)은 채널 영역(24)에 인접한 메사(12)의 일부로서 제공된다. p++ 차폐 영역(32)이 게이트 영역(18)에 인접하여 제공되고, 게이트 오믹 접촉(36)이 차폐 영역(32) 상에 형성된다. 패시베이션 층(42)은 게이트 오믹 접촉(36) 및 차폐 영역(32)을 커버한다. 선택적인 측벽 보호 층(61)은 메사(12)의 노출된 측벽 상에 있다. 측벽 보호 층(61)은, 예를 들어, 20 내지 30 nm, 일부 실시예들에서는 23 내지 27 nm, 일부 실시예들에서는 25 nm의 두께를 가질 수 있다.
일부 실시예들에서, 채널 영역(114)의 도핑 농도는, 채널 영역(114)이 메사(12)의 중심 근처에서 더 낮은 도핑 농도를 갖고 게이트 영역(18) 근처에서 더 높은 도핑 농도를 갖도록 메사(12)의 폭(채널 영역(114)의 너비에 대응함)을 따라 경사질 수 있다.
예를 들어, 도 2a에 예시된 실시예들에서, 채널 영역(114)은, 그것이 깊은 전도 영역(122) 및 깊은 전도 영역(122)과 게이트 영역(18) 사이에 있는 얕은 전도 영역(124)으로 분할되도록, 2단계 경사진 프로파일을 갖는다. 채널 영역(114)은 게이트 영역(18)에 인접한 얕은 전도 영역(124) 및 깊은 전도 영역(122) 둘 다를 포함하고, 얕은 전도 영역(124) 및 깊은 전도 영역(122) 둘 다는 드리프트 층(15)과 소스 층(16) 사이에서 수직 방향으로 연장될 수 있다. 얕은 전도 영역(124)은 드리프트 층(15)과 소스 층(16) 사이에서 수직으로(예를 들어, 도 2a에 도시된 바와 같이, y 방향으로 또는 캐리어 흐름의 방향으로) 연장되고, 깊은 전도 영역(122)은 드리프트 층(15)과 소스 층(16) 사이에서 수직으로 연장된다. 따라서, 깊은 전도 영역(122) 및 채널 영역(18)은 디바이스(100) 내에서의 전류 흐름의 방향에 수직인 측면 방향(예컨대, x 방향)으로 얕은 전도 영역(124)의 반대 측들에 배열된다.
깊은 전도 영역(122)은 메사(12)의 중심 근처에 제공되고, 얕은 전도 영역(124)의 도핑 농도보다 작은 도핑 농도를 갖는다. 예를 들어, 얕은 전도 영역(124)은 깊은 전도 영역(122)의 도핑 농도보다 적어도 약 10배 더 큰 도핑 농도를 가질 수 있다. 일부 경우들에서, 얕은 전도 영역(124)은 깊은 전도 영역(122)의 도핑 농도보다 적어도 약 20배 더 크고, 일부 경우들에서 적어도 약 100배 더 높은 도핑 농도를 가질 수 있다.
일부 실시예들에서, 얕은 전도 영역(124)은 약 1E17 cm-3 이상, 예컨대, 약 1E17 cm-3 내지 1E19 cm-3의 도핑 농도를 갖는다. 일부 실시예들에서, 얕은 전도 영역(124)은 약 3E17 cm-3 내지 5E18 cm-3의 도핑 농도를 갖는다. 일부 실시예들에서, 얕은 전도 영역(124)은 약 1E18 cm-3의 도핑 농도를 갖는다.
일부 실시예들에서, 깊은 전도 영역(122)은 약 5E15 cm-3 내지 1E17 cm-3의 도핑 농도를 갖는다. 일부 실시예들에서, 깊은 전도 영역(122)은 약 5E15 cm-3 내지 5E16 cm-3과 같은, 약 5E16 cm-3 이하의 도핑 농도를 갖는다. 일부 실시예들에서, 깊은 전도 영역(122)은 약 1.5E16 cm-3의 도핑 농도를 갖는다.
일부 실시예들에서, 얕은 전도 영역은 깊은 전도 영역의 도핑 농도보다 적어도 약 10배 더 크고, 일부 경우들에서 적어도 약 100배 더 큰 도핑 농도를 갖는다.
깊은 전도 영역(122)은 일부 실시예들에서 드리프트 층(15)과 동일한 도핑 농도를 가질 수 있는데, 그 이유는 얕은 전도 영역(124)이 이온 주입을 통해 드리프트 층(15)을 형성하는 에피택셜 층의 일부 내로 형성될 수 있기 때문이다.
일부 실시예들에서, 얕은 전도 영역(124)은 수직 JFET(100)가 온-상태에 있을 때 채널 영역(114)을 통한 캐리어 흐름의 방향(도 2a에 도시된 y-방향)에 수직인 측방향(도 2a에 도시된 x-방향)에서 약 0.1 내지 0.3 미크론의 너비를 가질 수 있다. 일부 실시예들에서, 얕은 전도 영역은 수직 접합 전계 효과 디바이스가 온-상태에 있을 때 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측방향으로 메사의 절반 폭의 약 1/3정도의 너비를 갖는다.
비록 n-채널 디바이스로서 예시되지만, JFET 디바이스 구조체(100)는 n-타입 층들을 p-타입으로 및 그 반대로 스위칭함으로써 p-채널 디바이스로서 형성될 수 있다는 점이 이해될 것이다.
일부 실시예들에서, 일부 실시예들에 따른 수직 JFET(100)는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만인 것을 나타낼 수 있다. 일부 실시예들에서, 일부 실시예들에 따른 수직 JFET(100)는 임계 전압의 변화가 메사 폭의 함수로서 10 V/미크론 미만, 및 일부 실시예들에서는 5 V/미크론 미만인 것을 나타낼 수 있다.
2 단계 경사진 도핑 프로파일이 도 2a에 예시되어 있지만, 채널 영역(114)은 다른 도핑 프로파일들을 가질 수 있다. 예를 들어, 일부 실시예들에 따른 전체 메사 폭에 걸친 다양한 채널 도핑 프로파일들의 그래프들을 포함하는 다양한 가능한 도핑 프로파일들이 도 2c에 도시된다. 도 2c에서, 총 채널 폭은 2W이다. 따라서, 메사의 절반 내의 각각의 채널 영역(114)은 W의 폭을 갖는다.
도 2c의 (a)는 메사의 각각의 절반이 더 두껍게 도핑된 얕은 전도 영역(124) 및 더 얇게 도핑된 깊은 전도 영역(122)을 포함하는 2-단계 도핑 프로파일을 예시한다. 도 2c의 (b)는 채널 영역(114)에서의 3-단계 도핑 프로파일을 예시한다. 도 2c의 (c)는 얕은 전도 영역(124)과 깊은 전도 영역(122) 사이의 인터페이스가 더 높은 도핑 농도로부터 더 낮은 도핑 농도로 경사지는 도핑 프로파일을 예시한다. 도 2c에 예시된 도핑 프로파일들은 예시적인 것이고, 본 발명의 개념들의 범위 내에서 많은 다른 도핑 프로파일들이 가능하다.
도 2a에 도시된 바와 같이, 얕은 전도 영역(124)은 드리프트 층(15)과 소스 층(16) 사이에서 수직으로 연장되고, 깊은 전도 영역(122)은 드리프트 층(15)과 소스 층(16) 사이에서 수직으로 연장된다.
일부 실시예들에서, 얕은 전도 영역은 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향으로 경사지는 경사진 도핑 프로파일을 갖는다.
도 3의 (a)는 도핑 농도의 그래프이고, 도 3의 (b)는 전기장 강도의 그래프이고, 도 3의 (c)는 종래의 JFET 구조체(10)에 대한 채널의 수평 방향을 따른 위치의 함수로서의 전자 에너지의 그래프이다. 유사하게, 도 3의 (d)는 도핑 농도의 그래프이고, 도 3의 (e)는 전기장 강도의 그래프이고, 도 3의 (f)는 일부 실시예들에 따른 JFET 구조체(100)에 대한 채널의 수평 방향을 따른 위치의 함수로서의 전자 에너지의 그래프이다.
도 3의 (a)에 도시된 바와 같이, 종래의 구조에서, 채널 영역은 일정한 도핑 농도 Nch를 갖는다. 대조적으로, 도 3의 (d)에 도시된 바와 같이, 일부 실시예들에 따른 구조에서, 채널 영역은 p-타입 게이트 영역으로부터 먼 깊은 전도 영역에서의 낮은 도핑 농도 Nd(채널 영역 내에서의 도핑 농도와 반대 타입의 도핑 농도 Ng를 가짐) 및 p-타입 게이트 영역 근처의 얕은 전도 영역에서의 높은 도핑 농도 Nh를 포함하는 계단-경사형 도핑 프로파일을 갖는다. 얕은 전도 영역은 일부 실시예들에서 약 0.2 미크론의 폭 δ 을 가질 수 있다.
도 3의 (b) 및 도 3의 (e)에 도시된 바와 같이, JFET 구조체(100)에서 피크 전기장(Em)이 더 높은데, 그 이유는 접합이 종래의 구조체(10)에서보다 더 높게 도핑된 n-채널 영역에 의해 형성되는 반면, 빌트-인 전압은 양쪽 경우들에서 동일하기 때문이다. 게이트-소스 브레이크다운 전압은, 더 얕은 전도 영역(124)의 n+ 도핑인 Nh가 소스 층(16)의 n+ 도핑 농도보다 낮은 한, 게이트 영역(18)과 소스 층(16) 사이의 접합에 의해 결정된다. 따라서, JFET 구조체(100)는 통상의 JFET 구조체(10)보다 더 낮은 게이트-소스 절연 전압을 갖지 않아야 한다.
정전기에 대한 푸아송 방정식을 풀면, 도 2a에 도시된 종래의 일정하게 도핑된 구조체 및 2 단계 너비로 경사진 구조체 둘 다에 대한 임계 전압(VT) 및 메사 폭에 대한 VT의 감도가 획득된다. 본 명세서에 설명된 실시예들에서, Nd(채널의 중심의 도핑)가 Nch(종래의 구조체에서의 채널의 도핑)보다 낮기 때문에 VT의 감도가 낮아진다.
Nch를 갖는 일정하게 도핑된 채널에 대해, VT는 다음과 같이 계산된다:
메사 폭 W의 함수로서의 VT의 변화는 다음과 같이 계산된다:
Nh 및 Nd를 갖는 2 단계 도핑된 채널에 대해, VT는 다음과 같이 계산된다:
메사 폭 W의 함수로서의 VT의 변화는 다음과 같이 계산된다:
종래의 구조에서의 VT는 Nch에 민감하지만, 일부 실시예들에서의 VT는 훨씬 더 낮은 값 Nd에 민감하다.
일부 실시예들에 따른 구조체와 종래의 구조체의 성능을 비교하기 위해 시뮬레이션이 수행되었다. 시뮬레이션은 1.5V의 소스로부터의 전자 흐름에 대한 채널에서의 전위 장벽(Vbarrier)을 생성할 게이트 전압으로서 VT를 사용하였다. 시뮬레이션은 새로운 구조체를 위한 1.2 미크론의 메사 폭, +/-0.2 미크론의 메사 폭 변동, 각각의 측부 상의 0.2 미크론의 메사 내로의 p+ 주입 깊이, 0.2 미크론의 채널 내로의 n+ 주입 깊이, 8E16 cm-3의 Nch, 1E16 cm-3의 Nd 및 3E17 cm-3의 Nh를 사용하였다. 이러한 조건들로, 위의 분석 모델은 표 1에 도시된 VT 및 VT의 변동에 대한 결과들을 제공한다. 표 1에 도시된 바와 같이, 통상의 구조의 VT는 메사의 폭이 +/-0.2
Figure pct00005
m만큼 변화되었을 때 -5.0 V 내지 -16.6 V만큼 변화되었다. 대조적으로, 본 명세서에 설명된 바와 같이 형성된 구조체에 대해, VT는 메사의 폭이 +/-0.2 미크론만큼 변화되었을 때 -9.3 V 내지 -10.4 V만큼만 변화되었다.
따라서, 메사 폭에 따른 VT의 변동은 본 명세서에 설명된 바와 같은 구조체가 사용될 때 10x보다 더 감소하는 것으로 도시되어 있다.
메사 폭에 따른 VT의 변동
설계 메사
Figure pct00006
 채널
Figure pct00007
 Δ메사
Figure pct00008
 Rch.sp Rsp.
 ΔRsp.
 ΔRsp.
(%)		 VT (V) VTmin
(V)		 VTmax
(V)
통상의 것 1.2 0.8 +/- 0.2 0.2 0.8 +/- 0.03 +/- 4 -10.8 -16.6 -5.0
새로운 것 1.2 0.8 +/- 0.2 0.2 0.8 <+/- 0.03 +/- 4 -9.7 -10.4 -9.3
일부 실시예들에서, 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만인 것을 나타낼 수 있다. 일부 실시예들에서, 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 10 V/미크론 미만, 및 일부 실시예들에서 5 V/미크론 미만인 것을 나타낸다. 일부 실시예들에서, 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 5 V/미크론과 20 V/미크론 사이인 것을 나타낸다.
일부 실시예들에 따른 JFET 구조체를 형성하기 위한 프로세스 흐름이 도 4a-4i에 예시되어 있다. 도 4a 내지 도 4i에서, 다양한 층들 및 영역들의 상대적인 크기들은 명확성을 위해 과장되고 축척에 맞게 그려지지 않는다. 도 4a-4i에 도시된 프로세스 흐름은 n-채널 JFET 디바이스를 생성하기 위한 것이다. p-채널 JFET 디바이스의 경우, 디바이스의 층들/영역들의 전도성 타입들은 n-타입으로부터 p-타입으로, 그리고 그 반대로 반전될 것이다.
도 4a를 참조하면, 약 350 미크론의 두께를 갖는 n+ SiC 기판(26)이 제공된다. 기판(26)은 2H, 4H, 6H 또는 3C 폴리타입을 가질 수 있고, 축상(on-axis) 또는 축외(off-axis) 배향을 가질 수 있다. n+ 기판(26)은 완성된 JFET 디바이스의 드레인 층(26)을 형성할 것이다.
약 8 미크론의 두께를 갖는 n 에피택셜 층(15)이 기판(26) 상에 형성된다. 이러한 에피택셜 층 두께는 600-800 V의 차단 전압을 갖는 디바이스에 적절하다. 더 높은 전압 정격들에 대해, n 에피택셜 층(15)은 더 두꺼울 것이다. n 에피택셜 층(15)은 약 5E15 cm-3 내지 1E17 cm-3, 및 일부 실시예들에서는 약 1E16 cm-3 내지 5E16 cm-3의 도핑 농도를 가질 수 있다. 특정 실시예들에서, n 에피택셜 층(15)은 약 1.5E16 cm-3의 도핑 농도를 가질 수 있다. 디바이스의 드리프트 층을 형성하는 n 에피택셜 층(15)의 두께 및/또는 도핑은 디바이스에 대한 원하는 온-상태 저항 및/또는 오프-상태 전압 차단 능력을 제공하도록 선택될 수 있다.
도 4b를 참조하면, n+ 소스 층(16) 및 n++ 소스 접촉 층은 실리콘과 같은 n-타입 이온들을 투여 및 주입 에너지들로 에피택셜 층(15) 내로 주입함으로써 형성된다. n+ 소스 층(16)은 약 0.5 미크론의 두께 및 약 1E18 cm-3의 도핑 농도를 가질 수 있다. n+ 소스 접촉 층(38)은 약 0.5 미크론의 두께를 가질 수 있고, 그에 대한 소스 오믹 접촉의 형성을 허용하도록 축퇴 도핑될 수 있다.
도 4c를 참조하면, 구조체의 상부 표면 상에 마스크(46)가 형성된다. 마스크(46)는 약 1 미크론의 두께를 갖도록 형성되고, 플라즈마 강화 화학 기상 증착(PECVD)에 의해 SiO2의 층(46A)을 퇴적하고 이어서 실리콘 질화물의 층(46B)을 퇴적함으로써 형성된다. 그 다음, 구조체는 메사(12)를 정의하는 트렌치(48)를 형성하도록 에칭된다. 도 2a-2b에서와 같이, 이해의 용이함을 위해 축(30)의 우측에 있는 구조체의 절반만이 도시되어 있다. 트렌치(48)는 약 1.2 미크론의 폭을 갖고, 메사는 약 1.2 미크론의 총 폭을 갖는다. 트렌치(48)는 n 에피택셜 층(15)에서 약 2 미크론 깊이로 에칭될 수 있다.
트렌칭 동작 후에, 마스크(46)는 약 0.7 미크론의 나머지 두께를 가질 수 있다. 도 4d를 참조하면, 마스크(46)가 제자리에 있는 상태에서, n+ 얕은 채널 영역(124)을 메사(12)의 측벽 내로 주입하기 위해 기울어진(tilted) 이온 주입(50)이 수행된다. n+ 얕은 채널 영역(124)은 약 1E17 cm-3 내지 1E19 cm-3, 및 일부 경우들에서는 약 3E17 cm-3 내지 5E18 cm-3의 도핑 농도를 획득하기에 충분한 투여량으로 주입된다. n+ 얕은 채널 영역(124)은 원하는 주입 깊이를 획득하기 위해 약 700 내지 800 keV의 최대 주입 에너지로 주입될 수 있다. 주입들은 트렌치 측벽의 바닥이 스크리닝되지 않는 것을 보장하기 위해 수직으로부터 35 내지 40도의 기울어진 각도 및 고온에서 여러 번 수행될 수 있다. 주입들은 서로 90도 이격된 4개의 트위스트 각도로 수행될 수 있다.
도 4e를 참조하면, 제2 SiO2 층(48)이 구조체 상에 퇴적되고 패터닝되어 구조체의 에지 종단 영역(57)에 개구들(49)을 형성한다. 패턴 에칭의 조건들은 제2 SiO2 층(48)이 패터닝될 때 마스크(46)가 제거되지 않도록 하부 실리콘 질화물 층(46B)을 에칭 정지부로서 사용하도록 선택된다. 기울어진 이온 주입(52)은 p+ 게이트 영역(18)을 메사(12)의 측벽 내로 주입하고 에지 종단 영역들(55)을 에지 종단 영역(57) 내로 동시에 주입하기 위해 수행된다. p+ 게이트(18)는 약 1E18 cm-3 내지 1E19 cm-3의 도핑 농도를 획득하기에 충분한 투여량으로 주입된다. p+ 게이트 영역(18)은 원하는 주입 깊이를 획득하기 위해 약 300-400 keV의 최대 주입 에너지로 주입될 수 있다. 주입들은 트렌치 측벽의 바닥이 스크리닝되지 않는 것을 보장하기 위해 수직으로부터 35 내지 40도의 기울어진 각도 및 고온에서 여러 번 수행될 수 있다. 주입들은 서로 90도 이격된 4개의 트위스트 각도로 수행될 수 있다.
도 4f를 참조하면, 이온 주입 동작(54)은 트렌치(48)의 표면에 p++ 차폐 영역(32)을 주입하기 위해 수행된다. 이온 주입 동작(54)에서, p-타입 이온들은 약 350 keV의 최대 주입 에너지로 트렌치의 표면에 주입될 수 있다. 이온 주입 동작(54)에 후속하여, 접합 종단 연장(JTE) 영역 (도시되지 않음)이 이온 주입에 의해 에지 종단 영역(57)에 형성될 수 있다. 이어서, 주입된 도펀트들 모두는 탄소 캡을 사용하여 1550C에서 30분 동안 어닐링함으로써 활성화될 수 있다.
도 4g를 참조하면, SiO2의 층은 PECVD를 사용하여 구조체 위에 퇴적되고, 예를 들어, 유도 결합 플라즈마(ICP) 에칭을 사용하여 등방성으로 에칭되어, 트렌치(48)에 인접한 메사(12)의 노출된 측벽 상에 측벽 보호 층(61)을 형성할 수 있다. 측벽 보호 층(61)은, 예를 들어, 20 내지 30 nm, 일부 실시예들에서는 23 내지 27 nm, 일부 실시예들에서는 25 nm의 두께를 가질 수 있다.
도 4h를 참조하면, 100nm의 두께를 갖는 Ni의 층(63)이 구조체 상에 퇴적되고 750C에서 어닐링되어 트렌치(48)의 바닥에 실리사이드를 형성할 수 있다. 그 다음, 미반응 Ni가 에칭될 수 있고, 구조체는 1000C 이하에서 어닐링되어 게이트 패드 영역 내의 p+ 차폐 영역(32) 상에 게이트 오믹 접촉(36)을 형성하고 소스 접촉 층(38) 상에 소스 오믹 접촉(40)을 형성한다. 그 다음, 트렌치 충전(72), 평탄화, 금속화(74), 후면 금속화(76) 및 레이저 어닐링과 같은 추가적인 종래의 제조 프로세스들이 수행되어 도 4i에 도시된 바와 같은 디바이스 제조를 완료할 수 있다.
도 5a는 추가 실시예들에 따른 JFET 디바이스 구조체를 제조하기 위한 동작들을 예시한다. 도 5a에 도시된 바와 같이, 일부 실시예들에서, 얕은 전도 영역(124)을 형성하기 위한 n-타입 주입(50)(도 4d) 및 게이트 영역(18)을 형성하기 위한 p-타입 주입(52)(도 4e)의 주입 에너지들 및 투여량들은, 주입 및 어닐링 후에, 얕은 전도 영역(124)과 게이트 영역(18) 사이 및 소스 영역(16)과 게이트 영역(18) 사이를 포함하여, 게이트 영역(18) 주위에 n- 브레이크다운 조정 영역(202)이 남아 있도록 선택될 수 있다. 얕은 전도 영역(124)은 깊은 전도 영역(122)과 절연 조정 영역(202) 사이에 있다. 절연 조정 영역(202)은 약 5E15 cm-3 내지 약 1E17 cm-3, 일부 실시예들에서는 약 1E16 cm-3 내지 약 5E16 cm-3, 및 특정 실시예들에서는 약 1.5E16 cm-3의 순 n-타입 도핑 농도를 가질 수 있다. 절연 조정 영역(202)은 깊은 전도 영역(122)의 도핑 농도와 유사한 도핑 농도를 가질 수 있지만, 깊은 전도 영역(122)의 도핑 농도와 동일할 필요는 없다.
절연 조정 영역(202)은 게이트-소스 P-N 접합이 p+ 게이트 영역(18) 및 n- 영역에 의해 형성되도록 제공된다. 이것은 게이트-소스 절연 전압을 증가시킬 수 있다. p+ 게이트 영역(18)을 둘러싸는 n- 절연 조정 영역(202)은 또한 메사(12)의 에지에 자기 정렬되고, 일부 실시예들에서 더 낮은 에너지의 n 주입을 추가함으로써 기울어진 주입들을 사용하여 형성될 수 있다.
도 5b는 얕은 전도 영역(124)과 게이트 영역(18) 사이에 n- 절연 조정 영역(202)을 포함하는 JFET 디바이스 구조체(200)를 예시하고, 도 5c, 도 5d 및 도 5e는 도 5b의 JFET 디바이스 구조체에 대한 일부 가능한 채널 도핑 프로파일들을 예시한다. 도 5c에 도시된 바와 같이, 절연 조정 영역(202)은 얕은 전도 영역(124)의 도핑 농도 Nh보다 작은 도핑 농도 Nb를 갖는다.
도핑 농도(Nb)는 깊은 전도 영역(122)의 도핑 농도(Nd)보다 크거나, 작거나, 동일할 수 있다. 예를 들어, 도 5c에서, 절연 조정 영역(202)은 깊은 전도 영역(122)의 도핑 농도(Nd)와 대략 동일한 도핑 농도(Nb)를 갖는다. 도 5d는 절연 조정 영역(202)의 도핑 농도(Nb)가 깊은 전도 영역(122)의 도핑 농도(Nd)보다 높은 도핑 프로파일을 예시하고, 도 5e는 절연 조정 영역(202)의 도핑 농도(Nb)가 깊은 전도 영역(122)의 도핑 농도(Nd)보다 낮은 도핑 프로파일을 예시한다.
n-채널 디바이스로서 예시되지만, JFET 디바이스 구조체(200)는 n-타입 층들을 p-타입으로 스위칭함으로써 p-채널 디바이스로서, 그리고 그 반대로서 형성될 수 있다는 점이 이해될 것이다.
일부 실시예들에 따른 SiC JFET 디바이스는 메사 폭에 대한 임계 전압의 감소된 감도로 인해 개선된 수율들을 제공할 수 있다. 대안적으로 또는 추가적으로, 이러한 디바이스는 성능을 개선하는 더 엄격한 설계(예컨대, 더 좁은 메사)를 허용하면서 수율들을 유지할 수 있다.
도 6은 일부 실시예들에 따른 JFET 디바이스를 포함하는 예시적인 회로를 예시한다. 도 6에 도시된 바와 같이, 일부 실시예들에 따른 수직 SiC JFET(100)는 수정된 캐스코드 토폴로지로 실리콘 MOSFET(150)과 연결될 수 있고, 여기서 SiC JFET 게이트는 직접 구동되고, SiC JFET 임계 전압의 변동이 매우 낮은 것이 바람직하다.
본 명세서에 설명된 바와 같은 JFET 디바이스는 또한 노멀리-온 SiC JFET 스위치로서 고체-상태 회로 차단기에서와 같은 다른 SiC JFET 응용들에 유리하게 사용될 수 있다.
더 넓게는, 본 명세서에 설명된 일부 실시예들은 메사/트렌치 특징을 갖는 임의의 수직 채널 접합 전계 효과 디바이스에서 사용될 수 있으며, 여기서 디바이스의 중요한 속성은 메사 폭에 민감하고 메사 폭에 대한 그 속성의 민감도를 감소시키는 것이 관심의 대상이다.
도 7은 수직 접합 전계 효과 트랜지스터를 형성하는 방법을 예시한다. 방법은 제1 전도 타입을 갖는 드리프트 층을 제공하는 단계(블록 702), 드리프트 층 상에 제1 전도 타입을 갖는 소스 층을 형성하는 단계(블록 704), 및 드리프트 층 내로 연장되고 트렌치에 인접한 메사를 정의하는 트렌치를 형성하기 위해 소스 층 및 드리프트 층의 일부를 선택적으로 에칭함으로써 메사를 형성하는 단계(블록 706)를 포함한다. 이는 트렌치에 인접한 메사 측벽을 갖는다. 이 방법은 드리프트 층과 소스 층 사이에서 연장되는 메사 내 얕은 전도 영역을 형성하는 단계(블록 708), 및 메사 내 제2 전도 타입을 갖는 게이트 영역을 형성하는 단계(블록 710)를 더 포함한다. 게이트 영역은 메사 내의 채널 영역에 인접하고, 채널 영역은 얕은 전도 영역이 깊은 전도 영역과 게이트 영역 사이에 있도록 얕은 전도 영역에 인접한 깊은 전도 영역을 포함한다. 얕은 전도 영역은 깊은 전도 영역보다 더 높은 도핑 농도를 갖는다.
얕은 전도 영역을 형성하는 단계는 메사 내 얕은 전도 영역을 형성하기 위해 제1 주입 에너지에서 메사 측벽 내로 제1 전도 타입 도펀트 이온들의 각진 이온 주입을 수행하는 단계를 포함할 수 있고, 메사 내 드리프트 층의 일부는 얕은 전도 영역에 인접한 깊은 전도 영역을 형성한다.
게이트 영역을 형성하는 단계는 메사 내에 게이트 영역을 형성하기 위해 제1 주입 에너지보다 낮은 제2 주입 에너지로 메사 측벽 내로 제2 전도 타입 도펀트 이온들을 주입하는 단계를 포함할 수 있고, 얕은 전도 영역은 게이트 영역과 깊은 전도 영역 사이에 있고, 제2 전도 타입은 제1 전도 타입과 반대이다.
일부 실시예들에서, 메사를 형성하는 단계는 소스 층 상에 에칭 마스크를 형성하는 단계, 및 에칭 마스크 아래의 영역에 메사를 형성하기 위해 소스 층 및 드리프트 층을 에칭하는 단계를 포함한다. 얕은 전도 영역을 형성하는 단계는 주입 마스크로서 에칭 마스크를 사용하여 메사 측벽 내로 제1 전도 타입 도펀트 이온들을 주입하는 단계를 포함할 수 있다.
에칭 마스크는 소스 층 상의 SiO2 에칭 마스크 및 SiO2 마스크 상의 실리콘 질화물 마스크를 포함할 수 있고, 이 방법은 메사 및 트렌치 상에 제2 에칭 마스크를 형성하는 단계, 메사 및 메사에 인접한 트렌치의 바닥을 노출시키고, 디바이스의 에지 영역 내의 하나 이상의 표면 영역을 노출시키기 위해 제2 에칭 마스크를 패터닝하는 단계, 및 메사 내에 게이트 영역을 형성하고 에지 영역 내에 에지 종단 영역들을 형성하기 위해 제1 주입 에너지보다 낮은 제2 주입 에너지로 제2 전도 타입 도펀트 이온들을 메사 측벽 및 접합 종단 영역들 내로 주입하는 단계를 더 포함할 수 있다. 얕은 전도 영역은 게이트 영역과 깊은 전도 영역 사이에 있고, 제2 전도 타입은 제1 전도 타입과 반대이다.
제2 에칭 마스크는 SiO2를 포함할 수 있고, 제2 에칭 마스크를 패터닝하는 단계는 실리콘 질화물 마스크를 에칭 정지 층으로서 사용하여 제2 에칭 마스크를 선택적으로 에칭하는 단계를 포함한다.
발명적 개념들의 실시예들이 그의 특정 구성들을 참조하여 상당히 상세히 설명되었지만, 다른 버전들이 가능하다. 필드 플레이트들 및 게이트들은 또한 많은 상이한 형상들을 가질 수 있고, 많은 상이한 방식들로 소스 접촉에 연결될 수 있다. 따라서, 본 발명의 취지 및 범위는 위에서 설명된 특정 실시예들로 제한되지 않아야 한다.

Claims (41)

  1. 전력 트랜지스터 디바이스로서,
    제1 전도성 타입을 갖는 드리프트 층(15);
    상기 드리프트 층 상의 메사(12) - 상기 메사는 상기 드리프트 층 상의 채널 영역(114) 및 상기 채널 영역 상의 소스 층(16)을 포함하고, 상기 채널 영역 및 상기 소스 층은 상기 제1 전도성 타입을 가짐 -; 및
    상기 채널 영역에 인접한 상기 메사 내의 게이트 영역(18) - 상기 게이트 영역은 상기 제1 전도성 타입과 반대인 제2 전도성 타입을 가짐 -
    을 포함하고,
    상기 채널 영역은 깊은 전도 영역(122) 및 상기 깊은 전도 영역과 상기 게이트 영역 사이의 얕은 전도 영역(124)을 포함하고;
    상기 깊은 전도 영역은 제1 도핑 농도를 갖고, 상기 얕은 전도 영역은 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 얕은 전도 영역은 상기 드리프트 층과 상기 소스 층 사이에서 수직으로 연장되고, 상기 깊은 전도 영역은 상기 드리프트 층과 상기 소스 층 사이에서 수직으로 연장되는, 전력 트랜지스터 디바이스.
  3. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 얕은 전도 영역은 약 1E17 cm-3보다 큰 도핑 농도를 갖고, 상기 깊은 전도 영역은 약 1E17 cm-3보다 작은 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  4. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 얕은 전도 영역은 약 3E17 cm-3 내지 약 5E18 cm-3의 도핑 농도를 갖고, 상기 깊은 전도 영역은 약 1E16 cm-3 내지 약 5E16 cm-3의 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  5. 제4항에 있어서, 상기 얕은 전도 영역은 약 1E18 cm-3의 도핑 농도를 갖고, 상기 깊은 전도 영역은 약 1.5E16 cm-3의 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  6. 제1항에 있어서, 상기 얕은 전도 영역은 상기 깊은 전도 영역의 도핑 농도보다 적어도 약 10배 더 큰 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  7. 제1항에 있어서, 상기 얕은 전도 영역은 상기 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 상기 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향(lateral direction)으로 경사지는(graded) 경사진 도핑 프로파일을 갖는, 전력 트랜지스터 디바이스.
  8. 제1항에 있어서, 상기 얕은 전도 영역은 상기 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 상기 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향에서 약 0.1 내지 0.3 미크론의 너비(breadth)를 갖는, 전력 트랜지스터 디바이스.
  9. 제1항에 있어서, 상기 얕은 전도 영역은 상기 수직 접합 전계 효과 디바이스가 온-상태에 있을 때 상기 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향으로의 상기 메사의 절반 폭의 약 1/3인 너비를 갖는, 전력 트랜지스터 디바이스.
  10. 제1항에 있어서, 상기 얕은 전도 영역은 상기 메사 내에 주입된 영역을 포함하는, 전력 트랜지스터 디바이스.
  11. 제1항에 있어서,
    상기 얕은 전도 영역과 상기 게이트 영역 사이에 브레이크다운 조정 영역을 추가로 포함하고, 상기 브레이크다운 조정 영역은 상기 제1 전도성 타입을 갖고 상기 얕은 전도 영역의 상기 제2 도핑 농도보다 작은 제3 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  12. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  13. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 10 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  14. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 5 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  15. 제1항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 5 V/미크론과 20 V/미크론 사이인 것을 나타내는, 전력 트랜지스터 디바이스.
  16. 제1항에 있어서, 상기 전력 트랜지스터 디바이스는 접합 전계 효과 트랜지스터(JFET)를 포함하는, 전력 트랜지스터 디바이스.
  17. 제1항에 있어서, 상기 드리프트 층, 상기 채널 영역 및 상기 게이트 영역은 실리콘 탄화물을 포함하는, 전력 트랜지스터 디바이스.
  18. 제1항에 있어서, 상기 디바이스가 온-상태에 있을 때 전류 흐름의 방향에 수직인 측면 방향에서의 상기 얕은 채널 영역의 너비는 상기 측면 방향에서의 상기 메사의 폭과 독립적인, 전력 트랜지스터 디바이스.
  19. 제1항에 있어서, 상기 디바이스가 온-상태에 있을 때 전류 흐름의 방향에 수직인 측면 방향에서의 상기 깊은 채널 영역의 너비는 상기 측면 방향에서의 상기 메사의 폭에 정비례하는, 전력 트랜지스터 디바이스.
  20. 제1항에 있어서, 상기 게이트 영역은 제1 게이트 영역을 포함하고, 상기 얕은 전도 영역은 제1 얕은 전도 영역을 포함하고, 상기 전력 트랜지스터 디바이스는:
    상기 제1 게이트 영역 반대편의 상기 메사 내의 제2 게이트 영역 - 상기 채널 영역은 상기 제1 게이트 영역과 상기 제2 게이트 영역 사이에 있음 -; 및
    상기 깊은 전도 영역과 상기 제2 게이트 영역 사이의 상기 채널 영역 내의 제2 얕은 전도 영역을 추가로 포함하고,
    상기 제2 얕은 전도 영역은 상기 깊은 전도 영역의 상기 제1 도핑 농도보다 큰 제3 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  21. 제20항에 있어서, 상기 제1 게이트 영역은 상기 메사 내의 브레이크다운 조정 영역에 의해 둘러싸이고, 상기 브레이크다운 조정 영역은 상기 제1 전도성 타입을 갖고 상기 얕은 전도 영역의 상기 제2 도핑 농도보다 작은 제3 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  22. 제1항에 있어서, 상기 깊은 전도 영역 및 상기 채널 영역은 상기 전력 트랜지스터 디바이스에서의 전류 흐름의 방향에 수직인 측면 방향으로 상기 얕은 전도 영역의 반대 측들에 배열되는, 전력 트랜지스터 디바이스.
  23. 전력 트랜지스터 디바이스로서,
    제1 전도성 타입을 갖는 드리프트 층(10);
    상기 드리프트 층 상의 메사(12) - 상기 메사는 상기 드리프트 층 상의 채널 영역(14) 및 상기 채널 영역 상의 소스 층(16)을 포함하고, 상기 채널 영역 및 상기 소스 층은 상기 제1 전도성 타입을 가짐 -; 및
    상기 채널 영역의 측부 상의 상기 메사 내의 게이트 영역(18) - 상기 게이트 영역은 상기 제1 전도성 타입과 반대인 제2 전도성 타입을 가짐 -
    을 포함하고,
    상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 20 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  24. 제23항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 10 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  25. 제23항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 5 V/미크론 미만인 것을 나타내는, 전력 트랜지스터 디바이스.
  26. 제23항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 수직 접합 전계 효과 디바이스는 임계 전압의 변화가 메사 폭의 함수로서 5 V/미크론과 20 V/미크론 사이인 것을 나타내는, 전력 트랜지스터 디바이스.
  27. 제23항에 있어서, 상기 채널 영역은 깊은 전도 영역(122) 및 상기 깊은 전도 영역과 상기 게이트 영역 사이의 얕은 전도 영역(124)을 포함하고;
    상기 깊은 전도 영역은 제1 도핑 농도를 갖고, 상기 얕은 전도 영역은 상기 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  28. 제27항에 있어서, 상기 얕은 전도 영역은 상기 드리프트 층과 상기 소스 층 사이에서 수직으로 연장되고, 상기 깊은 전도 영역은 상기 드리프트 층과 상기 소스 층 사이에서 수직으로 연장되는, 전력 트랜지스터 디바이스.
  29. 제27항에 있어서, 상기 채널 영역은 실리콘 탄화물을 포함하고, 상기 얕은 전도 영역은 약 1E17 cm-3보다 큰 도핑 농도를 갖고, 상기 깊은 전도 영역은 약 1E17 cm-3보다 작은 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  30. 제27항에 있어서, 상기 얕은 전도 영역은 상기 수직 접합 전계 효과 디바이스가 온 상태에 있을 때 상기 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향으로 경사지는 경사진 도핑 프로파일을 갖는, 전력 트랜지스터 디바이스.
  31. 제27항에 있어서, 상기 얕은 전도 영역은 상기 수직 접합 전계 효과 디바이스가 온-상태에 있을 때 상기 채널 영역을 통한 캐리어 흐름의 방향에 수직인 측면 방향으로 상기 메사의 절반 폭의 약 1/3인 너비를 갖는, 전력 트랜지스터 디바이스.
  32. 제27항에 있어서,
    상기 얕은 전도 영역과 상기 게이트 영역 사이에 브레이크다운 조정 영역을 추가로 포함하고, 상기 브레이크다운 조정 영역은 상기 제1 전도성 타입을 갖고 상기 얕은 전도 영역의 상기 제2 도핑 농도보다 작은 제3 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  33. 전력 트랜지스터 디바이스를 형성하는 방법으로서,
    제1 전도성 타입을 갖는 드리프트 층을 제공하는 단계(702);
    상기 드리프트 층 상에 상기 제1 전도성 타입을 갖는 소스 층을 형성하는 단계(704);
    상기 소스 층 및 상기 드리프트 층의 일부를 선택적으로 에칭하여 상기 드리프트 층 내로 연장되고 트렌치에 인접한 메사를 정의하는 상기 트렌치를 형성함으로써 메사를 형성하는 단계(706) - 상기 메사는 상기 트렌치에 인접한 메사 측벽을 가짐 -;
    상기 드리프트 층과 상기 소스 층 사이에 연장되는 상기 메사 내의 얕은 전도 영역을 형성하는 단계(708); 및
    상기 메사 내에 제2 전도성 타입을 갖는 게이트 영역을 형성하는 단계(710) - 상기 게이트 영역은 상기 메사 내의 채널 영역에 인접하고, 상기 채널 영역은 상기 얕은 전도 영역에 인접한 깊은 전도 영역을 포함하고, 상기 얕은 전도 영역은 상기 깊은 전도 영역과 상기 게이트 영역 사이에 있음 -
    를 포함하고,
    상기 얕은 전도 영역은 상기 깊은 전도 영역보다 더 높은 도핑 농도를 갖는, 방법.
  34. 제33항에 있어서, 상기 얕은 전도 영역을 형성하는 단계는 상기 메사 내에 상기 얕은 전도 영역을 형성하기 위해 제1 주입 에너지로 상기 메사 측벽 내로 제1 전도성 타입 도펀트 이온들의 각진 이온 주입을 수행하는 단계를 포함하고, 상기 메사 내의 상기 드리프트 층의 일부는 상기 얕은 전도 영역에 인접한 상기 깊은 전도 영역을 형성하는, 방법.
  35. 제34항에 있어서, 상기 게이트 영역을 형성하는 단계는 상기 메사 내에 상기 게이트 영역을 형성하기 위해 상기 제1 주입 에너지보다 낮은 제2 주입 에너지로 상기 메사 측벽 내로 제2 전도성 타입 도펀트 이온들을 주입하는 단계를 포함하고, 상기 얕은 전도 영역은 상기 게이트 영역과 상기 깊은 전도 영역 사이에 있고, 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대인, 방법.
  36. 제34항에 있어서, 상기 메사를 형성하는 단계는:
    상기 소스 층 상에 에칭 마스크를 형성하는 단계; 및
    상기 소스 층 및 상기 드리프트 층을 에칭하여 상기 에칭 마스크 아래의 영역에 상기 메사를 형성하는 단계를 포함하고, 상기 얕은 전도 영역을 형성하는 단계는 상기 에칭 마스크를 주입 마스크로서 사용하여 상기 메사 측벽 내로 상기 제1 전도성 타입 도펀트 이온들을 주입하는 단계를 포함하는, 방법.
  37. 제36항에 있어서, 상기 에칭 마스크는 상기 소스 층 상의 SiO2 에칭 마스크 및 상기 SiO2 마스크 상의 실리콘 질화물 마스크를 포함하고, 상기 방법은:
    상기 메사 및 상기 트렌치 상에 제2 에칭 마스크를 형성하는 단계;　
    상기 메사 및 상기 메사에 인접한 상기 트렌치의 바닥을 노출시키고, 상기 디바이스의 에지 영역 내의 하나 이상의 표면 영역을 노출시키기 위해 상기 제2 에칭 마스크를 패터닝하는 단계; 및
    상기 메사에 상기 게이트 영역을 형성하고 상기 에지 영역에 에지 종단 영역들을 형성하기 위해 상기 제1 주입 에너지보다 낮은 제2 주입 에너지로 상기 메사 측벽 및 상기 접합 종단 영역들 내에 제2 전도성 타입 도펀트 이온들을 주입하는 단계 - 상기 얕은 전도 영역은 상기 게이트 영역과 상기 깊은 전도 영역 사이에 있고, 상기 제2 전도성 타입은 상기 제1 전도성 타입과 반대임 - 를 추가로 포함하는 방법.
  38. 제37항에 있어서, 상기 제2 에칭 마스크는 SiO2를 포함하고, 상기 제2 에칭 마스크를 패터닝하는 단계는 상기 실리콘 질화물 마스크를 에칭 정지 층으로서 사용하여 상기 제2 에칭 마스크를 선택적으로 에칭하는 단계를 포함하는, 방법.
  39. 전력 트랜지스터 디바이스로서,
    제1 전도성 타입을 갖는 드리프트 층(10);
    상기 드리프트 층 상의 메사(12) - 상기 메사는 상기 드리프트 층 상의 채널 영역(114) 및 상기 채널 영역 상의 소스 층(16)을 포함하고, 상기 채널 영역 및 상기 소스 층은 상기 제1 전도성 타입을 가짐 -;
    상기 채널 영역에 인접한 상기 메사 내의 게이트 영역(18) - 상기 게이트 영역은 상기 제1 전도성 타입과 반대인 제2 전도성 타입을 가짐 -; 및
    상기 채널 영역과 상기 게이트 영역 사이의 상기 메사 내의 브레이크다운 조정 영역(202) - 상기 브레이크다운 조정 영역은 상기 제1 전도성 타입을 가짐 -
    을 포함하고,
    상기 채널 영역은 제1 도핑 농도를 갖고, 상기 브레이크다운 조정 영역은 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  40. 제39항에 있어서, 상기 채널 영역은 깊은 전도 영역(122) 및 상기 깊은 전도 영역과 상기 브레이크다운 조정 영역 사이의 얕은 전도 영역(124)을 포함하고;
    상기 얕은 전도 영역은 상기 제1 도핑 농도를 갖고, 상기 깊은 전도 영역은 상기 제1 도핑 농도보다 작은 제3 도핑 농도를 갖는, 전력 트랜지스터 디바이스.
  41. 제39항에 있어서, 상기 브레이크다운 조정 영역은 상기 메사 내에서 상기 게이트 영역 위 및 아래에, 그리고 상기 메사 내에서 상기 채널 영역에 인접한 상기 게이트 영역의 측부(side) 상에 있는, 전력 트랜지스터 디바이스.
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