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KR20240127407A - 엘리먼트의 직접 본딩 및 디본딩 - Google Patents

엘리먼트의 직접 본딩 및 디본딩 Download PDF

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KR20240127407A
KR20240127407A KR1020247024305A KR20247024305A KR20240127407A KR 20240127407 A KR20240127407 A KR 20240127407A KR 1020247024305 A KR1020247024305 A KR 1020247024305A KR 20247024305 A KR20247024305 A KR 20247024305A KR 20240127407 A KR20240127407 A KR 20240127407A
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KR
South Korea
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bonding
bonding method
article
layer
conductive
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Application number
KR1020247024305A
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English (en)
Inventor
제레미 알프레드 테일
Original Assignee
아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드 filed Critical 아데이아 세미컨덕터 본딩 테크놀로지스 인코포레이티드
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Abstract

본딩 방법이 개시된다. 본딩 방법은, 디바이스 부분, 및 제1 엘리먼트의 디바이스 부분의 상부에 배치되는 제1 비전도성 본딩 재료를 가지는 제1 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은 캐리어를 포함하는 제2 엘리먼트를 제공하는 것을 포함할 수 있다. 제2 엘리먼트는 기판, 및 제2 엘리먼트의 기판의 상부에 배치되는 제2 비전도성 본딩 재료를 가진다. 본딩 방법은 제1 엘리먼트의 디바이스 부분과 제1 비전도성 본딩 재료 사이에, 또는 제2 엘리먼트의 기판과 제2 비전도성 본딩 재료 사이에 방출 층을 증착하는 것을 포함할 수 있다. 본딩 방법은 중간 접착제 없이 제1 엘리먼트의 제1 비전도성 본딩 재료를 제2 엘리먼트의 제2 비전도성 본딩 재료에 직접적으로 본딩하는 것을 포함할 수 있다. 본딩 방법은 열 에너지를 방출 층으로 전달하여, 이에 의해, 방출 층의 외부로 휘발성 종을 포함하는 가스의 확산을 유도함으로써 제1 엘리먼트로부터 제2 엘리먼트를 제거하는 것을 포함할 수 있다.

Description

엘리먼트의 직접 본딩 및 디본딩
관련된 출원에 대한 상호-참조
이 출원은 "엘리먼트의 직접 본딩 및 디본딩(DIRECT BONDING AND DEBONDING OF ELEMENTS)"이라는 명칭으로 2021년 12월 20일자로 출원된 미국 특허 가출원 제63/265,761호에 대한 우선권을 주장하고, 이 미국 특허 가출원의 전체 내용은 이로써 참조로 본 명세서에 통합된다.
분야는 캐리어(carrier)에 대한 반도체 엘리먼트의 직접 본딩(direct bonding), 직접 본딩 후에 반도체 엘리먼트로부터 캐리어를 제거하는 것, 및 이를 위한 구조에 관한 것이다.
일부 애플리케이션에서, (웨이퍼(wafer) 및 다이(die)와 같은) 반도체 엘리먼트는 중간 프로세싱을 위하여 캐리어(carrier)에 임시로 본딩된다. 그러나, 기존의 임시 본딩 재료(접착제)를 이용하여 프로세싱하는 것(예컨대, 박형화(thin)하거나, 후면 프로세싱을 행하는 것)은 도전적일 수 있다. 따라서, 임시 본딩을 위한 개선된 방법 및 구조에 대한 계속적인 필요성이 남아 있다.
구체적인 구현예는 제한이 아니라 예로서 제공되는 다음의 도면을 참조하여 지금부터 설명될 것이다.
도 1a는 직접 하이브리드 본딩 이전의 2개의 엘리먼트의 개략적인 측단면도이다.
도 1b는 직접 하이브리드 본딩 후의 도 1a에서 도시된 2개의 엘리먼트의 개략적인 측단면도이다.
도 2a의 (a)는 캐리어의 개략적인 측단면도이다.
도 2a의 (b)는 직접 본딩을 위하여 준비된 후의 캐리어의 개략적인 측단면도이다.
도 2a의 (c)는 본딩 층을 갖는 반도체 엘리먼트의 개략적인 측단면도이다.
도 2a의 (d)는 직접 본딩을 위하여 준비된 후의, 본딩 층을 갖는 반도체 엘리먼트의 개략적인 측단면도이다.
도 2a의 (e)는 본딩된 구조의 개략적인 측단면도이다.
도 2b의 (f)는 예시 목적을 위하여 재현되는 도 2a의 (e)의 본딩된 구조의 개략적인 측단면도이다.
도 2b의 (g)는 디본딩(de-bonding) 후의 캐리어 및 반도체 엘리먼트의 개략적인 측단면도이다.
도 2b의 (h)는 디본드 테이프(debond tape) 상의 캐리어 및 반도체 엘리먼트의 개략적인 측단면도이다.
도 2b의 (i)는 디본딩 후의 캐리어 및 반도체 엘리먼트의 개략적인 측단면도이다.
도 3은 실시예에 따른 본딩된 구조의 개략적인 측단면도이다.
도 4는 다른 실시예에 따른 본딩된 구조의 개략적인 측단면도이다.
도 5의 (a)는 다른 실시예에 따른 본딩된 구조의 개략적인 측단면도이다.
도 5의 (b)는 도 5의 (a)에서 도시된 본딩된 구조의 부분의 확대도이다.
도 6의 (a)는 본딩 층을 갖는 반도체 엘리먼트의 개략적인 측단면도이다.
도 6의 (b)는 직접 본딩을 위하여 준비된 후의, 본딩 층을 갖는 반도체 엘리먼트의 개략적인 측단면도이다.
도 6의 (c)는 캐리어의 개략적인 측단면도이다.
도 6의 (d)는 직접 본딩을 위하여 준비된 후의 캐리어의 개략적인 측단면도이다.
도 6의 (e)는 본딩된 구조의 개략적인 측단면도이다.
본 명세서에서 설명된 실시예는 직접 본딩 또는 하이브리드 직접 본딩 기법을, 직접적으로 본딩된 엘리먼트를 방출(release)하거나 디본딩하도록 구성되는 임시 본딩 층과 조합할 수 있다.
본 명세서에서 개시된 다양한 실시예는 2개 이상의 엘리먼트가 중간 접착제 없이 서로에 직접적으로 본딩될 수 있는 직접적으로 본딩된 구조에 관한 것이다. 도 1a 및 도 1b는 일부 실시예에 따른, 중간 접착제 없이 직접적으로 하이브리드 본딩된 구조를 형성하기 위한 프로세스를 개략적으로 예시한다. 도 1a 및 도 1b에서, 본딩된 구조(100)는 중간 접착제 없이 본드 계면(bond interface)(118)에서 서로에 직접적으로 본딩될 수 있는 2개의 엘리먼트(102 및 104)를 포함한다. (예를 들어, 집적된 디바이스 다이(integrated device die), 웨이퍼, 수동 디바이스, 전력 스위치와 같은 개별적인 능동 디바이스 등을 포함하는 반도체 엘리먼트와 같은) 2개 이상의 마이크로전자 엘리먼트(microelectronic element)(102 및 104)는 본딩된 구조(100)를 형성하기 위하여 서로 상에 적층되거나 서로에 본딩될 수 있다. 제1 엘리먼트(102)의 전도성 피처(conductive feature)(106a)(예컨대, 접촉 패드, 비아(via)(예컨대, TSV)의 노출된 단부, 또는 관통 기판 전극)는 제2 엘리먼트(104)의 대응하는 전도성 피처(106b)에 전기적으로 접속될 수 있다. 임의의 적합한 수의 엘리먼트가 본딩된 구조(100) 내에 적층될 수 있다. 예를 들어, 제3 엘리먼트(도시되지 않음)는 제2 엘리먼트(104) 상에 적층될 수 있고, 제4 엘리먼트(도시되지 않음)는 제3 엘리먼트 상에 적층될 수 있는 등과 같다. 추가적으로 또는 대안적으로, 하나 이상의 추가적인 엘리먼트(도시되지 않음)는 제1 엘리먼트(102)를 따라 서로에 인접하게 횡방향으로 적층될 수 있다. 일부 실시예에서, 횡방향으로 적층된 추가적인 엘리먼트는 제2 엘리먼트보다 작을 수 있다. 일부 실시예에서, 횡방향으로 적층된 추가적인 엘리먼트는 제2 엘리먼트보다 2배 작을 수 있다.
일부 실시예에서, 엘리먼트(102 및 104)는 접착제 없이 서로에 직접적으로 본딩된다. 다양한 실시예에서, 비-전도성(non-conductive) 또는 유전체(dielectric) 재료를 포함하는 비-전도성 필드 영역은, 접착제 없이 제2 엘리먼트(104)의 제2 본딩 층(108b)으로서 역할을 하는 비-전도성 또는 유전체 재료를 포함하는 대응하는 비-전도성 필드 영역에 직접적으로 본딩될 수 있는 제1 엘리먼트(102)의 제1 본딩 층(108a)으로서 역할을 할 수 있다. 비-전도성 본딩 층(108a 및 108b)은 엘리먼트(102, 103)의 반도체(예컨대, 실리콘) 부분과 같은 디바이스 부분(110a 및 110b)의 개개의 전방 면(114a 및 114b) 상에 배치될 수 있다. 능동 디바이스 및/또는 회로부는 디바이스 부분(110a 및 110b) 내에 또는 그 상에서 패턴화될 수 있고 및/또는 이와 다르게 배치될 수 있다. 능동 디바이스 및/또는 회로는 디바이스 부분(110a 및 110b)의 전방 면(114a 및 114b)에서 또는 그 근처에서, 및/또는 디바이스 부분(110a 및 110b)의 반대 후면(116a 및 116b)에서 또는 그 근처에서 배치될 수 있다. 본딩 층은 엘리먼트의 전방 면 및/또는 후방 면 상에 제공될 수 있다. 비-전도성 재료는 제1 엘리먼트(102)의 비-전도성 본딩 영역 또는 본딩 층(108a)으로서 지칭될 수 있다. 일부 실시예에서, 제1 엘리먼트(102)의 비-전도성 본딩 층(108a)은 유전체-대-유전체(dielectric-to-dielectric) 본딩 기법을 이용하여 제2 엘리먼트(104)의 대응하는 비-전도성 본딩 층(108b)에 직접적으로 본딩될 수 있다. 예를 들어, 비-전도성 또는 유전체-대-유전체 본드(bond)는 적어도 미국 특허 제9,564,414호; 제9,391,143호; 및 제10,434,749호에서 개시된 직접 본딩 기법을 이용하여 접착제 없이 형성될 수 있고, 이 미국 특허들 각각의 전체 내용은 그 전체적으로 그리고 모든 목적을 위하여 본 명세서에 참조로 통합된다. 다양한 실시예에서, 본딩 층(108a 및/또는 108b)은 비-전도성 재료, 예컨대, 실리콘 옥사이드(silicon oxide)와 같은 유전체 재료, 또는 비도핑된 실리콘(undoped silicon)과 같은 비도핑된 반도체 재료를 포함할 수 있다. 직접 본딩을 위한 적합한 유전체 본딩 표면 또는 재료는 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 또는 실리콘 옥시나이트라이드(silicon oxynitride)와 같은 무기 유전체를 포함하지만, 이것으로 제한되지 않거나, 실리콘 카바이드(silicon carbide), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride), 로우(low) K 유전체 재료, SiCOH 유전체, 실리콘 카보나이트라이드(silicon carbonitride), 또는 다이아몬드-유사 탄소(diamond-like carbon)과 같은 탄소(carbon), 또는 다이아몬드 표면을 포함하는 재료를 포함할 수 있다. 이러한 탄소-함유 세라믹 재료는 탄소의 포함에도 불구하고, 무기물(inorganic)로 간주될 수 있다. 일부 실시예에서, 유전체 재료는 에폭시(epoxy), 수지(resin), 또는 몰딩 재료(molding material)와 같은 폴리머(polymer) 재료를 포함하지 않는다.
일부 실시예에서, 디바이스 부분(110a 및 110b)은 이종적 구조(heterogenous structure)를 정의하는 상당히 상이한 열 팽창 계수(CTE : coefficient of thermal expansion)를 가질 수 있다. 디바이스 부분(110a 및 110b) 사이, 그리고 특히, 벌크 반도체, 전형적으로 디바이스 부분(110a, 110b)의 단일 결정 부분 사이의 CTE 차이는 5 ppm 초과 또는 10 ppm 초과일 수 있다. 예를 들어, 디바이스 부분(110a 및 110b) 사이의 CTE 차이는 5 ppm 내지 100 ppm, 5 ppm 내지 40 ppm, 10 ppm 내지 100 ppm, 또는 10 ppm 내지 40 ppm의 범위에 있을 수 있다. 일부 실시예에서, 디바이스 부분(110a 및 110b) 중의 하나는, 광학 압전(piezoelectric) 또는 초전기(pyroelectric) 애플리케이션을 위해 이용되는, 페로브스카이트(perovskite) 재료를 포함하는 광전자(optoelectronic) 단일 결정 재료를 포함할 수 있고, 디바이스 부분(110a, 110b) 중의 다른 하나는 더 관례적인 기판 재료를 포함한다. 예를 들어, 디바이스 부분(110a, 110b) 중의 하나는 리튬 탄탈레이트(lithium tantalate)(LiTaO3) 또는 리튬 니오베이트(lithium niobate)(LiNbO3)를 포함하고, 디바이스 부분(110a, 110b) 중의 다른 하나는 실리콘(Si), 석영(quartz), 용융된 실리카 유리(fused silica glass), 사파이어(sapphire), 또는 유리를 포함한다. 다른 실시예에서, 디바이스 부분(110a 및 110b) 중의 하나는 갈륨 비소(gallium arsenide)(GaAs) 또는 갈륨 나이트라이드(gallium nitride)(GaN)와 같은 III-V 단일 반도체 재료를 포함하고, 디바이스 부분(110a 및 110b) 중의 다른 하나는 실리콘(Si)과 같은 비-III-V 반도체 재료를 포함할 수 있거나, 석영, 용융된 실리카 유리, 사파이어, 또는 유리와 같은, 유사한 CTE를 갖는 다른 재료를 포함할 수 있다.
다양한 실시예에서, 직접 하이브리드 본드(direct hybrid bond)는 중간 접착제 없이 형성될 수 있다. 예를 들어, 비전도성 본딩 표면(112a 및 112b)은 높은 수준의 평활도(smoothness)로 연마(polish)될 수 있다. 본딩 표면(112a 및 112b)은 세정될 수 있고, 표면(112a 및 112b)을 활성화하기 위하여 플라즈마(plasma) 및/또는 에칭제(etchant)에 노출될 수 있다. 일부 실시예에서, 표면(112a 및 112b)은 활성화 후에 또는 활성화 동안에(예컨대, 플라즈마 및/또는 에치 프로세스 동안에) 종(species)으로 종결될 수 있다. 이론에 의해 제한되지 않으면, 일부 실시예에서, 활성화 프로세스는 본딩 표면(112a 및 112b)에서 화학적 본드를 파괴하도록 수행될 수 있고, 종결 프로세스는 직접 본딩 동안에 본딩 에너지를 개선시키는 본딩 표면(112a 및 112b)에서 추가적인 화학 종(chemical species)을 제공할 수 있다. 일부 실시예에서, 활성화 및 종결은 표면(112a 및 112b)을 활성화하고 종결하기 위하여 동일한 단계, 예컨대, 플라즈마에서 제공된다. 다른 실시예에서, 본딩 표면(112a 및 112b)은 직접 본딩을 위한 추가적인 종을 제공하기 위하여 별도의 처리에서 종결될 수 있다. 다양한 실시예에서, 종결 종(terminating species)은 질소(nitrogen)를 포함할 수 있다. 예를 들어, 일부 실시예에서, 본딩 표면(들)(112a, 112b)은 질소-함유 플라즈마에 노출될 수 있다. 추가로, 일부 실시예에서, 본딩 표면(112a 및 112b)은 불소(fluorine)에 노출될 수 있다. 예를 들어, 제1 엘리먼트 및 제2 엘리먼트(102, 104) 사이의 본드 계면(118)에서 또는 그 근처에서 하나 또는 다수의 불소 피크(fluorine peak)가 있을 수 있다. 따라서, 직접적으로 본딩된 구조(100)에서, 2개의 비-전도성 재료(예컨대, 본딩 층(108a 및 108b)) 사이의 본드 계면(118)은 본드 계면(118)에서 더 높은 질소 함량 및/또는 불소 피크를 갖는 매우 평활한 계면을 포함할 수 있다. 활성화 및/또는 종결 처리의 추가적인 예는 미국 특허 제9,564,414호; 제9,391,143호; 및 제10,434,749호의 전반에 걸쳐 발견될 수 있고, 이 미국 특허들 각각의 전체 내용은 그 전체적으로 그리고 모든 목적을 위하여 본 명세서에 참조로 통합된다.
다양한 실시예에서, 제1 엘리먼트(102)의 전도성 피처(106a)는 또한, 제2 엘리먼트(104)의 대응하는 전도성 피처(106b)에 직접적으로 본딩될 수 있다. 예를 들어, 직접 하이브리드 본딩 기법은 위에서 설명된 바와 같이 준비되는 공유적으로 직접 본딩된 비-전도성-대-비-전도성(non-conductive-to-non-conductive)(예컨대, 유전체-대-유전체) 표면을 포함하는 본드 계면(118)을 따라 전도체-대-전도체(conductor-to-conductor) 직접 본드를 제공하기 위하여 이용될 수 있다. 다양한 실시예에서, 전도체-대-전도체(예컨대, 전도성 피처(106a) 대 전도성 피처(106b)) 직접 본드 및 유전체-대-유전체 하이브리드 본드는 적어도 미국 특허 제9,716,033호 및 제9,852,988호에서 개시된 직접 본딩 기법을 이용하여 형성될 수 있고, 이 미국 특허들 각각의 전체 내용은 그 전체적으로 그리고 모든 목적을 위하여 본 명세서에 참조로 통합된다. 본 명세서에서 설명된 직접 하이브리드 본딩 실시예에서, 전도성 피처는 비-전도성 본딩 층 내에 제공되고, 전도성 및 비전도성 피처의 둘 모두는 예컨대, 평탄화(planarization), 위에서 설명된 활성화 및/또는 종결 처리에 의해 직접 본딩을 위하여 준비된다. 따라서, 직접 본딩을 위하여 준비되는 본딩 표면은 전도성 및 비-전도성 피처의 둘 모두를 포함한다.
예를 들어, 비-전도성(예컨대, 유전체) 본딩 표면(112a, 112b)(예를 들어, 무기 유전체 표면)은 위에서 설명된 바와 같이 중간 접착제 없이 준비될 수 있고 서로에 직접적으로 본딩될 수 있다. 전도성 접촉 피처(예컨대, 본딩 층(108a, 108b) 내의 비-전도성 유전체 필드 영역에 의해 적어도 부분적으로 포위될 수 있는 전도성 피처(106a 및 106b))는 또한, 중간 접착제 없이 서로에 직접적으로 본딩될 수 있다. 다양한 실시예에서, 전도성 피처(106a, 106b)는 비-전도성 필드 영역 내에 적어도 부분적으로 내장되는 개별 패드(pad) 또는 트레이스(trace)를 포함할 수 있다. 일부 실시예에서, 전도성 접촉 피처는 관통 기판 비아(through substrate via)(예컨대, 관통 실리콘 비아(TSV : through silicon via))의 노출된 접촉 표면을 포함할 수 있다. 일부 실시예에서, 개개의 전도성 피처(106a 및 106b)는 유전체 필드 영역 또는 비-전도성 본딩 층(108a 및 108b)의 외장(예컨대, 상부) 표면(비-전도성 본딩 표면(112a 및 112b) 아래에서 리세싱(recess)될 수 있고, 예를 들어, 30 nm 미만, 20 nm 미만, 15 nm 미만, 또는 10 nm 미만만큼 리세싱될 수 있고, 예를 들어, 2 nm 내지 20 nm의 범위에서, 또는 4 nm 내지 10 nm의 범위에서 리세싱될 수 있다. 다양한 실시예에서, 직접 본딩 이전에, 대향하는 엘리먼트 내의 리세스(recess)는 대향하는 접촉 패드 사이의 총 갭(gap)이 15 nm 미만 또는 10 nm 미만이 되도록 크기가 정해질 수 있다. 비-전도성 본딩 층(108a 및 108b)은 일부 실시예에서 실온에서 접착제 없이 서로에 직접적으로 본딩될 수 있고, 추후에, 본딩된 구조(100)는 어닐링(anneal)될 수 있다. 어닐링 시에, 전도성 피처(106a 및 106b)는 금속-대-금속(metal-to-metal) 직접 본드를 형성하기 위하여 팽창할 수 있고 서로 접촉할 수 있다. 유익하게도, San Jose, CA의 Adeia로부터 상업적으로 입수가능한 직접 본드 상호접속(Direct Bond Interconnect) 또는 DBI® 기법의 이용은 고밀도의 전도성 피처(106a 및 106b)가 직접 본드 계면(118)에 걸쳐 접속되는 것(예컨대, 규칙적인 어레이를 위한 작거나 미세한 피치(pitch))을 가능하게 할 수 있다. 일부 실시예에서, 본딩된 엘리먼트 중 하나의 본딩된 엘리먼트의 본딩 표면 내에 내장되는 전도성 트레이스와 같은 전도성 피처(106a 및 106b)의 피치는 100 마이크론(micron) 미만, 또는 10 마이크론 미만, 또는 심지어 2 마이크론 미만일 수 있다. 일부 애플리케이션에 대해서는, 본딩 패드의 치수(예컨대, 직경) 중의 하나의 치수에 대한 전도성 피처(106a 및 106b)의 피치의 비율은 20 미만, 10 미만, 5 미만, 또는 3 미만이고, 때때로, 바람직하게는 2 미만이다. 다른 애플리케이션에서, 본딩된 엘리먼트 중 하나의 본딩된 엘리먼트의 본딩 표면 내에 내장되는 전도성 트레이스의 폭은 0.3 마이크론 내지 20 마이크론 사이의 범위, 예컨대, 0.3 마이크론 내지 3 마이크론의 범위에 있을 수 있다. 다양한 실시예에서, 전도성 피처(106a 및 106b) 및/또는 트레이스는 구리 또는 구리 합금을 포함할 수 있지만, 다른 금속이 적합할 수 있다. 예를 들어, 전도성 피처(106a 및 106b)와 같은, 본 명세서에서 개시된 전도성 피처는 미립(fine-grain) 금속(예컨대, 미립 구리)을 포함할 수 있다.
따라서, 직접 본딩 프로세스에서, 제1 엘리먼트(102)는 중간 접착제 없이 제2 엘리먼트(104)에 직접적으로 본딩될 수 있다. 일부 배열에서, 제1 엘리먼트(102)는 싱귤레이팅된 집적된 디바이스 다이(singulated integrated device die)와 같은 싱귤레이팅된 엘리먼트를 포함할 수 있다. 다른 배열에서, 제1 엘리먼트(102)는, 싱귤레이팅될 때, 복수의 집적된 디바이스 다이를 형성하는 복수(예컨대, 수십, 수백 이상)의 디바이스 영역을 포함하는 캐리어 또는 기판(예컨대, 웨이퍼)을 포함할 수 있다. 유사하게, 제2 엘리먼트(104)는 싱귤레이팅된 집적된 디바이스 다이와 같은 싱귤레이팅된 엘리먼트를 포함할 수 있다. 다른 배열에서, 제2 엘리먼트(104)는 캐리어 또는 기판(예컨대, 웨이퍼)을 포함할 수 있다. 따라서, 본 명세서에서 개시된 실시예는 웨이퍼-대-웨이퍼(W2W : wafer-to-wafer), 다이-대-다이(D2D : die-to-die), 또는 다이-대-웨이퍼(D2W : die-to-wafer) 본딩 프로세스에 적용될 수 있다. 웨이퍼-대-웨이퍼(W2W) 프로세스에서, 2개 이상의 웨이퍼는 서로에 직접적으로 본딩될 수 있고(예컨대, 직접 하이브리드 본딩됨), 적합한 싱귤레이션 프로세스(singulation process)를 이용하여 싱귤레이팅될 수 있다. 싱귤레이션 후에, 싱귤레이팅된 구조의 측부 에지(예컨대, 2개의 본딩된 엘리먼트의 측부 에지)는 실질적으로 수평일 수 있고, 본딩된 구조에 대한 공통 싱귤레이션 프로세스를 표시하는 표기(예컨대, 쏘우 싱귤레이션 프로세스(saw singulation process)가 이용되는 경우에 쏘우 표기(saw marking))를 포함할 수 있다.
본 명세서에서 설명된 바와 같이, 제1 엘리먼트 및 제2 엘리먼트(102 및 104)는 접착제 없이 서로에 직접적으로 본딩될 수 있고, 이것은 증착 프로세스(deposition process)와는 상이하고, 증착과 비교하여 구조적으로 상이한 계면으로 귀착된다. 하나의 애플리케이션에서, 본딩된 구조 내의 제1 엘리먼트(102)의 폭은 제2 엘리먼트(104)의 폭과 유사하다. 일부 다른 실시예에서, 본딩된 구조(100) 내의 제1 엘리먼트(102)의 폭은 제2 엘리먼트(104)의 폭과는 상이하다. 유사하게, 본딩된 구조 내의 더 큰 엘리먼트의 폭 또는 면적은 더 작은 엘리먼트의 폭 또는 면적보다 적어도 10% 클 수 있다. 따라서, 제1 엘리먼트 및 제2 엘리먼트(102 및 104)는 비-증착된 엘리먼트(non-deposited element)를 포함할 수 있다. 추가로, 증착된 층과 달리, 직접적으로 본딩된 구조(100)는 나노미터-스케일 보이드(nanometer-scale void)(나노보이드(nanovoid))가 존재하는 본드 계면(118)을 따라 결함 영역(defect region)을 포함할 수 있다. 나노보이드는 본딩 표면(112a 및 112b)의 활성화(예컨대, 플라즈마에 대한 노출)로 인해 형성될 수 있다. 위에서 설명된 바와 같이, 본드 계면(118)은 활성화 및/또는 최후의 화학적 처리 프로세스로부터의 재료의 집중을 포함할 수 있다. 예를 들어, 활성화를 위하여 질소 플라즈마를 사용하는 실시예에서는, 질소 피크(nitrogen peak)가 본드 계면(118)에서 형성될 수 있다. 질소 피크는 2차 이온 질량 분광학(SIMS : secondary ion mass spectroscopy) 기법을 이용하여 검출가능할 수 있다. 다양한 실시예에서, 예를 들어, 질소 종결 처리(예컨대, 본딩 표면을 질소-함유 플라즈마에 노출함)는 가수분해된(OH-종결된) 표면의 OH 기(group)를 NH2 분자로 대체할 수 있어서, 질소-종결된 표면을 산출할 수 있다. 활성화를 위하여 산소 플라즈마를 사용하는 실시예에서, 산소 피크는 본드 계면(118)에서 형성될 수 있다. 일부 실시예에서, 본드 계면(118)은 실리콘 옥시나이트라이드, 실리콘 옥시카보나이트라이드, 또는 실리콘 카보나이트라이드를 포함할 수 있다. 본 명세서에서 설명된 바와 같이, 직접 본드는 반데르발스 결합(van Der Waals bond)보다 강력한 공유 결합(covalent bond)를 포함할 수 있다. 본딩 층(108a 및 108b)은 또한, 높은 수준의 평활도(smoothness)로 평탄화되는 연마된 표면을 포함할 수 있다.
다양한 실시예에서, 전도성 피처(106a 및 106b) 사이의 금속-대-금속 본드는, 금속 입자(metal grain)가 본드 계면(118)에 걸쳐 서로에게 성장하도록 합쳐질 수 있다. 일부 실시예에서, 금속은 구리이거나 구리를 포함하고, 구리는 본드 계면(118)에 걸쳐 개선된 구리 확산(copper diffusion)을 위하여 111 결정 평면(crystal plane)을 따라 배향되는 입자를 가질 수 있다. 일부 실시예에서, 전도성 피처(106a 및 106b)는 나노트윈형 구리 입자 구조(nanotwinned copper grain structure)를 포함할 수 있고, 이것은 어닐 동안에 전도성 피처를 병합하는 것을 보조할 수 있다. 본드 계면(118)은 본딩된 전도성 피처(106a 및 106b)의 적어도 부분으로 실질적으로 완전히 연장될 수 있어서, 본딩된 전도성 피처(106a 및 106b)에서 또는 그 근처에서는 비-전도성 본딩 층(108a 및 108b) 사이의 갭이 실질적으로 없다. 일부 실시예에서, 장벽 층은 (예컨대, 구리를 포함할 수 있는) 전도성 피처(106a 및 106b)의 하부에 및/또는 이를 횡방향으로 포위하여 제공될 수 있다. 그러나, 다른 실시예에서는, 예를 들어, 그 전체적으로 그리고 모든 목적을 위하여 참조로 통합되는 미국 특허 제11,195,748호에서 설명된 바와 같이, 전도성 피처(106a 및 106b)의 하부에 장벽 층이 없을 수 있다.
유익하게도, 본 명세서에서 설명된 하이브리드 본딩 기법의 이용은 인접한 전도성 피처(106a 및 106b) 사이의 극도로 미세한 피치, 및/또는 작은 패드 크기를 가능하게 할 수 있다. 예를 들어, 다양한 실시예에서, 인접한 전도성 피치(106a(또는 106b)) 사이의 피치 p(즉, 도 1a에서 도시된 바와 같이, 에지-대-에지 또는 중심-대-중심으로부터 거리)는 0.5 마이크론 내지 50 마이크론의 범위, 0.75 마이크론 내지 25 마이크론의 범위, 1 마이크론 내지 25 마이크론의 범위, 1 마이크론 내지 10 마이크론의 범위, 또는 1 마이크론 내지 5 마이크론의 범위에 있을 수 있다. 추가로, 주요 횡방향 치수(예컨대, 패드 직경)는 마찬가지로 작을 수 있고, 예컨대, 0.25 마이크론 내지 30 마이크론의 범위, 0.25 마이크론 내지 5 마이크론의 범위, 또는 0.5 마이크론 내지 5 마이크론의 범위에 있을 수 있다.
위에서 설명된 바와 같이, 비-전도성 본딩 층(108a, 108b)은 접착제 없이 서로에 직접적으로 본딩될 수 있고, 추후에, 본딩된 구조(100)는 어닐링될 수 있다. 어닐링 시에, 전도성 피처(106a, 106b)는 금속-대-금속 직접 본드를 형성하기 위하여 팽창할 수 있고 서로 접촉할 수 있다. 일부 실시예에서, 전도성 피처(106a, 106b)의 재료는 어닐링 프로세스 동안에 상호확산(interdiffuse)할 수 있다.
일부 애플리케이션에서는, 예를 들어, 메모리 디바이스와 같은 멀티-엘리먼트 디바이스 적층체 내의 박형화된 반도체 엘리먼트를 사용하는 것이 바람직할 수 있다. 예를 들어, (반도체 디바이스 웨이퍼와 같은) 반도체 엘리먼트는 열 경화성 또는 UV 경화성 접착제와 같은 접착제(예컨대, 폴리머 막(polymer film) 또는 유기 접착제(organic adhesive))를 통해 캐리어(예컨대, 유리 또는 실리콘 캐리어 웨이퍼)에 임시로 본딩될 수 있다. 반도체 엘리먼트의 후면은 예를 들어, 그라인딩(grinding) 및/또는 화학적 기계적 연마(CMP : chemical mechanical polishing)에 의해 박형화될 수 있다. 또한, 추가적인 후면 프로세싱은 캐리어에 접착되는 반도체 엘리먼트가 캐리어에 부착된 상태에서 반도체 엘리먼트의 후면 상에서 수행될 수 있다. 예를 들어, 금속화 또는 후공정(BEOL : back-end-of-line) 층은 박형화된 반도체 엘리먼트 상에 증착될 수 있거나 또는 이와 다르게 제공될 수 있다.
그러나, 임시 본드에서의 접착제의 이용은 다수의 관점에서 도전적일 수 있다. 예를 들어, 디바이스 웨이퍼가 박형화됨에 따라, BEOL 막 뿐만 아니라 임의의 열 프로세싱으로부터의 잔류 응력(residual stress)은 다이 크기의 횡방향 팽창을 야기시킬 수 있는데, 그 이유는 유기 접착제가 디바이스 웨이퍼의 횡방향 성장을 제약하기 위한 충분한 본드 강도를 제공하지 않을 수 있기 때문이다. 게다가, 박형화 프로세스(예컨대, 그라인딩 프로세스) 동안의 디바이스 웨이퍼와 캐리어 웨이퍼 사이의 접착제 본드의 기계적 안정성은 박형화 동안에 부여된 힘으로 인해 열화할 수 있거나 신뢰불가능하게 될 수 있다. 접착제는 본딩 표면을 따라 두께 비-균일성 또는 불균등한 두께를 가질 수 있다. 일부 경우에, 박형화 프로세스는 또한, 희망된 총 두께 변동(TTV : total thickness variation)을 초과하기 위하여, 디바이스 웨이퍼의 두께가 상당히 변동되게 할 수 있다. 예를 들어, 디바이스 웨이퍼와 캐리어 웨이퍼 사이의 중간 임시 접착제는 박형화 시의 과도한 두께 변동으로 귀착될 수 있는 비-균일성을 가질 수 있다. 또한, 임시 접착제 본드는 다양한 프로세스에 노출될 때, 충분한 열적 및/또는 화학적 안정성을 가지지 않을 수 있다. 예를 들어, 임시 접착제는 웨이퍼 세정, 전기화학적 증착(ECD : electrochemical deposition), 및/또는 CMP를 위해 이용되는 화학물질에 노출될 때에 열화할 수 있다. 접착제는 대안적으로 또는 추가적으로, (화학적 기상 증착(CVD : chemical vapor deposition), 플라즈마-강화 CVD, 물리적 기상 증착 등과 같은) 증착 및/또는 에치 프로세스 동안에 분해될 수 있다. 다른 예를 들어, 유기 접착제는 상대적으로 낮은 열 전도율(thermal conductivity)을 가질 수 있다. 추가적으로, 캐리어 및 접착제가 디바이스 웨이퍼로부터 제거될 때, 디바이스 웨이퍼는 접착제로부터의 잔류물을 포함할 수 있고, 이것은 여분의 세정 단계의 이용을 야기시킬 수 있다. 따라서, 엘리먼트를 프로세싱(예컨대, 박형화)하기 위하여 엘리먼트를 임시로 본딩하기 위한 개선된 방법 및 구조에 대한 계속적인 필요성이 남아 있다.
도 2a의 (a) 내지 (e)는 본딩 방법을 예시하고, 도 2b의 (f) 내지 (i)는 다양한 실시예에 따른 디본딩 또는 방출 방법을 예시한다. 본딩 방법 및 디본딩 방법은 프로세싱된(예컨대, 박형화된) 엘리먼트를 형성하기 위하여 차례로 수행될 수 있다. 도 2a의 (a)는 제1 엘리먼트(예컨대, 캐리어(10))의 개략적인 측단면도이다. 캐리어(10)는 기판(12) 상의, 실리콘 옥사이드와 같은 무기 층일 수 있는 중간 층(14), 중간 층(14) 상의 방출 층(16), 및 방출 층(16) 상의, 실리콘 옥사이드 층과 같은 또한 유전체 층일 수 있는 본딩 층(18)을 포함할 수 있다. 예시된 실시예에서, 방출 층(16)은 캐리어(10)와 함께 준비된다. 그러나, 일부 다른 실시예에서는, 방출 층(16)이 도 2a의 (c)(도 6의 (a) 내지 (i)를 참조)에서의 디바이스 부분(22) 상의 반도체 엘리먼트(20)와 함께 준비될 수 있다. 일부 실시예에서, 기판(12)은 웨이퍼를 포함할 수 있다. 기판(12)은 유리, 저-도핑된 실리콘 등과 같은 임의의 적합한 재료를 포함할 수 있다. 일부 실시예에서, 기판(12)은 벌크 캐리어 부분을 포함할 수 있다. 중간 층(14) 및 본딩 층(18)의 각각은 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드 등을 포함하지만, 이것으로 제한되지 않는, 직접 본딩을 위하여 적합한 것으로 위에서 언급된 재료와 같은 비-전도성 재료를 포함할 수 있다. 중간 층(14)은 얇을 수 있다. 예를 들어, 중간 층(14)은 50 nm 내지 500 nm, 또는 100 nm 내지 200 nm 사이의 범위에 있을 수 있다. 중간 층(14)은 방출 층(16)과 기판(12) 사이의 접착 기능을 행할 수 있다. 예를 들어, 유리 기판과 같은 희생 또는 비-활성 캐리어에 있어서 장벽 기능 뿐만 아니라 접착 기능의 어느 것도 요구되지 않는 경우에, 중간 층(14)은 생략될 수 있다.
방출 층(16)은 열 에너지의 인가에 응답하여 배기(outgas)하도록 구성되는 재료를 포함할 수 있다. 일부 실시예에서, 방출 층(16)은 가열 또는 방사에 응답하여 배기할 수 있다. 예를 들어, 방출 층(16)은 방사 가열(radiant heating), 레이저 래스터링(laser rastering), 급속 열 어닐링(rapid thermal annealing), 열 어닐링(thermal annealing), 또는 마이크로파 가열(microwave heating)에 응답하여 배기하도록 구성될 수 있다. 일부 실시예에서, 방출 층(16)은 주로 탄소 층과 같은 탄소-함유 층을 포함할 수 있다. 방출 층(16)은 오염물을 포함하는 비정질 탄소(amorphous carbon)를 포함할 수 있다. 오염물은, 휘발성으로 될 수 있고 에너지의 흡수 시에 가스로서 진화할 수 있는 종을 포함할 수 있다. 일부 실시예에서, 휘발성 종은 수소를 포함한다. 일부 실시예에서, 휘발성 종은 염소 또는 불소와 같은 할로겐(halogen)을 포함한다. 오염물은 또한, 휘발성 종에 추가적으로, 가스로 진화하지 않는 종을 포함할 수 있다.
일부 실시예에서, 방출 층(16)은 수소 및 불소를 갖는 비정질 탄소를 포함할 수 있다. 방출 층(16)은 에너지의 흡수 시에 기계적 방출을 허용하기에 충분한 휘발가능한 성분(volatilizable constituent)을 포함할 수 있지만, 본 명세서에서 설명된 바와 같은 추후의 프로세싱을 지원하기 위하여 기계적으로 건전한 조성(composition)을 포함한다. 일부 실시예에서, 수소 및 불소는 방출 층(16)의 약 10 wt.% 내지 85 wt.% 사이, 더 상세하게는 약 30 wt.% 내지 65 wt.% 사이를 나타낼 수 있다.
방출 층(16)은 중간 층(14) 상에 증착될 수 있다. 예를 들어, 방출 층(16)은 화학적 기상 증착(CVD)을 통해, 그리고 더 상세하게는, 플라즈마-강화 CVD(PECVD : plasma-enhanced CVD) 또는 물리적 기상 증착(PVD : physical vapor deposition)에 의해 증착될 수 있다. 방출 층(16)은 예를 들어, 10 nm 내지 3 μm의 범위, 10 nm로부터 500 nm까지, 또는 더 상세하게는, 예를 들어, 200 nm 내지 500 nm의 범위인 두께를 가질 수 있다. 다른 실시예에서, 방출 층은 약 500 nm로부터 1 μm까지의 두께를 가질 수 있다. 일반적으로, 두께는 물리적 분리를 허용하기 위한 충분한 배기를 생성하도록 선택될 수 있고, 이용가능한 장비로 용이하게 증착될 수 있다. 방출 층(16)의 기능 중의 하나는 가스를 방출하기 위하여 열 에너지를 흡수하는 것일 수 있으므로, 두께 균일성이 유지될 수 있는 경우에, 더 두꺼운 층이 권장가능할 수 있다. 방출 층(16)의 두께는 예를 들어, 3% 미만, 또는 예를 들어, 1.5% 미만인 두께 균일성을 가질 수 있다.
PECVD에 의해 방출 층(16)을 제공하는 것은 유리하게도, 낮은 온도에서의 증착, 및 방출 층(16)의 방출 가스(들) 함량을 조율하기 위하여 증착 파라미터를 조율하는 것을 가능하게 한다. 예를 들어, α-C:H, F 층의 PECVD는 하이드로카본(hydrocarbon) 및/또는 하이드로플루오르카본(hydrofluorocarbon) 전구체(예컨대, CHF3, CH4, CF4, C2H6, C3F6, C4F8, C6F6, C6H5F, HFPO, SF6, NF3, H2, N2, He, Ar, CH4, C2H2, C6H6 등) 및 불활성 가스를 채용할 수 있다. 부분적으로 또는 완전히 불화(fluorinate)될 수 있고 가스 상(gas phase)에서 진공 챔버 내로 용이하게 전달될 수 있는 다른 알칸(alkane)이 또한 채용될 수 있다. 추가로, 알켄 유사체 재료(alkene analogues material)가 채용될 수 있다. 다른 파라미터 중에서, 수소 및/또는 불소 함량을 조율하기 위하여, 증착 온도, 플라즈마 전력, 및 압력이 조율될 수 있다. 바람직하게는, 함량은 이하에서 설명되는 바와 같은 가열 시에, 막 두께의 10% 내지 95%, 더 상세하게는 막 두께의 50% 내지 90% 사이, 50% 내지 90% 사이를 휘발화(volatilize)하는 것을 허용하기에 충분하다. 동시에, (반도체 상호접속 층에서의 로우 k 애플리케이션을 위하여 원래 개발된) α-C:H, F는 임시 본딩된 구조의 희망된 프로세싱을 감내하기에 충분하게 강인할 수 있고, 평탄한 위에 놓이는 본딩 층(18)을 제공하기 위하여 충분하게 균일한 두께를 제공할 수 있다. 특정한 설정은 물론, 증착을 위하여 채용되는 도구에 종속될 것이다. 하나의 비-제한적인 예는 2 mTorr에서의 ECR 플라즈마 및 인가된 플라즈마-생성 전력의 600 W의 이용이다. 증착 온도는 예를 들어, 50℃ 내지 300℃, 바람직하게는 200℃ 미만일 수 있다. 방출 층(16)을 제공하기 위한 증착 온도는 방출 층(16)을 방출하기 위한 방출 온도보다 낮다. 유리하게도, 수소 및 불소 함량의 손실을 회피하기 위하여 증착후 어닐(post-deposition anneal)이 수행되지는 않는다.
도 2a의 (b)에서, 방출 층의 상부에 본딩 층(18)을 증착한 후에, 본딩 층(18)은 직접 본딩을 위하여 준비될 수 있다. 본딩 층(18)의 본딩 표면은 높은 수준의 평활도로 연마될 수 있다. 예를 들어, 본딩 표면은 2 nm 미만, 예컨대, 1 nm 미만, 0.5 nm 미만 등의 제곱-평균-제곱근(rms : root-mean-square) 표면 거칠기(surface roughness)로 연마될 수 있다. 본딩 표면은 세정될 수 있고, 본딩 표면을 활성화함으로써 준비된 표면(18a)을 적어도 부분적으로 정의하기 위하여 플라즈마 및/또는 에칭제에 노출될 수 있다. 일부 실시예에서, 본딩 표면은 활성화 후에 또는 활성화 동안에(예컨대, 플라즈마 및/또는 에치 프로세스 동안에) 비-전도성 본딩 층을 위한 직접 본딩 강도를 강화하는 종으로 종결될 수 있다.
도 2a의 (c)는 제2 엘리먼트, 이 경우에, 본딩 층(24)을 갖는 반도체 엘리먼트(20)의 개략적인 측단면도이다. 캐리어(10)의 본딩 층(18)과 같이, 제2 엘리먼트의 본딩 층(24)은 실리콘, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카바이드, 실리콘 옥시카바이드, 실리콘 옥시카보나이트라이드 등과 같은 무기 비-전도성 재료를 포함할 수 있다. 반도체 엘리먼트(20)는 웨이퍼 형태로 또는 싱귤레이팅된 집적된 디바이스 다이로서 반도체 디바이스 엘리먼트를 포함할 수 있다. 반도체 엘리먼트(20)는 능동 회로부 및/또는 디바이스를 그 안에 가지는 디바이스 부분(22)을 포함할 수 있다. 위에서 설명된 바와 같이, 일부 다른 실시예에서는, 캐리어(10)와 함께 방출 층(16)을 준비하는 대신에, 방출 층(16)이 반도체 엘리먼트(20)와 함께 준비될 수 있다.
도 2a의 (d)에서는, 본딩 유전체 층(24)이 직접 본딩을 위하여 준비될 수 있다. 본딩 유전체 층(24)의 본딩 표면은 높은 수준의 평활도로 연마될 수 있다. 예를 들어, 본딩 표면은 2 nm 미만, 예컨대, 1 nm 미만, 0.5 nm 미만 등의 제곱-평균-제곱근(rms) 표면 거칠기로 연마될 수 있다. 본딩 표면은 세정될 수 있고, 본딩 표면을 활성화함으로써 준비된 표면(24a)을 적어도 부분적으로 정의하기 위하여 플라즈마 및/또는 에칭제에 노출될 수 있다. 일부 실시예에서, 본딩 표면은 활성화 후에 또는 활성화 동안에(예컨대, 플라즈마 및/또는 에치 프로세스 동안에) 종으로 종결될 수 있다.
도 2a의 (e)에서, 반도체 엘리먼트(20)는 캐리어(10)에 본딩될 수 있다. 반도체 엘리먼트(20)의 준비된 표면(24a) 및 캐리어(10)의 준비된 표면(18a)은 본딩 계면(26)을 따라 중간 접착제 없이 서로에 직접적으로 본딩될 수 있다. 위에서 설명된 바와 같이, 직접 본딩은 직접 본드를 강화하기 위한 추후의 어닐링으로 또는 이러한 어닐링 없이, 실온에서 그리고 외부적으로 인가된 압력 없이(예를 들어, 본드 전방 전파를 개시하기 위하여 광 지향된 터치를 제외함) 행해질 수 있다.
도 2b의 (f)는 도 2a의 (e)에서 형성되는 본딩된 구조(30)의 개략적인 측단면도이다. 본딩된 구조(30)는 캐리어(10)에 직접적으로 본딩되는 반도체 엘리먼트(20)를 포함한다. 반도체 엘리먼트(20)의 디바이스 부분(22)이 프로세싱될 수 있다. 일부 실시예에서, 반도체 엘리먼트(20)의 디바이스 부분(22)은 본딩된 구조(30) 내에 있는 동안에 박형화될 수 있거나 또는 이와 다르게 (예컨대, BEOL 층의 추가에 의해) 프로세싱될 수 있다. 예를 들어, 디바이스 부분(22)의 후면(22a)은 그라인딩 및/또는 화학적 기계적 연마(CMP)를 통해 박형화될 수 있다. 이 스테이지에서의 다른 프로세싱은 로봇 전달(robotic transfer), 및 반도체 엘리먼트(20)의 후면을 제3 엘리먼트(도시되지 않음)에 본딩하는 것을 포함할 수 있다.
도 2b의 (g)에서, 임의의 프로세싱 후에, 열 에너지를 방출 층(16)으로 전달하여, 이에 의해, 방출 층(16)의 외부로 가스의 확산을 유도함으로써, 본딩된 구조(30)의 캐리어(10)가 반도체 엘리먼트(20)로부터 제거될 수 있다. 일부 실시예에서, 방출 층(16)은 수소 및/또는 불소를 배기할 수 있다. 열 에너지는 예를 들어, 방사, 레이저 래스터링, 열 어닐링, 급속 열 어닐링, 마이크로파 가열 등을 의해 방출 층(16)으로 전달될 수 있다. 방사 열(radiant heat) 또는 레이저 래스터(laser raster)가 열 에너지를 방출 층(16)으로 전달하기 위하여 이용될 때, 기판(12)은 광에 대해 투명한 재료를 포함할 수 있다. 레이저 또는 방사 가열 광은 기판(12)을 통해 방출 층(16)을 조사할 수 있어서, 이에 의해, 배기를 야기시키기 위하여 방출 층(16)을 가열할 수 있다. 일부 실시예에서, 방출 층(16)은 국소적으로 가열될 수 있다. 일부 다른 실시예에서는, 전체 본딩된 구조(30)가 가열될 수 있다. 일부 실시예에서, 열 에너지는 방출 층(16)을 약 100℃ 내지 400℃, 특히, 약 200℃ 내지 250℃의 온도로 가열할 수 있다. 일부 실시예에서, 방출 층(16)을 가열하기 위한 온도는 방출 층(16)을 증착하기 위해 이용되는 증착 온도보다 적어도 50℃ 높을 수 있다.
방출 층(16)으로부터 방출되는 가스의 양은 제어될 수 있다. 일부 실시예에서, 방출 층(16)에 인가되는 온도는 방출 층(16)으로부터 방출되는 가스의 양을 변화시키도록 제어될 수 있다. 일부 실시예에서는, 가열 시에 방출 층(16)으로부터 방출되는 가스의 양을 변화시키기 위하여 방출 층916)의 증착 프로세스를 제어함으로써, 방출 층(16) 내에 통합되는 가스성 엘리먼트의 양이 조절될 수 있다. 예를 들어, 플라즈마 전력, 기판 바이어스(substrate bias), 전구체 유량(precursor flow rate), 압력, 및/또는 방출 층 증착 프로세스에서의 기판 온도에 의한 것과 같이, 방출 층(16) 내의 불소 및/또는 수소 함량을 조절함으로써, 방출 층(16) 내의 휘발성 가스의 양은 조절될 수 있다.
대안적으로, 도 2b의 (h)에서는, 반도체 엘리먼트(20)로부터 캐리어(10)를 제거하기 이전에, 디본드 테이프(debond tape)(32) 또는 다른 엘리먼트가 기판(12)에 부착될 수 있다. 일부 실시예에서, 디본드 테이프(32)는 다이싱 테이프(dicing tape)를 포함할 수 있다.
도 2b의 (i)에서, 열 에너지를 방출 층(16)으로 전달하여, 이에 의해, 방출 층(16)의 외부로 가스의 확산을 유도함으로써, 본딩된 구조(30)의 캐리어(10)가 반도체 엘리먼트(20)로부터 제거될 수 있다.
일부 실시예에서, 캐리어(10)가 반도체 엘리먼트(20)로부터 제거된 후에, 반도체 엘리먼트(20)의 표면은 방출 층(16)의 잔류물을 세정하기 위하여 애싱(ash)될 수 있다. 방출 층(16)은 예시된 실시예에서 캐리어(10)와 함께 제공되지만, 다양한 실시예에서, 방출 층(16)은 대안적으로, 반도체 엘리먼트(20)와 함께 제공될 수 있다(도 6의 (a) 내지 (e) 참조). 또한, 다양한 실시예에서, 캐리어(10)는 반도체 엘리먼트를 포함할 수 있고, 2개의 반도체 엘리먼트는 직접적으로 본딩될 수 있고 디본딩될 수 있다.
반도체 엘리먼트(20)를 프로세싱한 후에, 반도체 엘리먼트(20)는 다른 엘리먼트(도시되지 않음)에 본딩될 수 있다. 일부 실시예에서, 반도체 엘리먼트(20)는 중간 접착제 없이 따른 엘리먼트에 직접적으로 본딩될 수 있다. 예를 들어, 반도체 엘리먼트(20) 및 다른 엘리먼트는 도 1a 및 도 1b에 대하여 설명된 방식으로 서로에 직접적으로 본딩될 수 있다. 예를 들어, 반도체 엘리먼트(20)는 제1 엘리먼트(102)를 포함할 수 있고, 다른 엘리먼트는 도 1a 및 도 1b의 제2 엘리먼트(104)를 포함할 수 있다.
도 3은 실시예에 따른 본딩된 구조(34)의 개략적인 측단면도이다. 이와 다르게 언급되지 않으면, 도 3의 컴포넌트는 도 1a 내지 도 2b의 (i)의 같은 컴포넌트와 유사할 수 있거나 이러한 같은 컴포넌트와 동일할 수 있다. 방출 층(16)은 캐리어(10)의 기판(12) 또는 중간 층(14)의 풋프린트(footprint)보다 작은 풋프린트를 가질 수 있다. 방출 층(16)의 풋프린트는 반도체 엘리먼트(20)의 프로세싱(박형화)을 위한 그리고 배기 시의 엘리먼트의 방출을 위한 충분한 본딩 강도를 제공하도록 크기가 정해질 수 있다. 일부 실시예에서, 방출 층(16)의 측부 에지는 중간 층(14) 또는 본딩 층(18)의 재료에 의해 피복될 수 있다. 중간 층(14) 또는 본딩 층(18)은 방출 층(16)의 측부 에지를, 방출 층(16)을 방출하기 전에 중간 프로세스 단계에서 이용되는 화학물질로부터 보호할 수 있다.
도 4는 실시예에 따른 본딩된 구조(36)의 개략적인 측단면도이다. 이와 다르게 언급되지 않으면, 도 4의 컴포넌트는 도 1a 내지 도 3의 같은 컴포넌트와 유사할 수 있거나 이러한 같은 컴포넌트와 동일할 수 있다. 본딩된 구조(36)는 2개의 방출 층(제1 방출 층(16) 및 제2 방출 층(16'))을 포함할 수 있다. 일부 실시예에서, 제1 층(16)은 캐리어(10)와 함께 제공될 수 있고, 제2 방출 층(16')은 반도체 엘리먼트(20)와 함께 제공될 수 있다. 예를 들어, 반도체 엘리먼트(20)는 디바이스 부분(22), 디바이스 부분(22) 상의 중간 층(38), 중간 층(38) 상의 제2 방출 층(16'), 및 제2 방출 층(16') 상의 본딩 층(24)을 포함할 수 있고, 캐리어(10)는 기판(12), 기판(12) 상의 중간 층(14), 중간 층(14)의 상부의 제1 방출 층(16), 및 중간 층(14)의 상부의 본딩 층(18)을 포함할 수 있다. 본딩 층(18, 24)은 도 4에서 도시된 바와 같이 본딩 계면(26)을 따라 본딩될 수 있다.
일부 실시예에서, 제1 방출 층(16) 및 제2 방출 층(16')은 동일한 재료 또는 상이한 재료를 포함할 수 있다. 예를 들어, 제1 방출 층(16) 및 제2 방출 층(16')은 상이한 비율의 불소 및/또는 수소를 포함할 수 있다. 제1 방출 층 및 제2 방출 층(16, 16')에 대한 상이한 방출 층을 가짐으로써, 제1 방출 층 및 제2 방출 층(16, 16')이 배기하는 온도는 제어될 수 있다.
도 5의 (a)는 실시예에 따른 본딩된 구조(40)의 개략적인 측단면도이다. 도 5의 (b)는 도 5의 (a)에서 도시된 본딩된 구조(40)의 부분의 확대도이다. 이와 다르게 언급되지 않으면, 도 5의 (a) 및 (b)의 컴포넌트는 도 1a 내지 도 4의 같은 컴포넌트와 유사할 수 있거나 이러한 같은 컴포넌트와 동일할 수 있다. 본딩된 구조(40)는 반사 층(42), 및 반사 층(42)과 기판(12) 사이에 배치되는 유전체 층(44)을 포함할 수 있다. 반사 층(42)은 방사 에너지(예컨대, 레이저 래스터링)가 방출 층(16)으로부터의 가스의 확산을 유도하기 위하여 이용될 때에 유익할 수 있다. 예를 들어, 레이저 광은 기판(12)을 통해 방출 층(16)에 도달할 수 있고, 레이저 광의 일부는 방출 층(16)을 통과할 수 있다. 반사 층(42)은 방출 층(16)을 통과한 레이저 광을 다시 방출 층(16)으로 반사할 수 있어서, 이에 의해, 레이저 광원으로부터 방출 층(16)으로의 에너지의 전달을 강화하거나 최대화할 수 있다. 일부 실시예에서, 반사 층(42)은 방사 에너지의 파장에 대하여 반사성인 반사 금속을 포함할 수 있다. 그러므로, 반사 층(420은 분해를 용이하게 하기 위하여 레이저 광을 다시 방출 층(16)으로 반사할 수 있다. 일부 실시예에서, 반사 층(42)은 부분적으로 투명할 수 있다.
도 2a의 (a) 및 (b)에서, 방출 층(16)은 캐리어(10)와 함께 준비된다. 그러나, 본 명세서에서 논의된 바와 같이, 일부 다른 실시예에서, 방출 층(16)은 디바이스 부분(22) 상의 반도체 엘리먼트(20)와 함께 준비될 수 있다. 도 6의 (a) 내지 (e)는 방출 층(16)이 반도체 엘리먼트(20)와 함께 준비되는 다양한 실시예에 따른 본딩 방법을 예시한다. 도 6의 (a) 내지 (e)는 도 2a의 (a) 내지 (e)와 일반적으로 유사할 수 있다. 이와 다르게 언급되지 않으면, 도 6의 (a) 내지 (e)의 컴포넌트는 본 명세서에서 논의된 다른 도면의 같은 컴포넌트와 유사할 수 있거나 이러한 같은 컴포넌트와 동일할 수 있다.
하나의 측면에서는, 본딩 방법이 개시된다. 본딩 방법은, 디바이스 부분, 및 제1 엘리먼트의 디바이스 부분의 상부에 배치되는 제1 비전도성 본딩 재료를 가지는 제1 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은 캐리어를 포함하는 제2 엘리먼트를 제공하는 것을 포함할 수 있다. 제2 엘리먼트는 기판, 및 제2 엘리먼트의 기판의 상부에 배치되는 제2 비전도성 본딩 재료를 가진다. 본딩 방법은 제1 엘리먼트의 디바이스 부분과 제1 비전도성 본딩 재료 사이에, 또는 제2 엘리먼트의 기판과 제2 비전도성 본딩 재료 사이에 방출 층을 증착하는 것을 포함할 수 있다. 본딩 방법은 중간 접착제 없이 제1 엘리먼트의 제1 비전도성 본딩 재료를 제2 엘리먼트의 제2 비전도성 본딩 재료에 직접적으로 본딩하는 것을 포함할 수 있다. 본딩 방법은 열 에너지를 방출 층으로 전달하여, 이에 의해, 방출 층의 외부로 휘발성 종을 포함하는 가스의 확산을 유도함으로써 제1 엘리먼트로부터 제2 엘리먼트를 제거하는 것을 포함할 수 있다.
하나의 실시예에서, 휘발성 종은 수소를 포함한다.
하나의 실시예에서, 휘발성 종은 할로겐을 포함한다.
하나의 실시예에서, 휘발성 종은 수소 및 불소를 포함한다.
하나의 실시예에서, 방출 층은 플라즈마-강화 기상 증착(PECVD)을 통해 증착된다.
하나의 실시예에서, 방출 층은 10 nm 내지 3 μm 사이의 범위에서의 두께를 가진다.
하나의 실시예에서, 방출 층은 탄소를 포함한다. 방출 층은 비정질 탄소를 포함할 수 있다. 비정질 탄소는 수소를 포함할 수 있다. 비정질 탄소는 불소를 포함할 수 있다.
하나의 실시예에서, 열 에너지를 전달하는 것은, 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하는 것을 포함한다.
하나의 실시예에서, 열 에너지를 전달하는 것은, 제2 엘리먼트의 기판을 통해 방출 층을 방사하는 것을 포함한다. 방사하는 것은 레이저 래스터링을 포함할 수 있다. 기판은 레이저 래스터링을 위해 이용되는 레이저 광에 대해 투명할 수 있다.
하나의 실시예에서, 열 에너지를 전달하는 것은 급속 열 어닐링, 열 어닐링, 또는 마이크로파 가열을 포함한다.
하나의 실시예에서, 열 에너지를 전달하는 것은 방출 층으로 하여금, 휘발성 종을 배기하게 하여, 이에 의해, 제1 엘리먼트로부터 제2 엘리먼트의 제거를 실시하기 위하여 제1 엘리먼트와 제2 엘리먼트 사이의 본드(bond)를 약화시킨다. 휘발성 종은 수소를 포함할 수 있다. 휘발성 종은 할로겐을 포함할 수 있다. 휘발성 종은 수소 및 불소를 포함할 수 있다.
하나의 실시예에서, 직접적으로 본딩하는 것은, 제1 엘리먼트 및 제2 엘리먼트를 접촉시키는 것, 및 제거를 위하여 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하기 위해 이용되는 제2 온도보다 낮은 제1 온도로 접촉된 제1 엘리먼트 및 제2 엘리먼트를 가열하는 것을 포함한다. 제2 온도는 100℃ 내지 400℃의 범위에 있을 수 있다. 제2 온도는 200℃ 내지 250℃의 범위에 있을 수 있다.
하나의 실시예에서, 본딩 방법은 직접 본딩 이전에, 제1 비전도성 본딩 재료의 표면 및 제2 비전도성 본딩 재료의 표면 중의 적어도 하나를 활성화하는 것을 더 포함한다.
하나의 실시예에서, 제1 비전도성 본딩 재료는 무기 유전체 재료를 포함한다.
하나의 실시예에서, 제2 비전도성 본딩 재료는 무기 유전체 재료를 포함한다.
하나의 실시예에서, 방출 층을 증착하는 것은 중간 층 상에서 행해져서, 중간 층은 제2 엘리먼트의 기판과 방출 층 사이에 위치된다. 중간 층은 방출 층과 기판 사이의 접착 기능을 행하도록 구성될 수 있다.
하나의 실시예에서, 본딩 방법은 직접적 본딩 후에, 제1 엘리먼트를 프로세싱하는 것을 더 포함한다. 제1 엘리먼트를 프로세싱하는 것은 제1 엘리먼트의 후면을 박형화하는 것을 포함할 수 있다. 후면은 제1 비전도성 본딩 재료와 대향된다. 제1 엘리먼트를 프로세싱하는 것은 제1 엘리먼트의 후면 상에 상호접속부를 형성하는 것을 포함할 수 있다. 본딩 방법은 디본드 테이프를 제1 엘리먼트의 박형화된 후면에 본딩하는 것을 더 포함할 수 있다. 제거하는 것은 디본드 테이프를 제1 엘리먼트에 본딩한 후에 수행될 수 있다. 본딩 방법은 두 번째 제1 엘리먼트를 제1 엘리먼트에 직접적으로 본딩하는 것을 더 포함할 수 있다. 제거하는 것은 두 번째 제1 엘리먼트를 제1 엘리먼트에 직접적으로 본딩한 후에 수행될 수 있다.
하나의 실시예에서, 본딩 방법은 제거 후에, 제2 엘리먼트로부터 제거되는 제1 엘리먼트의 표면을 애싱하는 것을 더 포함한다.
하나의 실시예에서, 본딩 방법은 제거 후에, 제1 엘리먼트를 복수의 싱귤레이팅된 제1 엘리먼트로 싱귤레이팅하는 것을 더 포함한다.
하나의 실시예에서, 본딩 방법은 제거 전에, 제2 엘리먼트 및 제1 엘리먼트를 복수의 본딩된 구조로 싱귤레이팅하는 것을 더 포함한다.
하나의 실시예에서, 방출 층을 증착하는 것은 제1 엘리먼트의 디바이스 부분의 상부의 중간 층 상에서 행해져서, 중간 층은 제1 엘리먼트의 디바이스 부분과 방출 층 사이에 위치된다.
하나의 실시예에서, 방출 층을 증착하는 것은 제2 비전도성 본딩 재료를 형성하기 이전에 제2 엘리먼트 상에서 행해진다. 방출 층의 풋프린트는 제2 비전도성 본딩 재료의 풋프린트보다 작을 수 있어서, 방출 층의 단부는 제2 비전도성 본딩 재료의 단부에 대해 삽입되어 있다. 방출 층의 단부는 제2 비전도성 본딩 재료에 의해 피복될 수 있다. 본딩 방법은 제1 엘리먼트의 디바이스 부분과 제1 비전도성 본딩 재료 사이에 제2 방출 층을 증착하는 것을 더 포함할 수 있다. 제2 방출 층은 방출 층이 배기하기 위한 온도보다 높은 온도에서 배기하도록 구성될 수 있다.
하나의 실시예에서, 본딩 방법은 방출 층 내의 휘발성 가스의 양을 조율하기 위하여 방출 층을 증착하기 위한 증착 프로세스를 조율하는 것을 더 포함한다. 휘발성 가스의 양을 조율하는 것은 불소-수소 비율을 조절하는 것을 포함할 수 있다. 휘발성 가스의 양을 조율하는 것은 플라즈마 강화 화학적 기상 증착 프로세스의 기판 바이어스 또는 증착 전구체 유량을 조절하는 것을 포함할 수 있다.
하나의 실시예에서, 본딩 방법은 방출 층과 제1 엘리먼트 사이에 반사 층을 제공하는 것을 더 포함한다.
하나의 측면에서는, 본딩 방법이 개시된다. 본딩 방법은, 디바이스 부분, 및 제1 엘리먼트의 디바이스 부분 상에 배치되는 제1 비전도성 본딩 재료를 가지는 제1 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은, 기판, 기판 상에 배치되는 중간 층, 중간 층 상에 배치되는 휘발성 가스 종을 포함하는 비정질 탄소 층, 및 비정질 탄소 층 상에 배치되는 제2 비전도성 본딩 재료를 가지는 제2 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은 중간 접착제 없이 제1 엘리먼트의 제1 비전도성 본딩 재료를 제2 엘리먼트의 제2 비전도성 본딩 재료에 직접적으로 본딩하는 것을 포함할 수 있다.
하나의 실시예에서, 휘발성 가스 종은 불소 및 수소를 포함한다.
하나의 실시예에서, 방법은 비정질 탄소 층의 외부로 가스의 확산을 유도하기 위하여 열 에너지를 비정질 탄소 층으로 전달함으로써 제1 엘리먼트로부터 제2 엘리먼트를 제거하는 것을 더 포함한다.
하나의 실시예에서, 제2 엘리먼트를 제공하는 것은, 플라즈마-강화 화학적 기상 증착(PECVD)을 통해 비정질 탄소를 증착하는 것을 포함한다.
하나의 실시예에서, 열 에너지를 전달하는 것은, 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하는 것을 포함한다.
하나의 실시예에서, 열 에너지를 전달하는 것은, 제2 엘리먼트의 기판을 통해 비정질 탄소 층을 방사하는 것을 포함한다. 방사하는 것은 레이저 래스터링을 포함할 수 있고, 여기서, 기판은 레이저 래스터링을 위해 이용되는 레이저 광에 대해 투명하다.
하나의 실시예에서, 열 에너지를 전달하는 것은 급속 열 어닐링, 열 어닐링, 또는 마이크로파 가열을 포함한다.
하나의 실시예에서, 열 에너지를 전달하는 것은, 비정질 탄소 층으로 하여금, 수소 및 불소를 배기하게 하여, 이에 의해, 제1 엘리먼트로부터의 제2 엘리먼트의 제거를 실시하기 위하여 비정질 탄소 층을 약화시킨다.
하나의 실시예에서, 직접적으로 본딩하는 것은, 제1 엘리먼트 및 제2 엘리먼트를 접촉시키는 것, 및 제거를 위하여 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하기 위해 이용되는 제2 온도보다 낮은 제1 온도로 접촉된 제1 엘리먼트 및 제2 엘리먼트를 가열하는 것을 포함한다.
하나의 실시예에서, 본딩 방법은 직접 본딩 이전에, 제1 비전도성 본딩 재료의 표면 및 제2 비전도성 본딩 재료의 표면 중의 적어도 하나를 활성화하는 것을 더 포함한다.
하나의 실시예에서, 제1 비전도성 본딩 재료는 유전체 재료를 포함한다.
하나의 실시예에서, 제2 비전도성 본딩 재료는 유전체 재료를 포함한다.
하나의 실시예에서, 본딩 방법은 직접적 본딩 후에, 제1 엘리먼트의 후면을 박형화하는 것을 더 포함하고, 후면은 비전도성 본딩 재료와 반대이다. 본딩 방법은 디본드 테이프를 제1 엘리먼트의 박형화된 후면에 본딩하는 것을 더 포함할 수 있다. 제거하는 것은 디본드 테이프를 제1 엘리먼트에 본딩한 후에 수행될 수 있다. 본딩 방법은 두 번째 제1 엘리먼트를 제1 엘리먼트에 직접적으로 본딩하는 것을 더 포함할 수 있다. 제거하는 것은 두 번째 제1 엘리먼트를 제1 엘리먼트에 직접적으로 본딩한 후에 수행될 수 있다.
하나의 실시예에서, 본딩 방법은 제거 후에, 제2 엘리먼트로부터 제거되는 제1 엘리먼트의 표면을 애싱하는 것을 더 포함한다.
하나의 실시예에서, 본딩 방법은 제거 후에, 제1 엘리먼트를 복수의 싱귤레이팅된 제1 엘리먼트로 싱귤레이팅하는 것을 더 포함한다.
하나의 실시예에서, 본딩 방법은 제거 전에, 제2 엘리먼트 및 제1 엘리먼트를 복수의 본딩된 구조로 싱귤레이팅하는 것을 더 포함한다.
하나의 실시예에서, 비정질 탄소 층의 풋프린트는 제2 비전도성 본딩 재료의 풋프린트보다 작다.
하나의 실시예에서, 본딩 방법은 디바이스 부분과 제1 비전도성 본딩 재료 사이에 제2 비정질 탄소 층을 증착하는 것을 더 포함한다. 비정질 탄소 층은 기판과 제2 비전도성 본딩 재료 사이에 배치될 수 있다.
하나의 실시예에서, 본딩 방법은 비정질 탄소 층에 대한 증착 조건을 조율함으로써 비정질 탄소 층 내의 휘발성 가스의 양을 조율하는 것을 더 포함한다. 휘발성 가스의 양을 조절하는 것은 불소-수소 비율을 조절하는 것을 포함할 수 있다.
하나의 실시예에서, 본딩 방법은 비정질 탄소 층과 제1 엘리먼트 사이에 반사 층을 제공하는 것을 더 포함한다.
하나의 측면에서는, 캐리어가 개시된다. 캐리어는 기판, 기판 상의 중간 층, 가열될 때에 배기하도록 구성되는 증착된 탄소 층, 및 증착된 탄소 층 상의 비전도성 본딩 층을 포함할 수 있다. 비전도성 본딩 층은 반도체 엘리먼트에 직접적으로 본딩하도록 구성된다.
하나의 실시예에서, 증착된 탄소 층은 비정질 탄소를 포함한다. 비정질 탄소는 불소 및 수소를 포함할 수 있다. 증착된 탄소 층은 3% 내의 두께 균일성을 가질 수 있다. 불소 및 수소는 증착된 탄소 층의 10 wt.% 내지 85 wt.%를 나타낼 수 있다.
하나의 실시예에서, 비전도성 본딩 층은 직접 본딩을 위하여 준비된다. 비전도성 본딩 층의 표면은 2 nm 미만의 제곱-평균-제곱근(rms) 표면 거칠기를 가질 수 있고, 직접 본딩을 위하여 구성된다.
하나의 측면에서는, 반도체 엘리먼트가 개시된다. 반도체 엘리먼트는 디바이스 부분, 디바이스 부분 상의 중간 층, 가열될 때에 수소 및 불소를 배기하도록 구성되는 증착된 방출 층, 증착된 방출 층 상의 비전도성 본딩 층을 포함할 수 있다. 비전도성 본딩 층은 엘리먼트에 직접적으로 본딩하도록 구성된다.
하나의 실시예에서, 증착된 방출 층은 수소 및 불소를 포함하는 비정질 탄소 층이다. 불소 및 수소는 증착된 탄소 층의 10 wt.% 내지 85 wt.%를 나타낼 수 있다.
하나의 실시예에서, 증착된 방출 층은 3% 내의 두께 균일성을 가진다.
하나의 실시예에서, 비전도성 본딩 층은 직접 본딩을 위하여 준비된다. 비전도성 본딩 층의 표면은 2 nm 미만의 제곱-평균-제곱근(rms) 표면 거칠기를 가진다.
하나의 측면에서는, 임시 본딩 방법이 개시되고, 본딩 방법은, 디바이스 부분, 및 제1 엘리먼트의 디바이스 부분의 상부에 배치되는 제1 비전도성 본딩 재료를 가지는 제1 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은, 기판, 및 제2 엘리먼트의 기판의 상부에 배치되는 제2 비전도성 본딩 재료를 가지는 제2 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은 제1 엘리먼트의 디바이스 부분과 제1 비전도성 본딩 재료 사이, 또는 제2 엘리먼트의 기판과 제2 비전도성 본딩 재료 사이에 플라즈마 강화 화학적 기상 증착(PECVD)을 통해 방출 층을 증착하는 것을 포함할 수 있다. 본딩 방법은 중간 접착제 없이 제1 엘리먼트의 제1 비전도성 본딩 재료를 제2 엘리먼트의 제2 비전도성 본딩 재료에 직접적으로 본딩하는 것을 포함할 수 있다.
하나의 실시예에서, 열 에너지를 전달하는 것은 수소 및 불소의 확산을 유도한다.
하나의 실시예에서, 본딩 방법은 열 에너지를 방출 층으로 전달하여, 이에 의해, 방출 층의 외부로 가스의 확산을 유도함으로써, 제1 엘리먼트로부터 제2 엘리먼트를 제거하는 것을 더 포함한다. 방출 층은 수소 및 불소를 포함하는 비정질 탄소 층을 포함할 수 있다. 제거하는 것은 질소 및 불소를 배기하는 것을 포함할 수 있다.
하나의 측면에서는, 본딩 방법이 개시된다. 본딩 방법은, 디바이스 부분, 및 제1 엘리먼트의 디바이스 부분의 상부에 배치되는 제1 비전도성 재료를 가지는 제1 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은, 기판, 및 제2 엘리먼트의 기판의 상부에 배치되는 제2 비전도성 재료를 가지는 제2 엘리먼트를 제공하는 것을 포함할 수 있다. 본딩 방법은 제1 엘리먼트의 제1 비전도성 재료 또는 제2 엘리먼트의 제2 비전도성 재료 상에 플라즈마 강화 화학적 기상 증착(PECVD)을 통해 방출 층을 증착하는 것을 포함할 수 있다. 본딩 방법은 방출 층 상에 제3 비전도성 재료를 제공하는 것, 및 중간 접착제 없이 제1 비전도성 재료 또는 제2 비전도성 재료를 제3 비전도성 재료에 직접적으로 본딩하는 것을 포함할 수 있다.
하나의 실시예에서, 본딩 방법은 열 에너지를 방출 층으로 전달하여, 이에 의해, 방출 층의 외부로 가스의 확산을 유도함으로써, 제1 엘리먼트로부터 제2 엘리먼트를 제거하는 것을 더 포함한다.
하나의 실시예에서, 제1 비전도성 재료, 제2 비전도성 재료, 및 제3 비전도성 재료는 무기 유전체 재료를 포함한다.
하나의 실시예에서, 방출 층은 가열에 응답하여 배기할 수 있는, 수소 및 불소를 포함하는 비정질 탄소 층을 포함한다.
문맥이 명백하게 이와 다르게 요구하지 않으면, 설명 및 청구항의 전반에 걸쳐, 단어 "포함한다(comprise)", "포함하는(comprising)", "포함한다(include)", "포함하는(including)", 등은 배타적이거나 철저한 의미와는 반대로, 포함적 의미; 즉, "포함하지만, 이것으로 제한되지 않는"의 의미로 해석되어야 한다. 본 명세서에서 일반적으로 이용된 바와 같은 단어 "결합된(coupled)"은, 직접적으로 접속될 수 있거나, 하나 이상의 중간 엘리먼트를 통해 접속될 수 있는 2개 이상의 엘리먼트를 지칭한다. 마찬가지로, 본 명세서에서 일반적으로 이용된 바와 같은 단어 "접속된(connected)"은, 직접적으로 접속될 수 있거나, 하나 이상의 중간 엘리먼트를 통해 접속될 수 있는 2개 이상의 엘리먼트를 지칭한다. 추가적으로, 단어 "본 명세서에서(herein)", "위에서(above)", "이하에서(below)" 및 유사한 중요성의 단어는 이 출원에서 이용될 때, 이 출원의 임의의 특정한 부분이 아니라, 전체로서의 이 출원을 지칭할 것이다. 또한, 본 명세서에서 이용된 바와 같이, 제1 엘리먼트가 제2 엘리먼트 "상" 또는 "상부"에 있는 것으로서 설명될 때, 제1 엘리먼트는 직접적으로 제2 엘리먼트 상에 또는 그 상부에 있을 수 있어서, 제1 엘리먼트 및 제2 엘리먼트가 직접적으로 접촉하거나, 제1 엘리먼트 및 제2 엘리먼트 사이에 하나 이상의 엘리먼트가 개재되도록, 제1 엘리먼트가 간접적으로 제2 엘리먼트 상에 또는 그 상부에 있을 수 있다. 문맥이 허용할 경우, 단수 또는 복수를 이용하는 위의 상세한 설명에서의 단어는 각각 복수 또는 단수를 또한 포함할 수 있다. 2개 이상의 항목의 리스트를 참조하는 단어 "또는(or)"은, 그 단어가 단어의 다음의 해독의 전부를 포괄한다: 리스트에서의 항목 중의 임의의 것, 리스트에서의 항목의 전부, 및 리스트에서의 항목의 임의의 조합.
또한, 그 중에서도, "할 수 있다(can)", "할 수 있었다(could)", "할 수 있었다(might)", "할 수 있다(may)", "등(e.g.)", "예를 들어(for example)", "~과 같은(such as)" 등과 같은 본 명세서에서 이용된 조건적 언어는, 이와 다르게 구체적으로 기재되지 않거나, 이용된 바와 같은 문맥 내에서 이와 다르게 이해되지 않으면, 어떤 실시예가 어떤 특징부, 엘리먼트, 및/또는 상태를 포함하는 반면, 다른 실시예는 어떤 특징부, 엘리먼트, 및/또는 상태를 포함하지 않는다는 것을 전달하도록 일반적으로 의도된다. 따라서, 이러한 조건적 언어는 특징, 엘리먼트, 및/또는 상태가 하나 이상의 실시예를 위하여 여하튼 요구된다는 것을 암시하도록 일반적으로 의도되지 않는다.
어떤 실시예가 설명되었지만, 이 실시예는 오직 예로서 제시되었고, 개시내용의 범위를 제한하도록 의도되지는 않는다. 실제로, 본 명세서에서 설명된 신규한 장치, 방법, 및 시스템은 다양한 다른 형태로 구체화될 수 있고; 또한, 본 명세서에서 설명된 방법 및 시스템의 형태에서의 다양한 생략, 치환, 및 변화는 개시내용의 사상으로부터 이탈하지 않으면서 행해질 수 있다. 예를 들어, 블록은 주어진 배열로 제시되지만, 대안적인 실시예는 상이한 컴포넌트들 및/또는 회로 토폴로지로 유사한 기능성을 수행할 수 있고, 일부 블록은 삭제될 수 있고, 이동될 수 있고, 추가될 수 있고, 하위분할될 수 있고, 조합될 수 있고, 및/또는 수정될 수 있다. 이 블록 각각은 다양한 상이한 방법으로 구현될 수 있다. 위에서 설명된 다양한 실시예의 엘리먼트 및 액트(act)의 임의의 적합한 조합은 추가의 실시예를 제공하도록 조합될 수 있다. 첨부 청구항 및 그 등가물은 개시내용의 범위 및 사상 내에 속하는 바와 같은 이러한 형태 또는 변형을 포괄하도록 의도된다.

Claims (94)

  1. 본딩 방법으로서,
    디바이스 부분, 및 제1 엘리먼트의 상기 디바이스 부분의 상부에 배치되는 제1 비전도성 본딩 재료를 가지는 상기 제1 엘리먼트를 제공하는 단계;
    캐리어를 포함하는 제2 엘리먼트를 제공하는 단계 - 상기 제2 엘리먼트는 기판, 및 상기 제2 엘리먼트의 상기 기판의 상부에 배치되는 제2 비전도성 본딩 재료를 가짐 -;
    상기 제1 엘리먼트의 상기 디바이스 부분과 상기 제1 비전도성 본딩 재료 사이, 또는 상기 제2 엘리먼트의 상기 기판과 상기 제2 비전도성 본딩 재료 사이에 방출 층을 증착하는 단계;
    중간 접착제 없이 상기 제1 엘리먼트의 상기 제1 비전도성 본딩 재료를 상기 제2 엘리먼트의 상기 제2 비전도성 본딩 재료에 직접적으로 본딩하는 단계; 및
    열 에너지를 상기 방출 층으로 전달하여, 이에 의해, 상기 방출 층의 외부로 휘발성 종(volatile species)을 포함하는 가스의 확산을 유도함으로써, 상기 제1 엘리먼트로부터 상기 제2 엘리먼트를 제거하는 단계
    를 포함하는 본딩 방법.
  2. 제1항에 있어서,
    상기 휘발성 종은 수소를 포함하는, 본딩 방법.
  3. 제1항에 있어서,
    상기 휘발성 종은 할로겐을 포함하는, 본딩 방법.
  4. 제1항에 있어서,
    상기 휘발성 종은 수소 및 불소를 포함하는, 본딩 방법.
  5. 제1항에 있어서,
    상기 방출 층은 플라즈마-강화 기상 증착(PECVD : plasma-enhanced vapor deposition)을 통해 증착되는, 본딩 방법.
  6. 제1항에 있어서,
    상기 방출 층은 10 nm 내지 3 μm 사이의 범위에서의 두께를 가지는, 본딩 방법.
  7. 제1항에 있어서,
    상기 방출 층은 탄소를 포함하는, 본딩 방법.
  8. 제7항에 있어서,
    상기 방출 층은 비정질 탄소를 포함하는, 본딩 방법.
  9. 제8항에 있어서,
    상기 비정질 탄소는 수소를 포함하는, 본딩 방법.
  10. 제9항에 있어서,
    상기 비정질 탄소는 불소를 포함하는, 본딩 방법.
  11. 제1항에 있어서,
    상기 열 에너지를 전달하는 것은 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하는 것을 포함하는, 본딩 방법.
  12. 제1항에 있어서,
    상기 열 에너지를 전달하는 것은 상기 제2 엘리먼트의 상기 기판을 통해 상기 방출 층을 방사하는 것을 포함하는, 본딩 방법.
  13. 제12항에 있어서,
    상기 방사하는 것은 레이저 래스터링(laser rastering)을 포함하고, 상기 기판은 상기 레이저 래스터링을 위해 이용되는 레이저 광에 대해 투명한, 본딩 방법.
  14. 제1항에 있어서,
    상기 열 에너지를 전달하는 것은 급속 열 어닐링(rapid thermal annealing), 열 어닐링(thermal annealing), 또는 마이크로파 가열(microwave heating)을 포함하는, 본딩 방법.
  15. 제1항에 있어서,
    상기 열 에너지를 전달하는 것은, 상기 제1 엘리먼트로부터 상기 제2 엘리먼트의 제거를 실시하기 위하여, 상기 방출 층으로 하여금, 휘발성 종을 배기하게 하여, 이에 의해 상기 제1 엘리먼트와 상기 제2 엘리먼트 사이의 본드(bond)를 약화시키는, 본딩 방법.
  16. 제15항에 있어서,
    상기 휘발성 종은 수소를 포함하는, 본딩 방법.
  17. 제15항에 있어서,
    상기 휘발성 종은 할로겐을 포함하는, 본딩 방법.
  18. 제15항에 있어서,
    상기 휘발성 종은 수소 및 불소를 포함하는, 본딩 방법.
  19. 제1항에 있어서,
    상기 직접적으로 본딩하는 단계는 상기 제1 엘리먼트 및 상기 제2 엘리먼트를 접촉시키는 단계, 및 상기 제거를 위하여 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하기 위해 이용되는 제2 온도보다 낮은 제1 온도로 접촉된 제1 엘리먼트 및 제2 엘리먼트를 가열하는 단계를 포함하는, 본딩 방법.
  20. 제19항에 있어서,
    상기 제2 온도는 100℃ 내지 400℃의 범위에 있는, 본딩 방법.
  21. 제20항에 있어서,
    상기 제2 온도는 200℃ 내지 250℃의 범위에 있는, 본딩 방법.
  22. 제1항에 있어서,
    직접적으로 본딩하기 이전에, 상기 제1 비전도성 본딩 재료의 표면 및 상기 제2 비전도성 본딩 재료의 표면 중의 적어도 하나를 활성화하는 단계를 더 포함하는 본딩 방법.
  23. 제1항에 있어서,
    상기 제1 비전도성 본딩 재료는 무기 유전체 재료를 포함하는, 본딩 방법.
  24. 제1항에 있어서,
    상기 제2 비전도성 본딩 재료는 무기 유전체 재료를 포함하는, 본딩 방법.
  25. 제1항에 있어서,
    상기 방출 층을 증착하는 단계는 중간 층 상에서 행해져서, 상기 중간 층은 상기 제2 엘리먼트의 상기 기판과 상기 방출 층 사이에 위치되는, 본딩 방법.
  26. 제25항에 있어서,
    상기 중간 층은 상기 방출 층과 상기 기판 사이의 접착 기능을 행하도록 구성되는, 본딩 방법.
  27. 제1항에 있어서,
    직접적으로 본딩한 후에, 상기 제1 엘리먼트를 프로세싱하는 단계를 더 포함하는 본딩 방법.
  28. 제27항에 있어서,
    상기 제1 엘리먼트를 프로세싱하는 단계는 상기 제1 엘리먼트의 후면을 박형화하는 단계를 포함하고, 상기 후면은 상기 제1 비전도성 본딩 재료와 대향하는, 본딩 방법.
  29. 제28항에 있어서,
    상기 제1 엘리먼트를 프로세싱하는 단계는 상기 제1 엘리먼트의 상기 후면 상에 상호접속부를 형성하는 단계를 포함하는, 본딩 방법.
  30. 제28항에 있어서,
    디본드 테이프(debond tape)를 상기 제1 엘리먼트의 박형화된 후면에 본딩하는 단계를 더 포함하는 본딩 방법.
  31. 제30항에 있어서,
    상기 제거하는 단계는 상기 디본드 테이프를 상기 제1 엘리먼트에 본딩한 후에 수행되는, 본딩 방법.
  32. 제27항에 있어서,
    두 번째 제1 엘리먼트를 상기 제1 엘리먼트에 직접적으로 본딩하는 단계를 더 포함하는 본딩 방법.
  33. 제32항에 있어서,
    상기 제거하는 단계는 두 번째 제1 엘리먼트를 상기 제1 엘리먼트에 직접적으로 본딩한 후에 수행되는, 본딩 방법.
  34. 제1항에 있어서,
    상기 제거하는 단계 후에, 상기 제2 엘리먼트로부터 제거되는 상기 제1 엘리먼트의 표면을 애싱(ash)하는 단계를 더 포함하는 본딩 방법.
  35. 제1항에 있어서,
    상기 제거하는 단계 후에, 상기 제1 엘리먼트를 복수의 싱귤레이팅된 제1 엘리먼트로 싱귤레이팅하는 단계를 더 포함하는 본딩 방법.
  36. 제1항에 있어서,
    상기 제거하는 단계 전에, 상기 제2 엘리먼트 및 상기 제1 엘리먼트를 복수의 본딩된 구조로 싱귤레이팅하는 단계를 더 포함하는 본딩 방법.
  37. 제1항에 있어서,
    상기 방출 층을 증착하는 단계는 상기 제1 엘리먼트의 상기 디바이스 부분의 상부의 중간 층 상에서 행해져서, 상기 중간 층은 상기 제1 엘리먼트의 상기 디바이스 부분과 상기 방출 층 사이에 위치되는, 본딩 방법.
  38. 제1항에 있어서,
    상기 방출 층을 증착하는 단계는 상기 제2 비전도성 본딩 재료를 형성하기 이전에 상기 제2 엘리먼트 상에서 행해지는, 본딩 방법.
  39. 제38항에 있어서,
    상기 방출 층의 풋프린트(footprint)는 상기 제2 비전도성 본딩 재료의 풋프린트보다 작아서, 상기 방출 층의 단부는 상기 제2 비전도성 본딩 재료의 단부에 대해 삽입되어 있는, 본딩 방법.
  40. 제39항에 있어서,
    상기 방출 층의 단부는 상기 제2 비전도성 본딩 재료에 의해 피복되는, 본딩 방법.
  41. 제38항에 있어서,
    상기 제1 엘리먼트의 상기 디바이스 부분과 상기 제1 비전도성 본딩 재료 사이에 제2 방출 층을 증착하는 단계를 더 포함하는, 본딩 방법.
  42. 제41항에 있어서,
    상기 제2 방출 층은 상기 방출 층이 배기하기 위한 온도보다 높은 온도에서 배기하도록 구성되는, 본딩 방법.
  43. 제1항에 있어서,
    상기 방출 층 내의 휘발성 가스의 양을 조율하기 위하여 상기 방출 층을 증착하기 위한 증착 프로세스를 조율하는 단계를 더 포함하는, 본딩 방법.
  44. 제43항에 있어서,
    상기 휘발성 가스의 양을 조율하는 단계는 불소-수소 비율을 조절하는 것을 포함하는, 본딩 방법.
  45. 제43항에 있어서,
    상기 휘발성 가스의 양을 조율하는 단계는 플라즈마 강화 화학적 기상 증착 프로세스의 기판 바이어스(substrate bias) 또는 증착 전구체 유량(deposition precursor flow rate)을 조절하는 단계를 포함하는, 본딩 방법.
  46. 제1항에 있어서,
    상기 방출 층과 상기 제1 엘리먼트 사이에 반사 층을 제공하는 단계를 더 포함하는 본딩 방법.
  47. 제1항에 있어서,
    상기 제1 엘리먼트의 비전도성 필드 영역이 제3 엘리먼트의 비전도성 필드 영역에 직접적으로 본딩되고, 상기 제1 엘리먼트의 전도성 피처가 상기 제3 엘리먼트의 전도성 피처에 직접적으로 본딩되도록, 상기 제1 엘리먼트를 상기 제3 엘리먼트에 직접적으로 본딩하는 단계를 더 포함하는 본딩 방법.
  48. 본딩 방법으로서,
    디바이스 부분, 및 제1 엘리먼트의 상기 디바이스 부분 상에 배치되는 제1 비전도성 본딩 재료를 가지는 상기 제1 엘리먼트를 제공하는 단계;
    기판, 상기 기판 상에 배치되는 중간 층, 상기 중간 층 상에 배치되는 휘발성 가스 종을 포함하는 비정질 탄소 층, 및 상기 비정질 탄소 층 상에 배치되는 제2 비전도성 본딩 재료를 가지는 제2 엘리먼트를 제공하는 단계; 및
    중간 접착제 없이 상기 제1 엘리먼트의 상기 제1 비전도성 본딩 재료를 상기 제2 엘리먼트의 상기 제2 비전도성 본딩 재료에 직접적으로 본딩하는 단계
    를 포함하는 본딩 방법.
  49. 제48항에 있어서,
    상기 휘발성 가스 종은 불소 및 수소를 포함하는, 본딩 방법.
  50. 제48항에 있어서,
    상기 제2 엘리먼트를 제공하는 단계는 플라즈마-강화 화학적 기상 증착(PECVD : plasma-enhanced chemical vapor deposition)을 통해 상기 비정질 탄소 층을 증착하는 단계를 포함하는, 본딩 방법.
  51. 제48항에 있어서,
    열 에너지를 상기 비정질 탄소 층으로 전달하여 상기 비정질 탄소 층의 외부로 가스의 확산을 유도함으로써, 상기 제1 엘리먼트로부터 상기 제2 엘리먼트를 제거하는 단계를 더 포함하는 본딩 방법.
  52. 제51항에 있어서,
    상기 열 에너지를 전달하는 것은 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하는 것을 포함하는, 본딩 방법.
  53. 제51항에 있어서,
    상기 열 에너지를 전달하는 것은 상기 제2 엘리먼트의 상기 기판을 통해 상기 비정질 탄소 층을 방사하는 것을 포함하는, 본딩 방법.
  54. 제53항에 있어서,
    상기 방사하는 것은 레이저 래스터링을 포함하고, 상기 기판은 상기 레이저 래스터링을 위해 이용되는 레이저 광에 대해 투명한, 본딩 방법.
  55. 제51항에 있어서,
    상기 열 에너지를 전달하는 것은 급속 열 어닐링, 열 어닐링, 또는 마이크로파 가열을 포함하는, 본딩 방법.
  56. 제51항에 있어서,
    상기 열 에너지를 전달하는 것은, 상기 제1 엘리먼트로부터의 상기 제2 엘리먼트의 제거를 실시하기 위하여, 상기 비정질 탄소 층으로 하여금, 수소 및 불소를 배기하게 하여, 이에 의해 상기 비정질 탄소 층을 약화시키는, 본딩 방법.
  57. 제51항에 있어서,
    상기 직접적으로 본딩하는 단계는 상기 제1 엘리먼트 및 상기 제2 엘리먼트를 접촉시키는 단계, 및 상기 제거를 위하여 직접적으로 본딩된 제2 엘리먼트 및 제1 엘리먼트를 가열하기 위해 이용되는 제2 온도보다 낮은 제1 온도로 접촉된 제1 엘리먼트 및 제2 엘리먼트를 가열하는 단계를 포함하는, 본딩 방법.
  58. 제51항에 있어서,
    직접적으로 본딩하기 이전에, 상기 제1 비전도성 본딩 재료의 표면 및 상기 제2 비전도성 본딩 재료의 표면 중의 적어도 하나를 활성화하는 단계를 더 포함하는 본딩 방법.
  59. 제51항에 있어서,
    상기 제1 비전도성 본딩 재료는 유전체 재료를 포함하는, 본딩 방법.
  60. 제51항에 있어서,
    상기 제2 비전도성 본딩 재료는 유전체 재료를 포함하는, 본딩 방법.
  61. 제51항에 있어서,
    상기 본딩 방법은 직접적으로 본딩한 후에, 상기 제1 엘리먼트의 후면을 박형화하는 단계를 더 포함하고, 상기 후면은 비전도성 본딩 재료와 대향되는, 본딩 방법.
  62. 제61항에 있어서,
    디본드 테이프를 상기 제1 엘리먼트의 박형화된 후면에 본딩하는 단계를 더 포함하는, 본딩 방법.
  63. 제62항에 있어서,
    상기 제거하는 단계는 상기 디본드 테이프를 상기 제1 엘리먼트에 본딩한 후에 수행되는, 본딩 방법.
  64. 제61항에 있어서,
    두 번째 제1 엘리먼트를 상기 제1 엘리먼트에 직접적으로 본딩하는 단계를 더 포함하는 본딩 방법.
  65. 제64항에 있어서,
    상기 제거하는 단계는 두 번째 제1 엘리먼트를 상기 제1 엘리먼트에 직접적으로 본딩한 후에 수행되는, 본딩 방법.
  66. 제51항에 있어서,
    상기 제거하는 단계 후에, 상기 제2 엘리먼트로부터 제거되는 상기 제1 엘리먼트의 표면을 애싱하는 단계를 더 포함하는 본딩 방법.
  67. 제51항에 있어서,
    상기 제거하는 단계 후에, 상기 제1 엘리먼트를 복수의 싱귤레이팅된 제1 엘리먼트로 싱귤레이팅하는 단계를 더 포함하는, 본딩 방법.
  68. 제51항에 있어서,
    상기 제거하는 단계 전에, 상기 제2 엘리먼트 및 상기 제1 엘리먼트를 복수의 본딩된 구조로 싱귤레이팅하는 단계를 더 포함하는, 본딩 방법.
  69. 제48항에 있어서,
    상기 비정질 탄소 층의 풋프린트는 상기 제2 비전도성 본딩 재료의 풋프린트보다 작은, 본딩 방법.
  70. 제48항에 있어서,
    상기 디바이스 부분과 상기 제1 비전도성 본딩 재료 사이에 제2 비정질 탄소 층을 증착하는 단계를 더 포함하고, 상기 비정질 탄소 층은 상기 기판과 상기 제2 비전도성 본딩 재료 사이에 배치되는, 본딩 방법.
  71. 제48항에 있어서,
    상기 비정질 탄소 층에 대한 증착 조건을 조율함으로써 상기 비정질 탄소 층 내의 휘발성 가스의 양을 조율하는 단계를 더 포함하는, 본딩 방법.
  72. 제71항에 있어서,
    상기 휘발성 가스의 양을 조절하는 단계는 불소-수소 비율을 조절하는 단계를 포함하는, 본딩 방법.
  73. 제48항에 있어서,
    상기 비정질 탄소 층과 상기 제1 엘리먼트 사이에 반사 층을 제공하는 단계를 더 포함하는, 본딩 방법.
  74. 캐리어로서,
    기판;
    상기 기판 상의 중간 층;
    가열될 때에 배기하도록 구성되는 증착된 탄소 층; 및
    상기 증착된 탄소 층 상의 비전도성 본딩 층 - 상기 비전도성 본딩 층은 반도체 엘리먼트에 직접적으로 본딩하도록 구성됨 -
    을 포함하는 캐리어.
  75. 제74항에 있어서,
    상기 증착된 탄소 층은 비정질 탄소를 포함하는, 캐리어.
  76. 제75항에 있어서,
    상기 비정질 탄소는 불소 및 수소를 포함하는, 캐리어.
  77. 제76항에 있어서,
    상기 증착된 탄소 층은 3% 내의 두께 균일성을 가지는, 캐리어.
  78. 제76항에 있어서,
    상기 불소 및 수소는 상기 증착된 탄소 층의 10 wt.% 내지 85 wt.%를 나타내는, 캐리어.
  79. 제74항에 있어서,
    상기 비전도성 본딩 층은 직접 본딩을 위하여 준비되는, 캐리어.
  80. 제79항에 있어서,
    상기 비전도성 본딩 층의 표면은 2 nm 미만의 제곱-평균-제곱근(rms : root-mean-square) 표면 거칠기를 가지고, 직접 본딩을 위하여 구성되는, 캐리어.
  81. 반도체 엘리먼트로서,
    디바이스 부분;
    상기 디바이스 부분 상의 중간 층;
    가열될 때에 수소 및 불소를 배기하도록 구성되는 증착된 방출 층;
    상기 증착된 방출 층 상의 비전도성 본딩 층 - 상기 비전도성 본딩 층은 엘리먼트에 직접적으로 본딩하도록 구성됨 -
    을 포함하는 반도체 엘리먼트.
  82. 제81항에 있어서,
    상기 증착된 방출 층은 수소 및 불소를 포함하는 비정질 탄소 층인, 반도체 엘리먼트.
  83. 제82항에 있어서,
    상기 불소 및 수소는 상기 증착된 탄소 층의 10 wt.% 내지 85 wt.%를 나타내는, 반도체 엘리먼트.
  84. 제81항에 있어서,
    상기 증착된 방출 층은 3% 내의 두께 균일성을 가지는, 반도체 엘리먼트.
  85. 제81항에 있어서,
    상기 비전도성 본딩 층은 직접 본딩을 위하여 준비되는, 반도체 엘리먼트.
  86. 제85항에 있어서,
    상기 비전도성 본딩 층의 표면은 2 nm 미만의 제곱-평균-제곱근 (rms: root-mean-square) 표면 거칠기를 가지는, 반도체 엘리먼트.
  87. 임시 본딩 방법으로서,
    디바이스 부분, 및 제1 엘리먼트의 상기 디바이스 부분의 상부에 배치되는 제1 비전도성 본딩 재료를 가지는 상기 제1 엘리먼트를 제공하는 단계;
    기판, 및 제2 엘리먼트의 상기 기판의 상부에 배치되는 제2 비전도성 본딩 재료를 가지는 제2 엘리먼트를 제공하는 단계;
    제1 엘리먼트의 상기 디바이스 부분과 상기 제1 비전도성 본딩 재료 사이, 또는 상기 제2 엘리먼트의 상기 기판과 상기 제2 비전도성 본딩 재료 사이에 플라즈마 강화 화학적 기상 증착(PECVD)을 통해 방출 층을 증착하는 단계; 및
    중간 접착제 없이 상기 제1 엘리먼트의 상기 제1 비전도성 본딩 재료를 상기 제2 엘리먼트의 상기 제2 비전도성 본딩 재료에 직접적으로 본딩하는 단계
    를 포함하는, 임시 본딩 방법.
  88. 제87항에 있어서,
    열 에너지를 상기 방출 층으로 전달하여, 이에 의해 상기 방출 층의 외부로 가스의 확산을 유도함으로써, 상기 제1 엘리먼트로부터 상기 제2 엘리먼트를 제거하는 단계를 더 포함하는 임시 본딩 방법.
  89. 제88항에 있어서,
    상기 열 에너지를 전달하는 것은 수소 및 불소의 확산을 유도하는, 임시 본딩 방법.
  90. 제88항에 있어서,
    상기 방출 층은 수소 및 불소를 포함하는 비정질 탄소 층을 포함하고, 제거하는 단계는 수소 및 불소를 배기하는 단계를 포함하는, 임시 본딩 방법.
  91. 본딩 방법으로서,
    디바이스 부분, 및 제1 엘리먼트의 상기 디바이스 부분의 상부에 배치되는 제1 비전도성 재료를 가지는 상기 제1 엘리먼트를 제공하는 단계;
    기판, 및 제2 엘리먼트의 상기 기판의 상부에 배치되는 제2 비전도성 재료를 가지는 상기 제2 엘리먼트를 제공하는 단계;
    상기 제1 엘리먼트의 상기 제1 비전도성 재료 또는 상기 제2 엘리먼트의 상기 제2 비전도성 재료 상에 플라즈마 강화 화학적 기상 증착(PECVD)을 통해 방출 층을 증착하는 단계;
    상기 방출 층 상에 제3 비전도성 재료를 제공하는 단계; 및
    중간 접착제 없이 상기 제1 비전도성 재료 또는 상기 제2 비전도성 재료를 상기 제3 비전도성 재료에 직접적으로 본딩하는 단계
    를 포함하는 본딩 방법.
  92. 제91항에 있어서,
    열 에너지를 상기 방출 층으로 전달하여, 이에 의해 상기 방출 층의 외부로 가스의 확산을 유도함으로써, 상기 제1 엘리먼트로부터 상기 제2 엘리먼트를 제거하는 단계를 더 포함하는 본딩 방법.
  93. 제91항에 있어서,
    상기 제1 비전도성 재료, 상기 제2 비전도성 재료, 및 상기 제3 비전도성 재료는 무기 유전체 재료를 포함하는, 본딩 방법.
  94. 제91항에 있어서,
    상기 방출 층은 가열에 응답하여 배기할 수 있는, 수소 및 불소를 포함하는 비정질 탄소 층을 포함하는, 본딩 방법.
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