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KR20240109309A - 전자 장치 - Google Patents

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KR20240109309A
KR20240109309A KR1020230000515A KR20230000515A KR20240109309A KR 20240109309 A KR20240109309 A KR 20240109309A KR 1020230000515 A KR1020230000515 A KR 1020230000515A KR 20230000515 A KR20230000515 A KR 20230000515A KR 20240109309 A KR20240109309 A KR 20240109309A
Authority
KR
South Korea
Prior art keywords
layer
electrodes
sub
disposed
trace lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020230000515A
Other languages
English (en)
Inventor
한혜윤
김은영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020230000515A priority Critical patent/KR20240109309A/ko
Priority to US18/396,992 priority patent/US12189894B2/en
Priority to CN202311848279.4A priority patent/CN118295546A/zh
Publication of KR20240109309A publication Critical patent/KR20240109309A/ko
Priority to US18/973,036 priority patent/US20250103166A1/en
Pending legal-status Critical Current

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Abstract

전자 장치는 표시 영역 및 주변 영역을 포함하는 표시층, 및 상기 표시층 위에 배치된 센서층을 포함할 수 있다. 상기 센서층은 복수의 제1 전극들, 복수의 제2 전극들, 복수의 제1 트레이스 라인들, 및 복수의 제2 트레이스 라인들을 포함하고, 상기 복수의 제1 전극들과 상기 복수의 제1 트레이스 라인들은 복수의 제1 컨택들을 통해 각각 접속되고, 상기 복수의 제2 전극들과 상기 복수의 제2 트레이스 라인들은 복수의 제2 컨택들을 통해 각각 접속되고, 상기 복수의 제1 컨택들 및 상기 복수의 제2 컨택들은 상기 표시 영역과 중첩할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 발명은 주변 영역의 면적이 감소된 전자 장치에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 내비게이션, 게임기, 차량용 디스플레이 등과 같은 멀티미디어 전자 장치들은 영상을 표시하며, 버튼, 키보드, 마우스 등의 통상적인 입력 방식 외에 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력 방식을 제공할 수 있다.
본 발명은 주변 영역의 면적이 감소된 전자 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층, 및 상기 표시층 위에 배치된 센서층을 포함하고, 상기 센서층은 제1 방향을 따라 배열된 복수의 제1 전극들, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되며, 상기 복수의 제1 전극들과 교차하는 복수의 제2 전극들, 상기 복수의 제1 전극들과 전기적으로 각각 연결된 복수의 제1 트레이스 라인들, 및 상기 복수의 제2 전극들과 전기적으로 각각 연결된 복수의 제2 트레이스 라인들을 포함하고, 상기 복수의 제1 전극들과 상기 복수의 제1 트레이스 라인들은 복수의 제1 컨택들을 통해 각각 접속되고, 상기 복수의 제2 전극들과 상기 복수의 제2 트레이스 라인들은 복수의 제2 컨택들을 통해 각각 접속되고, 상기 복수의 제1 컨택들 및 상기 복수의 제2 컨택들은 상기 표시 영역과 중첩할 수 있다.
상기 복수의 제1 트레이스 라인들 각각은 상기 제1 방향과 나란하게 연장하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향과 나란하게 연장하는 제2 부분을 포함하고, 상기 제1 부분은 상기 표시 영역과 중첩할 수 있다.
상기 제2 부분은 상기 표시 영역과 중첩하는 제1 서브 부분 및 상기 주변 영역과 중첩하는 제2 서브 부분을 포함할 수 있다.
상기 제2 서브 부분은 상기 제1 서브 부분과 동일한 층 상에 배치된 제1 서브 도전층 및 상기 제1 서브 도전층과 상이한 층 상에 배치되며 상기 제1 서브 도전층과 전기적으로 연결된 제2 서브 도전층을 포함할 수 있다.
상기 제2 서브 부분의 형상은 상기 제1 부분 및 상기 제1 서브 부분 각각의 형상과 상이할 수 있다.
상기 제2 서브 부분의 폭은 상기 제1 서브 부분의 폭과 상이할 수 있다.
상기 복수의 제1 전극들 또는 상기 복수의 제2 전극들은 복수의 감지 패턴들 및 상기 복수의 감지 패턴들과 상이한 층 상에 배치되며 상기 복수의 감지 패턴에 전기적으로 접속되는 복수의 브릿지 패턴들을 포함할 수 있다.
상기 제1 부분은 모두 상기 복수의 감지 패턴들과 동일한 층 상에 배치될 수 있다.
상기 제1 부분은 상기 복수의 브릿지 패턴들과 동일한 층 상에 배치된 제1 층 부분 및 상기 복수의 감지 패턴들과 동일한 층 상에 배치된 제2 층 부분을 포함할 수 있다.
상기 제2 층 부분은 상기 복수의 제2 트레이스 라인들 중 적어도 하나의 제2 트레이스 라인과 교차할 수 있다.
상기 복수의 제2 트레이스 라인들 각각은 상기 제2 방향과 나란하게 연장하는 제1 부분, 상기 제1 부분으로부터 상기 제1 방향과 나란하게 연장하는 제2 부분, 및 상기 제2 부분으로부터 상기 제2 방향과 나란하게 연장하는 제3 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 표시 영역과 중첩할 수 있다.
상기 복수의 제1 전극들 또는 상기 복수의 제2 전극들은 복수의 감지 패턴들 및 상기 복수의 감지 패턴들과 상이한 층 상에 배치되며 상기 복수의 감지 패턴에 전기적으로 접속되는 복수의 브릿지 패턴들을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 복수의 브릿지 패턴들과 동일한 층 상에 배치될 수 있다.
상기 제1 부분은 상기 복수의 제1 전극들과 비중첩할 수 있다.
상기 주변 영역과 중첩하는 상기 복수의 제1 트레이스 라인들의 일부분들 및 상기 복수의 제2 트레이스 라인들의 일부분들은 상기 제2 방향을 따라 연장하는 직선 라인을 포함할 수 있다.
상기 센서층은 상기 표시 영역과 중첩하는 영역에서 상기 복수의 제2 트레이스 라인과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함할 수 있다.
상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드될 수 있다.
상기 복수의 제1 트레이스 라인들 각각의 일부분들은 상기 표시 영역과 중첩하고, 상기 복수의 제1 트레이스 라인들 각각의 상기 일부분들은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들과 비중첩할 수 있다.
상기 복수의 제1 트레이스 라인들 각각의 일부분들은 상기 표시 영역과 중첩하고, 상기 복수의 제1 트레이스 라인들 각각의 상기 일부분들은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 중 적어도 일부와 중첩할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층, 및 상기 표시층 위에 배치된 센서층을 포함하고, 상기 센서층은 제1 전극, 상기 제1 전극과 교차하는 제2 전극, 상기 제1 전극과 전기적으로 연결된 제1 트레이스 라인, 및 상기 제2 전들과 전기적으로 연결된 제2 트레이스 라인을 포함하고, 상기 제1 트레이스 라인은 제1 방향과 나란하게 연장하는 제1-1 부분 및 상기 제1-1 부분으로부터 상기 제1 방향과 교차하는 제2 방향과 나란하게 연장하는 제1-2 부분을 포함하고, 상기 제2 트레이스 라인은 상기 제2 방향과 나란하게 연장하는 제2-1 부분, 상기 제2-1 부분으로부터 상기 제1 방향과 나란하게 연장하는 제2-2 부분, 및 상기 제2-2 부분으로부터 상기 제2 방향과 나란하게 연장하는 제2-3 부분을 포함하고, 상기 제1-1 부분, 상기 제1-2 부분의 일부분, 상기 제2-1 부분, 상기 제2-2 부분, 및 상기 제2-3 부분의 일부분은 상기 표시 영역과 중첩할 수 있다.
상기 센서층은 상기 제2-1 부분과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함하고, 상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드될 수 있다.
상기 제1-2 부분 및 상기 제2-3 부분 각각은 상기 표시 영역과 중첩하는 제1 서브 부분 및 상기 주변 영역과 중첩하는 제2 서브 부분을 포함하고, 상기 제2 서브 부분의 형상은 상기 제1 서브 부분의 형상과 상이할 수 있다.
상기 제1-1 부분은 모두 상기 제2-1 부분과 상이한 층 상에 배치될 수 있다.
상기 제1-1 부분은 상기 제2-1 부분과 동일한 층 상에 배치된 제1 층 부분 및 상기 제2-1 부분과 상이한 층 상에 배치된 제2 층 부분을 포함하고, 상기 제2 층 부분은 상기 제2-1 부분과 중첩할 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층, 및 상기 표시층 위에 배치된 센서층을 포함하고, 상기 센서층은 제1 방향을 따라 배열된 복수의 제1 전극들, 상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 전극들, 상기 표시 영역에서 상기 복수의 제1 전극들과 전기적으로 각각 접속되는 복수의 제1 트레이스 라인들, 및 상기 표시 영역에서 상기 복수의 제2 전극들과 전기적으로 각각 접속되는 복수의 제2 트레이스 라인들을 포함하고, 상기 복수의 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 각각의 상기 제1 방향으로 연장하는 연결 부분은 모두 상기 표시 영역과 중첩할 수 있다.
상기 복수의 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 각각은 상기 연결 부분으로부터 상기 주변 영역을 향해 연장하는 연장 부분을 더 포함하고, 상기 복수의 제2 트레이스 라인들 각각은 상기 연결 부분으로부터 상기 주변 영역과 멀어지는 방향을 향해 연장하는 컨택 연장 부분을 더 포함할 수 있다.
상기 센서층은 상기 컨택 연장 부분과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함하고, 상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드될 수 있다.
상기 복수의 제1 트레이스 라인들 각각의 상기 연결 부분은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들과 비중첩할 수 있다.
상술한 바에 따르면, 센서층은 복수의 제1 전극들, 복수의 제2 전극들, 복수의 제1 트레이스 라인들, 및 복수의 제2 트레이스 라인들을 포함한다. 제1 트레이스 라인들의 굴곡 부분들 및 제2 트레이스 라인들의 굴곡 부분들은 표시 영역과 중첩할 수 있다. 따라서, 주변 영역의 면적은 축소될 수 있다. 그 결과, 전자 장치의 표시면에서 비표시 영역 차지하는 면적이 감소될 수 있으며, 네로우 베젤이 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 평면도다.
도 2는 본 발명의 일 실시예에 따른 전자 장치의 사용 예를 간략히 도시한 블록도이다.
도 3은 본 발명의 일 실시예에 따른 전자 장치의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시층의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 센서층의 평면도이다.
도 6은 본 발명의 일 실시예에 따른 하나의 센싱 유닛의 평면도이다.
도 7은 도 6에 도시된 AA' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다.
도 8은 도 6에 도시된 BB' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다.
도 9는 도 6에 도시된 BB' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다.
도 10a는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 10b는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 11은 도 10a 및 도 10b 각각에 도시된 DD' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 12a는 도 11에 도시된 II- II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 12b는 도 11에 도시된 II- II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 13은 본 발명의 일 실시예에 따른 센서층의 일부 구성을 도시한 평면도이다.
도 14a는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 14b는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치(1000)의 평면도다.
도 1을 참조하면, 전자 장치(1000)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 전자 장치(1000)는 휴대폰, 태블릿, 스마트 워치, 노트북, 컴퓨터, 스마트 텔레비전 등의 전자 장치에 적용될 수 있다. 도 1에서는 휴대폰을 일 예로 도시하였다.
전자 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(IS) 상에 영상(IM)을 표시할 수 있다. 영상(IM)이 표시되는 표시면(IS)은 전자 장치(1000)의 전면(front surface)과 대응될 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 표시면(IS)의 법선 방향, 즉 전자 장치(1000)의 두께 방향은 제3 방향(DR3)이 지시한다. 이하에서 설명되는 각 층들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다.
전자 장치(1000)의 표시면(IS)은 표시 영역(DA) 및 주변 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 영상(IM)이 표시되는 영역일 수 있다. 사용자는 표시 영역(DA)을 통해 영상(IM)을 시인한다. 본 실시예에서, 표시 영역(DA)은 꼭지점들이 둥근 사각 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 표시 영역(DA)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NDA)은 표시 영역(DA)에 인접한다. 주변 영역(NDA)은 소정의 컬러를 가질 수 있다. 주변 영역(NDA)은 비표시 영역 또는 베젤 영역으로 지칭될 수 있다. 주변 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 이에 따라, 표시 영역(DA)의 형상은 실질적으로 주변 영역(NDA)에 의해 정의될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NDA)은 표시 영역(DA)의 일 측에만 인접하여 배치될 수도 있고, 생략될 수도 있다. 본 발명의 일 실시예에 따른 전자 장치(1000)는 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 2는 본 발명의 일 실시예에 따른 전자 장치(1000)의 사용 예를 간략히 도시한 블록도이다.
도 2를 참조하면, 전자 장치(1000)은 표시층(100), 센서층(200), 표시 구동부(100C), 센서 구동부(200C), 메인 구동부(1000C), 및 전원 회로(1000P)를 포함할 수 있다.
표시층(100)은 영상을 실질적으로 생성하는 구성일 수 있다. 표시층(100)은 발광형 표시층일 수 있으며, 예를 들어, 표시층(100)은 유기발광 표시층, 무기발광 표시층, 유기-뮤기발광 표시층, 퀀텀닷 표시층, 마이크로 엘이디 표시층, 또는 나노 엘이디 표시층일 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 외부에서 인가되는 외부 입력을 감지할 수 있다. 센서층(200)은 표시층(100)의 제조 공정 중에 연속하여 형성된 일체형 센서이거나, 센서층(200)은 표시층(100)에 부착된 외장형 센서일 수 있다.
메인 구동부(1000C)는 전자 장치(1000)의 전반적인 동작을 제어할 수 있다. 예를 들어, 메인 구동부(1000C)는 표시 구동부(100C) 및 센서 구동부(200C)의 동작을 제어할 수 있다. 메인 구동부(1000C)는 적어도 하나의 마이크로 프로세서를 포함할 수 있으며, 메인 구동부(1000C)는 호스트로 지칭될 수도 있다. 메인 구동부(1000C)는 그래픽 컨트롤러를 더 포함할 수 있다.
표시 구동부(100C)는 표시층(100)을 구동할 수 있다. 표시 구동부(100C)는 메인 구동부(1000C)로부터 영상 데이터 및 제어 신호를 수신할 수 있다. 제어 신호는 다양한 신호를 포함할 수 있다. 예를 들어, 제어 신호는 입력수직동기신호, 입력수평동기신호, 메인 클럭, 및 데이터 인에이블 신호 등을 포함할 수 있다.
센서 구동부(200C)는 센서층(200)을 구동할 수 있다. 센서 구동부(200C)는 메인 구동부(1000C)로부터 제어 신호를 수신할 수 있다. 제어 신호는 센서 구동부(200C)의 클럭 신호를 포함할 수 있다.
전원 회로(1000P)는 전원 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함할 수 있다. 전원 회로(1000P)는 표시층(100), 센서층(200), 표시 구동부(100C) 및 센서 구동부(200C)을 구동하기 위한 복수의 구동 전압들을 생성할 수 있다. 예를 들어, 복수의 구동 전압들은 게이트고전압, 게이트저전압, ELVSS 전압, ELVDD 전압, 초기화 전압 등을 포함할 수 있으나, 상기 예에 특별히 제한되는 것은 아니다.
전자 장치(1000)는 외부에서 인가되는 입력들을 감지할 수 있다. 예를 들어, 전자 장치(1000)는 터치(2000)에 의한 패시브 입력을 감지할 수 있다. 터치(2000)는 사용자 신체, 입력 장치(예를 들어, 펜)과 같이 정전용량에 변화를 제공할 수 있는 입력 수단을 모두 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 전자 장치(1000)의 단면도이다. 예를 들어, 도 3은 도 1의 I-I'을 따라 절단한 단면도일 수 있다.
도 3을 참조하면, 전자 장치(1000)는 표시층(100), 센서층(200), 및 반사 방지층(300)을 포함할 수 있다. 표시층(100)은 베이스층(110), 배리어층(120), 버퍼층(BFL), 회로층(130), 소자층(140), 및 봉지층(150)을 포함할 수 있다.
베이스층(110)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 베이스층(110)은 제1 내지 제3 서브 베이스층들(111, 112, 113)을 포함할 수 있다. 제1 서브 베이스층(111) 및 제3 서브 베이스층(113) 각각은 폴리이미드(polyimide)계 수지, 아크릴(acrylate)계 수지, 메타크릴(methacrylate)계 수지, 폴리아이소프렌(polyisoprene)계 수지, 비닐(vinyl)계 수지, 에폭시(epoxy)계 수지, 우레탄(urethane)계 수지, 셀룰로오스(cellulose)계 수지, 실록산(siloxane)계 수지, 폴리아미드(polyamide)계 수지 및 페릴렌(perylene)계 수지 중 적어도 하나를 포함하는 것일 수 있다. 한편, 본 명세서에서 "~~" 계 수지는 "~~" 의 작용기를 포함하는 것을 의미한다. 예를 들어, 제1 서브 베이스층(111) 및 제3 서브 베이스층(113) 각각은 폴리이미드를 포함할 수 있다.
제2 서브 베이스층(112)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제2 서브 베이스층(112)은 무기물을 포함할 수 있으며, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 서브 베이스층(112)은 실리콘 옥시나이트라이드 및 그 위에 적층된 실리콘 옥사이드를 포함할 수 있다.
배리어층(120)은 베이스층(110) 위에 배치될 수 있다. 배리어층(120)은 단층 또는 다층 구조를 가질 수 있다. 배리어층(120)은 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 비정질 실리콘 중 적어도 하나를 포함할 수 있다.
배리어층(120)은 제1 하부 차광층(BML1)을 더 포함할 수 있다. 예를 들어, 배리어층(120)이 다층 구조를 가지는 경우, 제1 하부 차광층(BML1)은 배리어층(120)을 구성하는 층들 사이에 배치될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 하부 차광층(BML1)은 베이스층(110)과 배리어층(120) 사이에 배치되거나, 배리어층(120) 위에 배치될 수도 있다. 일 실시예에서, 제1 하부 차광층(BML1)은 생략될 수도 있다. 제1 하부 차광층(BML1)은 제1 하부층, 제1 하부 금속층, 제1 하부 전극층, 제1 하부 차폐층, 제1 차광층, 제1 금속층, 제1 차폐층, 또는 제1 오버랩층으로 지칭될 수 있다.
버퍼층(BFL)은 배리어층(120) 위에 배치될 수 있다. 버퍼층(BFL)은 베이스층(110)으로부터 금속 원자들이나 불순물들이 제1 반도체 패턴으로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BFL)은 제1 반도체 패턴을 형성하기 위한 결정화 공정 동안 열의 제공 속도를 조절하여, 제1 반도체 패턴이 균일하게 형성되도록 할 수 있다.
버퍼층(BFL)은 복수의 무기층들을 포함할 수 있다. 예를 들어, 버퍼층(BFL)은 실리콘 나이트라이드를 포함하는 제1 서브 버퍼층, 및 상기 제1 서브 버퍼층 위에 배치되고 실리콘 옥사이드를 포함하는 제2 서브 버퍼층을 포함할 수 있다.
회로층(130)은 버퍼층(BFL) 위에 배치될 수 있고, 소자층(140)은 회로층(130) 위에 배치될 수 있다. 화소(PX)는 화소 회로(PDC) 및 화소 회로(PDC)에 전기적으로 연결된 발광 소자(ED)를 포함할 수 있다. 화소 회로(PDC)는 회로층(130)에 포함되고, 발광 소자(ED)는 소자층(140)에 포함될 수 있다.
도 3에는 화소 회로(PDC)의 실리콘 박막트랜지스터(S-TFT) 및 산화물 박막트랜지스터(O-TFT)가 예시적으로 도시되었다. 하지만, 화소 회로(PDC)를 구성하는 트랜지스터들은 모두 실리콘 박막트랜지스터(S-TFT)일 수도 있고, 모두 산화물 박막트랜지스터(O-TFT)일 수도 있다.
제1 반도체 패턴은 버퍼층(BFL) 위에 배치될 수 있다. 제1 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 예를 들어, 실리콘 반도체는 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다. 예를 들어, 제1 반도체 패턴은 저온 폴리 실리콘을 포함할 수 있다.
도 3은 버퍼층(BFL) 위에 배치된 제1 반도체 패턴의 일부분을 도시한 것일 뿐이고, 다른 영역에 제1 반도체 패턴이 더 배치될 수 있다. 제1 반도체 패턴은 화소들에 걸쳐 특정한 규칙으로 배열될 수 있다. 제1 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 제1 반도체 패턴은 전도율이 높은 제1 영역과 전도율이 낮은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함하고, N타입의 트랜지스터는 N형 도판트로 도핑된 도핑영역을 포함할 수 있다. 제2 영역은 비-도핑 영역이거나, 제1 영역 대비 낮은 농도로 도핑된 영역일 수 있다.
제1 영역의 전도성은 제2 영역의 전도성보다 크고, 제1 영역은 실질적으로 전극 또는 신호 라인의 역할을 할 수 있다. 제2 영역은 실질적으로 트랜지스터의 액티브 영역(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 연결 전극 또는 연결 신호라인일 수 있다.
실리콘 박막트랜지스터(S-TFT)의 소스 영역(SE1), 액티브 영역(AC1), 및 드레인 영역(DE1)은 제1 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE1) 및 드레인 영역(DE1)은 단면 상에서 액티브 영역(AC1)로부터 서로 반대 방향으로 연장될 수 있다.
도 3에는 제1 반도체 패턴으로부터 형성된 연결 신호 라인(CSL)의 일부분을 도시하였다.
회로층(130)은 복수의 무기층들 및 복수의 유기층들을 포함할 수 있다. 일 실시예에서, 버퍼층(BFL) 상에 순차적으로 적층된 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 무기층들일 수 있고, 제6 내지 제8 절연층들(60, 70, 80)은 유기층들일 수 있다.
제1 절연층(10)은 버퍼층(BFL) 위에 배치될 수 있다. 제1 절연층(10)은 제1 반도체 패턴을 커버할 수 있다. 제1 절연층(10)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제1 절연층(10)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서 제1 절연층(10)은 단층의 실리콘 옥사이드층일 수 있다. 제1 절연층(10)뿐만 아니라 후술하는 회로층(130)의 절연층은 단층 또는 다층 구조를 가질 수 있다.
실리콘 박막트랜지스터(S-TFT)의 게이트 전극(GT1)은 제1 절연층(10) 위에 배치된다. 게이트 전극(GT1)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT1)은 액티브 영역(AC1)에 중첩한다. 제1 반도체 패턴을 도핑하는 공정에서 게이트 전극(GT1)은 마스크로 기능할 수 있다. 게이트 전극(GT1)은 티타늄, 은, 은을 함유하는 합금, 몰리브데넘, 몰리브데넘을 함유하는 합금, 알루미늄, 알루미늄을 함유하는 합금, 알루미늄 질화물, 텅스텐, 텅스텐 질화물, 구리, 인듐 주석 산화물, 또는 인듐 아연 산화물 등을 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다.
제2 절연층(20)은 제1 절연층(10) 위에 배치되며, 게이트 전극(GT1)을 커버할 수 있다. 제2 절연층(20)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제2 절연층(20)은 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 옥시나이트라이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제2 절연층(20)은 실리콘 나이트라이드층을 포함하는 단층 구조를 가질 수 있다.
제3 절연층(30)은 제2 절연층(20) 위에 배치될 수 있다. 제3 절연층(30)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제3 절연층(30)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다. 제2 절연층(20)과 제3 절연층(30) 사이에는 커패시터의 하나의 전극(Csta)이 배치될 수 있다. 또한, 커패시터의 다른 하나의 전극은 제1 절연층(10)과 제2 절연층(20) 사이에 배치될 수 있다.
제2 반도체 패턴은 제3 절연층(30) 위에 배치될 수 있다. 제2 반도체 패턴은 산화물 반도체를 포함할 수 있다. 산화물 반도체는 금속 산화물이 환원되었는지의 여부에 따라 구분되는 복수의 영역들을 포함할 수 있다. 금속 산화물이 환원된 영역(이하, 환원 영역)은 그렇지 않은 영역(이하, 비환원 영역) 대비 큰 전도성을 갖는다. 환원 영역은 실질적으로 트랜지스터의 소스/드레인 또는 신호라인의 역할을 갖는다. 비환원 영역이 실질적으로 트랜지스터의 액티브 영역(또는 반도체 영역, 채널)에 해당한다. 다시 말해, 제2 반도체 패턴의 일부분은 트랜지스터의 액티브 영역일 수 있고, 다른 일부분은 트랜지스터의 소스/드레인 영역일 수 있으며, 또 다른 일부분은 신호 전달 영역일 수 있다.
산화물 박막트랜지스터(O-TFT)의 소스 영역(SE2), 액티브 영역(AC2), 및 드레인 영역(DE2)은 제2 반도체 패턴으로부터 형성될 수 있다. 소스 영역(SE2) 및 드레인 영역(DE2)은 단면 상에서 액티브 영역(AC2)로부터 서로 반대 방향으로 연장될 수 있다.
제4 절연층(40)은 제3 절연층(30) 위에 배치될 수 있다. 제4 절연층(40)은 제2 반도체 패턴을 커버할 수 있다. 제4 절연층(40)은 무기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 제4 절연층(40)은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 제4 절연층(40)은 실리콘 옥사이드를 포함하는 단층 구조를 가질 수 있다.
산화물 박막트랜지스터(O-TFT)의 게이트 전극(GT2)은 제4 절연층(40) 위에 배치된다. 게이트 전극(GT2)은 금속 패턴의 일부분일 수 있다. 게이트 전극(GT2)은 액티브 영역(AC2)에 중첩한다. 제2 반도체 패턴을 환원하는 공정에서 게이트 전극(GT2)은 마스크로 기능할 수 있다.
산화물 박막트랜지스터(O-TFT)의 하부에는 제2 하부 차광층(BML2)이 배치될 수 있다. 제2 하부 차광층(BML2)은 제2 절연층(20)과 제3 절연층(30) 사이에 배치될 수 있다. 제2 하부 차광층(BML2)은 커패시터를 구성하는 하나의 전극(Csta)과 동일한 물질을 포함하며, 동일한 공정을 통해 형성될 수 있다.
제5 절연층(50)은 제4 절연층(40) 위에 배치되며, 게이트 전극(GT2)을 커버할 수 있다. 제5 절연층(50)은 무기층 및/또는 유기층일 수 있으며, 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 제5 절연층(50)은 실리콘 옥사이드층 및 실리콘 나이트라이드층을 포함하는 다층 구조를 가질 수 있다.
제1 연결 전극(CNE10)은 제5 절연층(50) 위에 배치될 수 있다. 제1 연결 전극(CNE10)은 제1 내지 제5 절연층들(10, 20, 30, 40, 50)을 관통하는 제1 컨택홀(CH1)을 통해 연결 신호 라인(CSL)에 접속될 수 있다.
제6 절연층(60)은 제5 절연층(50) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60) 위에 배치될 수 있다. 제2 연결 전극(CNE20)은 제6 절연층(60)을 관통하는 제2 컨택홀(CH2)을 통해 제1 연결 전극(CNE10)에 접속될 수 있다.
제7 절연층(70)은 제6 절연층(60) 위에 배치되며, 제2 연결 전극(CNE20)을 커버할 수 있다.
제3 연결 전극(CNE30)은 제7 절연층(70) 위에 배치될 수 있다. 제3 연결 전극(CNE30)은 제7 절연층(70)을 관통하는 제3 컨택홀(CH3)을 통해 제2 연결 전극(CNE20)에 접속될 수 있다. 제8 절연층(80)은 제7 절연층(70) 위에 배치되며, 제3 연결 전극(CNE30)을 커버할 수 있다.
제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80)은 유기층일 수 있다. 예를 들어, 제6 절연층(60), 제7 절연층(70), 및 제8 절연층(80) 각각은 벤조시클로부텐(Benzocyclobutene, BCB), 폴리이미드(polyimide), 헥사메틸디실록산(Hexamethyldisiloxane, HMDSO), 폴리메틸메타아크릴레이트(Polymethylmethacrylate, PMMA)나, 폴리스타이렌(Polystyrene, PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다.
발광 소자(ED)는 제1 전극(AE), 제1 기능층(HFL), 발광층(EL), 제2 기능층(EFL), 및 제2 전극(CE)을 포함할 수 있다. 제1 기능층(HFL), 제2 기능층(EFL), 및 제2 전극(CE)은 화소들(PX)에 공통으로 제공될 수 있다. 제1 기능층(HFL), 발광층(EL), 및 제2 기능층(EFL)은 중간층(CEL)으로 지칭될 수 있다. 제1 전극(AE)은 화소 전극 또는 애노드로 지칭될 수 있고, 제2 전극(CE)은 공통 전극 또는 캐소드로 지칭될 수 있다.
제1 전극(AE)은 제8 절연층(80) 위에 배치될 수 있다. 제1 전극(AE)은 제8 절연층(80)을 관통하는 제4 컨택홀(CH4)을 통해 화소 회로(PDC)에 전기적으로 연결된 제3 연결 전극(CNE30)에 접속될 수 있다.
본 발명의 일 실시예에서, 제3 연결 전극(CNE30)은 생략될 수도 있다. 이 경우, 제1 전극(AE)은 제7 및 제8 절연층들(70, 80)을 관통하여, 제2 연결 전극(CNE20)에 접속될 수 있다. 또한, 본 발명의 일 실시예에서, 제3 연결 전극(CNE30) 및 제8 절연층(80)은 생략될 수도 있다. 이 경우, 제1 전극(AE)은 제7 절연층(70) 위에 배치되며, 제7 절연층(70)을 관통하여, 제2 연결 전극(CNE20)에 접속될 수도 있다.
제1 전극(AE)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일 실시예로, 제1 전극(AE)은 은, 마그네슘, 알루미늄, 백금, 팔라듐, 금, 니켈, 네오디뮴, 이리듐, 크롬 또는 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐 주석 산화물, 인듐 아연 산화물, 인듐 갈륨 아연 산화물, 아연 산화물 또는 인듐 산화물, 및 알루미늄 도핑된 아연 산화물을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 예컨대, 제1 전극(AE)은 인듐 주석 산화물, 은, 인듐 주석 산화물이 순차적으로 적층된 다층 구조를 포함할 수 있다.
화소 정의막(PDL)은 제8 절연층(80) 위에 배치될 수 있다. 화소 정의막(PDL)은 광을 흡수하는 성질을 가질 수 있으며, 예를 들어, 화소 정의막(PDL)은 블랙의 색상을 가질 수 있다. 화소 정의막(PDL)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
화소 정의막(PDL)에는 제1 전극(AE)의 일부분을 노출시키는 개구(PDLop)가 정의될 수 있다. 즉, 화소 정의막(PDL)은 제1 전극(AE)의 가장자리를 커버할 수 있다. 화소 정의막(PDL)에 의해 발광 영역(PXA)이 정의될 수 있다.
스페이서(HSPC)는 화소 정의막(PDL) 위에 배치될 수 있다. 돌출 스페이서(SPC)는 스페이서(HSPC) 위에 배치될 수 있다. 스페이서(HSPC)와 돌출 스페이서(SPC)는 일체의 형상을 가질 수 있으며, 동일한 물질로 형성될 수 있다. 예를 들어, 스페이서(HSPC)와 돌출 스페이서(SPC)는 하프톤 마스크에 의해 동일한 공정을 통해 형성될 수 있다. 다만, 이는 일 예일뿐 이에 한정되는 것은 아니다. 예를 들어, 스페이서(HSPC)와 돌출 스페이서(SPC)는 서로 다른 물질을 포함할 수도 있고, 별개의 공정에 의해 형성될 수도 있다.
제1 기능층(HFL)은 제1 전극(AE), 화소 정의막(PDL), 스페이서(HSPC), 및 돌출 스페이서(SPC) 위에 배치될 수 있다. 제1 기능층(HFL)은 정공 수송층(HTL: Hole Transport Layer)을 포함하거나, 정공 주입층(HIL: Hole Injection Layer)을 포함하거나, 정공 수송층 및 정공 주입층을 모두 포함할 수 있다. 제1 기능층(HFL)은 표시 영역 전체에 배치될 수 있다.
발광층(EL)은 제1 기능층(HFL) 위에 배치되며, 화소 정의막(PDL)의 개구(PDLop)와 대응하는 영역에 배치될 수 있다. 발광층(EL)은 소정의 색상의 광을 방출하는 유기물, 무기물, 또는 유-무기물을 포함할 수 있다.
제2 기능층(EFL)은 제1 기능층(HFL) 위에 배치되며, 발광층(EL)을 커버할 수 있다. 제2 기능층(EFL)은 전자 수송층(ETL: Electron Transport Layer)을 포함하거나, 전자 주입층(EIL: Electron Injection Layer)을 포함하거나, 전자 수송층 및 전자 주입층을 모두 포함할 수 있다. 제2 기능층(EFL)은 표시 영역 전체에 배치될 수 있다.
제2 전극(CE)은 제2 기능층(EFL) 위에 배치될 수 있다. 제2 전극(CE)은 표시 영역에 배치될 수 있다.
소자층(140)은 제2 전극(CE) 위에 배치된 캡핑층(CPL)을 더 포함할 수 있다. 캡핑층(CPL)은 보강 간섭의 원리에 의하여 발광 효율을 향상시키는 역할을 할 수 있다. 캡핑층(CPL)은 예를 들어 589nm의 파장을 갖는 광에 대해 1.6 이상의 굴절률을 갖는 물질을 포함할 수 있다. 캡핑층(CPL)은 유기물을 포함한 유기 캡핑층, 무기물을 포함한 무기 캡핑층, 또는 유기물 및 무기물을 포함한 복합 캡핑층일 수 있다. 예컨대, 캡핑층은 카보시클릭 화합물, 헤테로시클릭 화합물, 아민 그룹-함유 화합물, 포르핀 유도체(porphine derivatives), 프탈로시아닌 유도체(phthalocyanine derivatives), 나프탈로시아닌 유도체(naphthalocyanine derivatives), 알칼리 금속 착체, 알칼리 토금속 착체, 또는 이의 임의의 조합을 포함할 수 있다. 카보시클릭 화합물, 헤테로시클릭 화합물 및 아민 그룹-함유 화합물은 선택적으로, 산소(O), 질소(N), 황(S), 셀레늄(Se), 실리콘(Si), 플루오린(F), 염소(Cl), 브로민(Br), 아이오딘(I), 또는 이의 임의의 조합을 포함한 치환기로 치환될 수 있다.
봉지층(150)은 소자층(140) 위에 배치될 수 있다. 봉지층(150)은 순차적으로 적층된 제1 무기 봉지층(151), 유기 봉지층(152), 및 제2 무기 봉지층(153)을 포함할 수 있다. 제1 및 제2 무기 봉지층들(151, 153)은 수분 및 산소로부터 소자층(140)을 보호하고, 유기 봉지층(152)은 먼지 입자와 같은 이물질로부터 소자층(140)을 보호할 수 있다.
본 발명의 일 실시예에서, 캡핑층(CPL)과 봉지층(150) 사이에 저굴절층이 더 배치될 수도 있다. 저굴절층은 플루오린화 리튬을 포함할 수 있다. 저굴절층은 열 증착 법에 의해 형성될 수 있다.
센서층(200)은 표시층(100) 위에 배치될 수 있다. 센서층(200)은 센서, 입력 감지층, 또는 입력 감지 패널로 지칭될 수 있다. 센서층(200)은 센서 베이스층(201), 제1 센서 도전층(202), 센서 절연층(203), 제2 센서 도전층(204), 및 센서 커버층(205)을 포함할 수 있다.
센서 베이스층(201)은 표시층(100) 위에 직접 배치될 수 있다. 센서 베이스층(201)은 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함하는 무기층일 수 있다. 또는 센서 베이스층(201)은 에폭시 수지, 아크릴 수지, 또는 이미드 계열 수지를 포함하는 유기층일 수도 있다. 센서 베이스층(201)은 단층 구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
제1 센서 도전층(202) 및 제2 센서 도전층(204) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층 구조를 가질 수 있다.
단층구조의 도전층은 금속층 또는 투명 도전층을 포함할 수 있다. 금속층은 몰리브데넘(Mo), 은(Ag), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 또는 이들의 합금을 포함할 수 있다. 투명 도전층은 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 인듐 아연 주석 산화물 등과 같은 투명한 전도성산화물을 포함할 수 있다. 그밖에 투명 도전층은 poly(3,4-ethylenedioxythiophene)(PEDOT)과 같은 전도성 고분자, 금속 나노 와이어, 그라핀 등을 포함할 수 있다.
다층구조의 도전층은 금속층들을 포함할 수 있다. 금속층들은 예컨대 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다. 다층구조의 도전층은 적어도 하나의 금속층 및 적어도 하나의 투명 도전층을 포함할 수 있다.
센서 절연층(203)은 제1 센서 도전층(202)과 제2 센서 도전층(204) 사이에 배치될 수 있다. 센서 절연층(203)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
또는 센서 절연층(203)은 무기막을 포함할 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 지르코늄 옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다.
센서 커버층(205)은 센서 절연층(203) 위에 배치되며 제2 센서 도전층(204)을 커버할 수 있다. 제2 센서 도전층(204)은 도전 패턴을 포함할 수 있다. 센서 커버층(205)은 도전 패턴을 커버하며, 후속 공정에서 도전 패턴에 데미지가 발생될 확률을 감소 또는 제거할 수 있다. 센서 커버층(205)은 무기물을 포함할 수 있다. 예를 들어, 센서 커버층(205)은 실리콘 나이트라이드를 포함할 수 있으나, 이에 특별히 제한되는 것은 아니다. 본 발명의 일 실시예에서, 센서 커버층(205)은 생략될 수도 있다.
반사 방지층(300)은 센서층(200) 위에 배치될 수 있다. 반사 방지층(300)은 분할층(310), 복수의 컬러 필터들(320), 및 평탄화층(330)를 포함할 수 있다.
분할층(310)은 제2 센서 도전층(204)의 도전 패턴과 중첩하여 배치될 수 있다. 센서 커버층(205)은 분할층(310)과 제2 센서 도전층(204) 사이에 배치될 수 있다. 분할층(310)은 제2 센서 도전층(204)에 의한 외부광 반사를 방지할 수 있다. 분할층(310)을 구성하는 물질은 광을 흡수하는 물질이라면 특별히 한정되지 않는다. 분할층(310)은 블랙컬러를 갖는 층으로, 일 실시예에서 분할층(310)은 블랙 성분(black coloring agent)을 포함할 수 있다. 블랙 성분은 블랙 염료, 블랙 안료를 포함할 수 있다. 블랙 성분은 카본 블랙, 크롬과 같은 금속 또는 이들의 산화물을 포함할 수 있다.
분할층(310)에는 분할 개구(310op)가 정의될 수 있다. 분할 개구(310op)는 발광층(EL)과 중첩할 수 있다. 컬러 필터(320)는 분할 개구(310op)에 대응하여 배치될 수 있다. 컬러 필터(320)는 컬러 필터(320)와 중첩하는 발광층(EL)에서 제공되는 광을 투과시킬 수 있다.
평탄화층(330)은 분할층(310) 및 컬러 필터(320)를 커버할 수 있다. 평탄화층(330)은 유기물을 포함할 수 있으며, 평탄화층(330)의 상면에 평탄면을 제공할 수 있다. 일 실시예에서, 평탄화층(330)은 생략될 수도 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 컬러 필터들(320) 대신 반사 조정층을 포함할 수 있다. 예를 들어, 도 3의 도시에서 컬러 필터(320)가 생략되고, 컬러 필터(320)가 생략된 자리에 반사 조정층이 추가될 수 있다. 반사 조정층은 표시 패널 및/또는 전자 기기 내부에서 반사된 빛 또는 표시 패널 및/또는 전자 기기 외부에서 입사하는 빛 중 일부 대역의 빛을 선택적으로 흡수할 수 있다.
일 예로, 반사 조정층은 490 nm 내지 505 nm의 제1 파장 영역 및 585 nm 내지 600nm의 제2 파장 영역을 흡수하여, 상기 제1 파장 영역 및 상기 제2 파장 영역에서의 광투과율이 40 % 이하로 구비될 수 있다. 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색, 및 청색의 광의 파장 범위에서 벗어난 파장의 빛을 흡수할 수 있다. 이와 같이 반사 조정층은 발광층(EL)에서 방출된 적색, 녹색 또는 청색의 파장 범위에 속하지 않는 파장의 빛을 흡수함으로써, 표시 패널 및/또는 전자 기기의 휘도가 감소되는 것이 방지 또는 최소화될 수 있다. 또한, 동시에 표시 패널 및/또는 전자 기기의 발광 효율이 저하되는 것이 방지 또는 최소화될 수 있고, 시인성이 향상될 수 있다.
반사 조정층은 염료, 안료 또는 이들의 조합을 포함하는 유기물층으로 구비될 수 있다. 반사 조정층은 테트라아자포르피린(Tetraazaporphyrin, TAP)계 화합물, 포피린(Porphyrin)계 화합물, 메탈 포피린(Metal Porphyrin)계 화합물, 옥사진(Oxazine)계 화합물, 스쿠아릴륨(Squarylium)계 화합물, 트리아릴메탄(Triarylmethane)계 화합물, 폴리메틴(Polymethine)계 화합물, 트라퀴논(anthraquinone)계 화합물, 프탈로시아닌(Phthalocyanine)계 화합물, 아조(azo)계 화합물, 페릴렌(perylene)계 화합물, 크산텐(Xanthene)계 화합물, 디이모늄(diimmonium)계　화합물, 디피로메텐계(Dipyrromethene)계 화합물, 시아닌(Cyanine)계 화합물, 및 이들의 조합을 포함할 수 있다.
일 실시예에서, 반사 조정층은 약 64% 내지 72%의 투과율을 가질 수 있다. 반사 조정층의 투과율은 반사 조정층에 포함된 안료 및/또는 염료의 함량에 따라 조절될 수 있다.
본 발명의 일 실시예에서, 반사 방지층(300)은 위상 지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 반사 방지층(300)은 적어도 편광필름을 포함할 수 있다. 이 경우, 반사 방지층(300)은 접착층을 통해 센서층(200)에 부착될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시층(100)의 평면도이다.
도 4를 참조하면, 표시층(100)에는 영상을 표시하는 표시 영역(100DA) 및 표시 영역(100DA)에 인접한 주변 영역(100NDA)이 정의될 수 있다. 표시 영역(100DA)은 전자 장치(1000, 도 1 참조)의 표시 영역(DA, 도 1 참조)과 대응하고, 주변 영역(100NDA)은 전자 장치(1000, 도 1 참조)의 주변 영역(NDA, 도 1 참조)과 대응될 수 있다. 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 중첩한다는 것을 의미하며 동일한 면적으로 제한되지 않는다.
도 4에서는 표시층(100)에 포함된 일부 구성들을 도시하였다. 표시층(100)은 복수의 화소들(PX), 복수의 라인들(DL1 내지 DLm), 및 복수의 제1 패드들(PD1), 및 복수의 제2 패드들(PD2)을 포함할 수 있다. 표시층(100)은 도 4에 도시된 것 외에 다른 구성들을 더 포함할 수 있다. 또한, 본 발명의 일 실시예에서, 표시층(100)은 제2 패드들(PD2)을 포함하지 않을 수도 있다.
표시 영역(100DA)과 주변 영역(100NDA)은 화소들(PX)의 배치 유무에 의해 구분될 수 있다. 화소들(PX)은 표시 영역(100DA)에 배치되고, 화소들(PX)에 연결된 복수의 라인들(DL1 내지 DLm)은 표시 영역(100DA)과 주변 영역(100NDA)에 배치되고, 제1 패드들(PD1), 및 제2 패드들(PD2)은 주변 영역(100NDA)에 배치될 수 있다. 본 발명의 일 실시예에서, 주변 영역(100NDA)에는 구동칩이 실장되거나, 구동칩이 실장된 연성회로필름이 제1 패드들(PD1)에 전기적으로 연결될 수 있다.
도 5는 본 발명의 일 실시예에 따른 센서층(200)의 평면도이다.
도 5를 참조하면, 센서층(200)은 복수의 제1 전극들(210) 및 복수의 제2 전극들(220)을 포함할 수 있다. 제1 전극들(210)은 제1 방향(DR1)을 따라 배열되고, 제2 전극들(220)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 제1 전극들(210) 각각은 제2 방향(DR2)을 따라 연장하며, 제1 전극들(210) 각각은 제2 전극들(220)과 교차할 수 있다. 제2 전극들(220) 각각은 제1 방향(DR1)을 따라 연장하며, 제2 전극들(220) 각각은 제1 전극들(210)과 교차할 수 있다.
도 5의 센서층(200)에는 표시층(100, 도 4 참조)의 표시 영역(100DA) 및 주변 영역(100NDA)이 표시되었다. 제1 전극들(210) 및 제2 전극들(220)은 표시 영역(100DA)과 중첩할 수 있다.
도 5에서는 8 개의 제1 전극들(210)과 12 개의 제2 전극들(220)을 예시적으로 도시하였으나, 제1 전극들(210) 및 제2 전극들(220) 각각의 개수가 이에 특별히 제한되지 않는다. 예를 들어, 전자 장치(1000, 도 1 참조)의 화면 비에 따라, 제1 전극들(210)의 개수 및 제2 전극들(220)의 개수는 다양하게 변경될 수 있다.
센서층(200)은 제1 전극들(210)과 각각 전기적으로 연결된 복수의 제1 트레이스 라인들(210t) 및 제2 전극들(220)과 각각 전기적으로 연결된 복수의 제2 트레이스 라인들(220t)을 포함할 수 있다.
본 발명의 일 실시예에서, 제2 트레이스 라인들(220t)은 표시 영역(100DA)과 중첩하도록 연장할 수 있다. 예를 들어, 표시 영역(100DA)에 대해 제1 방향(DR1)으로 인접한 주변 영역(100NDA)에는 제2 트레이스 라인들(220t)이 배치되지 않을 수 있다. 따라서, 주변 영역(100NDA)의 면적이 축소될 수 있다. 그 결과, 전자 장치(1000, 도 1 참조)의 표시면(IS, 도 1 참조)에서 주변 영역(NDA, 도 1 참조)이 차지하는 면적이 감소될 수 있으며, 네로우 베젤이 구현될 수 있다.
제1 전극들(210)과 제1 트레이스 라인들(210t)은 복수의 제1 컨택들(210ct)을 통해 각각 접속될 수 있다. 제2 전극들(220)과 제2 트레이스 라인들(220t)은 복수의 제2 컨택들(220ct)을 통해 각각 접속될 수 있다. 본 발명의 일 실시예에서, 제1 컨택들(210ct) 및 제2 컨택들(220ct)은 모두 표시 영역(100DA)에 중첩할 수 있다. 따라서, 제1 트레이스 라인들(210t) 및 제2 트레이스 라인들(220t)의 일부분은 표시 영역(100DA)과 중첩하고, 다른 일부분은 주변 영역(100NDA)과 중첩할 수 있다.
본 발명의 일 실시예에 따르면, 주변 영역(100NDA)과 중첩하는 제1 트레이스 라인들(210t)의 일부분들 및 제2 트레이스 라인들(220t)의 일부분들은 모두 제2 방향(DR2)을 따라 연장하여 제2 패드들(PD2)과 전기적으로 연결될 수 있다. 제2 패드들(PD2)을 제1 방향(DR1)을 따라 배열되고, 제1 트레이스 라인들(210t) 및 제2 트레이스 라인들(220t) 각각의 제2 패드들(PD2)의 배열 방향과 동일한 방향으로 연장하는 부분들은 모두 표시 영역(100DA)과 중첩할 수 있다. 따라서, 제2 패드들(PD2)이 배치된 영역과 표시 영역(100DA) 사이의 주변 영역(100NDA)의 일부분의 면적이 축소될 수 있다.
본 발명의 일 실시예에 따르면, 제1 트레이스 라인들(210t)의 굴곡 부분들 및 제2 트레이스 라인들(220t)의 굴곡 부분들은 표시 영역(100DA)과 중첩할 수 있다. 상기 굴곡 부분들이 표시 영역(100DA)과 중첩됨에 따라, 표시 영역(100DA)과 제2 패드들(PD2)이 배치된 영역 사이의 주변 영역(100NDA)의 면적은 축소될 수 있다. 그 결과, 전자 장치(1000, 도 1 참조)의 표시면에서 주변 영역(NDA, 도 1 참조)이 차지하는 면적이 감소될 수 있으며, 네로우 베젤이 구현될 수 있다.
도 6은 본 발명의 일 실시예에 따른 하나의 센싱 유닛(SU)의 평면도이다.
도 5 및 도 6을 참조하면, 센서층(200)은 복수의 센싱 유닛들(SU)로 구분될 수 있다. 센싱 유닛들(SU) 각각은 제1 전극들(210)과 제2 전극들(220)의 교차 영역들 중 대응하는 교차 영역을 포함할 수 있다.
도 6에는 하나의 센싱 유닛(SU)이 대표적으로 도시되었으며, 하나의 제1 전극(210-1)의 일부분 및 하나의 제2 전극(220-1)의 일부분이 도시되었다. 하나의 제1 전극(210-1)은 하나의 제1 트레이스 라인(210t-1)과 전기적으로 연결될 수 있고, 하나의 제2 전극(220-1)은 하나의 제2 트레이스 라인(220t-1)과 전기적으로 연결될 수 있다. 다만, 이에 특별히 제한되는 것은 아니며, 하나의 제1 전극(210-1)은 동일한 전송 신호를 제공하거나, 동일한 수신 신호를 출력하는 복수의 제1 트레이스 라인과 전기적으로 연결될 수도 있다. 또는, 하나의 제2 전극(220-1)은 동일한 전송 신호를 제공하거나, 동일한 수신 신호를 출력하는 복수의 제2 트레이스 라인과 전기적으로 연결될 수도 있다.
하나의 제1 전극(210-1)은 복수의 분할 전극들(210d1, 210d2, 210d3)을 포함할 수 있다. 도 6에서는 하나의 제1 전극(210-1)이 3 개의 분할 전극들(210d1, 210d2, 210d3)을 포함한 것을 예로 들어 도시하였으나, 분할 전극들(210d1, 210d2, 210d3)의 수가 이에 특별히 제한되는 것은 아니다. 분할 전극들(210d1, 210d2, 210d3)은 제1 방향(DR1)으로 이격되어 배열될 수 있다. 분할 전극들(210d1, 210d2, 210d3) 각각은 제2 방향(DR2)으로 연장될 수 있다.
분할 전극들(210d1, 210d2, 210d3) 사이에는 제2 트레이스 라인들(220t-1a, 220t-1b)이 각각 배치될 수 있다. 예를 들어, 2 개의 인접한 분할 전극들(210d1, 210d2) 사이에는 하나의 제2 트레이스 라인(220t-1a)이 배치되고, 2 개의 인접한 분할 전극들(210d2, 210d3) 사이에는 다른 하나의 제2 트레이스 라인(220t-1b)이 배치될 수 있다. 하나의 제2 트레이스 라인(220t-1a) 및 다른 하나의 제2 트레이스 라인(220t-1b)은 도 6에 도시된 센싱 유닛(SU)이 아닌 다른 센싱 유닛들(SU)에 포함된 제2 전극들(220) 각각에 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 평면 상에서 보았을 때, 예를 들어, 제3 방향(DR3)에서 보았을 때, 제2 트레이스 라인들(220t-1a, 220t-1b)은 제1 전극들(210)과 비중첩할 수 있다. 따라서, 제1 전극들(210)과 제2 트레이스 라인들(220t-1a, 220t-1b) 간의 신호 간섭 또는 기생 커패시턴스의 영향이 최소화될 수 있다.
제2 전극(220-1)은 감지 패턴들(221) 및 감지 패턴들(221)과 상이한 층 상에 배치된 브릿지 패턴들(222)을 포함할 수 있다. 감지 패턴들(221)은 제1 방향(DR1)으로 이격되고, 브릿지 패턴들(222)은 서로 인접한 감지 패턴들(221)을 서로 전기적으로 연결시킬 수 있다. 도 6에서는 서로 인접한 두 개의 감지 패턴들(221)이 6 개의 브릿지 패턴들(222)에 의해 서로 전기적으로 연결된 것을 예로 들어 도시하였으나, 이에 특별히 제한되는 것은 아니다.
분할 전극들(210d1, 210d2, 210d3) 각각은 감지 부분(211) 및 브릿지 부분(212)을 포함할 수 있다. 감지 부분(211)과 브릿지 부분(212)은 서로 일체의 형상을 가지며, 동일한 층 상에 배치될 수 있다. 감지 부분(211)은 패턴 부분 또는 제1 부분, 브릿지 부분(212)은 연결 부분 또는 제2 부분으로 지칭될 수 있다. 또는, 감지 부분(211)은 제1 감지 패턴, 브릿지 부분(212)은 제1 브릿지 패턴, 감지 패턴(221)은 제2 감지 패턴, 브릿지 패턴(222)은 제2 브릿지 패턴으로 지칭될 수도 있다.
센서층(200)은 분할 전극들(210d1, 210d2, 210d3)과 감지 패턴들(221) 사이에 배치된 제1 더미 패턴들(DM1)을 더 포함할 수 있다. 제1 더미 패턴들(DM1) 각각은 제1 전극(210-1)의 일부분과 제2 전극(220-1)의 일부분 사이에 배치될 수 있다. 제1 더미 패턴들(DM1) 각각은 전기적으로 플로팅되거나, 그라운드될 수 있다.
도 7은 도 6에 도시된 AA' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다. 도 8은 도 6에 도시된 BB' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다.
도 3, 도 7, 및 도 8을 참조하면, 도 7에 도시된 구성들은 제2 센서 도전층(204)에 포함된 구성이고, 도 8에 도시된 구성들은 제1 센서 도전층(202)에 포함된 구성일 수 있다. 이 경우, 센서층(200)은 브릿지 패턴들(222)이 감지 패턴들(221)보다 표시층(100)에 더 인접하게 배치된 구조를 갖는다. 따라서, 센서층(200)은 바텀 브릿지 구조를 가질 수 있다. 다만, 본 발명은 이에 제한되는 것은 아니다. 예를 들어, 도 7에 도시된 구성들은 제1 센서 도전층(202)에 포함된 구성이고, 도 8에 도시된 구성들은 제2 센서 도전층(204)에 포함된 구성일 수 있다. 이 경우, 센서층(200)은 감지 패턴들(221)이 브릿지 패턴들(222)보다 표시층(100)에 더 인접하게 배치된 구조를 갖는다. 따라서, 센서층(200)은 탑 브릿지 구조를 가질 수 있다.
도 6 및 도 7을 참조하면, 감지 부분(211), 브릿지 부분(212), 감지 패턴(221), 및 제1 더미 패턴들(DM1)은 서로 동일한 층 상에 배치될 수 있다. 감지 부분(211), 브릿지 부분(212), 감지 패턴(221), 및 제1 더미 패턴들(DM1) 각각은 메쉬 구조를 가질 수 있다. 감지 부분(211) 및 브릿지 부분(212)은 감지 패턴(221)과 전기적으로 분리되고, 제1 더미 패턴들(DM1)은 감지 부분(211), 브릿지 부분(212), 및 감지 패턴(221) 각각과 전기적으로 분리될 수 있다. 도 7에는 메쉬 구조를 커팅하는 경계(CL)가 점선으로 도시되었다.
또한, 경계(CL)가 외광 반사에 의해 사용자에게 시인되는 것을 방지하기 위해 감지 부분(211), 브릿지 부분(212), 감지 패턴(221), 및 제1 더미 패턴들(DM1) 각각에는 메쉬 구조의 일부를 제거한 시인성 커팅이 추가로 제공될 수 있다.
도 5, 도 6 및 도 8을 참조하면, 센서층(200)은 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)을 더 포함할 수 있다. 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)은 제2 트레이스 라인들(220t-1a, 220t-1b) 및 브릿지 패턴들(222)과 동일한 층 상에 배치될 수 있다. 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e) 각각은 전기적으로 플로팅될 수 있다. 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)은 더미 패턴들로 지칭될 수 있다. 본 발명의 다른 일 실시예에서, 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)은 생략될 수도 있다.
도 8에는 메쉬 구조를 커팅하는 제1 내지 제4 경계들(CLa, CLb, CLc, CLd)이 점선으로 도시되었다. 제1 센서 도전층(202)에서 브릿지 패턴들(222) 및 제2 트레이스 라인들(220t-1a, 220t-1b)을 제외한 부분은 모두 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)로 구성될 수 있다. 제1 경계(CLa)는 브릿지 패턴들(222) 각각과 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)을 분리하기 위한 경계일 수 있다. 제2 경계(CLb)는 제2 트레이스 라인들(220t-1a, 220t-1b) 각각과 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)을 분리하기 위한 경계일 수 있다. 제3 경계(CLc)는 외광 반사에 의해 사용자에게 시인되는 것을 방지하기 위해 메쉬 구조의 일부를 제거한 시인성 커팅일 수 있다. 제4 경계(CLd)는 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)을 전기적으로 분리하기 위한 경계일 수 있다.
본 발명의 일 실시예에서, 제4 경계(CLd)가 더 정의됨에 따라, 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e)은 소정의 사이즈 이하의 사이즈를 가질 수 있다. 따라서, 제2 더미 패턴들(DM2a, DM2b, DM2c, DM2d, DM2e) 각각과 제1 전극(210-1) 또는 제2 전극(220-2) 사이의 커패시턴스가 소정 값 이하로 제공되어, 센서층(200)의 신호 대 잡음비가 높아져, 센서층(200)의 센싱 감도가 향상될 수 있다.
도 9는 도 6에 도시된 BB' 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 평면도이다. 도 9를 설명함에 있어서, 도 8과 차이가 있는 부분에 대해서만 설명하며, 동일한 구성 요소에 대해서는 동일한 도면 부호를 병기하고 이에 대한 설명은 생략된다.
도 5, 도 6 및 도 9를 참조하면, 센서층(200)은 제2 더미 패턴(DM2-1)을 더 포함할 수 있다. 제2 더미 패턴(DM2-1)은 제2 트레이스 라인들(220t-1a, 220t-1b) 및 브릿지 패턴들(222)과 동일한 층 상에 배치될 수 있다. 제2 더미 패턴(DM2-1)은 전기적으로 플로팅되거나, 전기적으로 그라운드될 수 있다. 예를 들어, 전자 장치(1000, 도 1 참조)는 그라운드 전압이 인가되는 그라운드 패드(G-PD)를 더 포함하고, 제2 더미 패턴(DM2-1)은 그라운드 패드(G-PD)에 전기적으로 연결될 수 있다.
도 10a는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다. 도 10b는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 5, 도 10a, 및 도 10b를 참조하면, 두 개의 센싱 유닛들(SUa, SUb)이 도 10a, 및 도 10b에 예시적으로 도시되었다. 두 개의 센싱 유닛들(SUa, SUb)은 복수의 센싱 유닛들(SU) 중 표시 영역(100DA)과 중첩하며, 주변 영역(100NDA)에 인접한 센싱 유닛들 중 일부일 수 있다.
도 10a를 참조하면, 제1 트레이스 라인들(210t) 각각은 제1 방향(DR1)과 나란하게 연장하는 제1 부분(210p1) 및 제1 부분(210p1)으로부터 제2 방향(DR2)과 나란하게 연장하는 제2 부분(210p2)을 포함하고, 제1 부분(210p1)은 표시 영역(100DA)과 중첩할 수 있다. 제2 부분(210p2)은 표시 영역(100DA)과 중첩하는 제1 서브 부분(210s1) 및 주변 영역(100NDA)과 중첩하는 제2 서브 부분(210s2)을 포함할 수 있다. 제1 부분(210p1)과 제2 부분(210p2)이 만나는 부분은 제1 트레이스 라인들(210t) 각각의 굴곡 부분으로 지칭될 수 있다.
제1 부분(210p1)은 제1-1 부분 또는 연결 부분으로 지칭될 수 있다. 제2 부분(210p2)은 제1-2 부분 또는 연장 부분으로 지칭될 수 있다. 제2 부분(210p2)은 제1 부분(210p1)의 일 단으로부터 주변 영역(100NDA)을 향해 연장할 수 있다.
표시 영역(100DA)과 중첩하는 제1 트레이스 라인들(210t)의 일부분들은 감지 부분(211) 및 감지 패턴(221)과 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 부분(210p1) 및 제1 서브 부분(210s1)은 모두 감지 패턴(221)과 동일한 층 상에 배치될 수 있다. 제1 부분(210p1) 및 제1 서브 부분(210s1)은 감지 부분(211) 및 감지 패턴(221)과 유사한 메쉬 구조를 가질 수 있으며, 이에 대한 설명은 후술된다.
본 발명의 일 실시예에서, 제1 트레이스 라인들(210t) 각각은 대응하는 감지 부분(211)에 일체로 연결될 수 있다. 따라서, 제1 컨택들(210ct) 각각은 하나의 제1 트레이스 라인(210t)이 하나의 제1 전극(210)과 접촉하는 부분으로 지칭될 수 있다.
본 발명의 일 실시예에서, 제1 트레이스 라인들(210t) 각각은 제1 전극들(210) 및 제2 전극들(220)과 비중첩할 수 있다. 예를 들어, 제1 트레이스 라인들(210t) 각각의 일부분은 표시 영역(100DA)과 중첩하고, 제1 트레이스 라인들(210t) 각각의 상기 일부분은 제1 전극들(210) 및 제2 전극들(220)과 비중첩할 수 있다. 따라서, 센싱 유닛들(SUa, SUb)은 제1 트레이스 라인들(210t)을 사이에 두고 주변 영역(100NDA)과 이격될 수 있다. 따라서, 센서층(200)에는 표시 영역(100DA)과 중첩하는 비감지 영역(NSA)이 정의될 수 있으며, 비감지 영역(NSA)에는 제1 트레이스 라인들(210t)의 일부분들 및 후술된 제2 트레이스 라인들(220t)의 일부분들이 배치될 수 있다.
도 10b를 참조하면, 제2 트레이스 라인들(220t) 각각은 제2 방향(DR2)과 나란하게 연장하는 제1 부분(220p1), 제1 부분(220p1)으로부터 제1 방향(DR1)과 나란하게 연장하는 제2 부분(220p2), 및 제2 부분(220p2)으로부터 제2 방향(DR2)과 나란하게 연장하는 제3 부분(220p3)을 포함할 수 있다. 제1 부분(220p1) 및 제2 부분(220p2)은 표시 영역(100DA)과 중첩할 수 있다. 제3 부분(220p3)은 표시 영역(100DA)과 중첩하는 제1 서브 부분(220s1) 및 주변 영역(100NDA)과 중첩하는 제2 서브 부분(220s2)을 포함할 수 있다. 제1 부분(220p1)과 제2 부분(220p2)이 만나는 부분 및 제2 부분(220p2)과 제3 부분(220p3)이 만나는 부분은 제2 트레이스 라인들(220t) 각각의 굴곡 부분들로 지칭될 수 있다.
제1 부분(220p1)은 제2-1 부분 또는 컨택 연장 부분으로 지칭될 수 있다. 제2 부분(220p2)은 제2-2 부분 또는 연결 부분으로 지칭될 수 있다. 제3 부분(220p3)은 제2-3 부분 또는 연장 부분으로 지칭될 수 있다. 제1 부분(220p1)은 제2 부분(220p2)의 일 단으로부터 주변 영역(100NDA)과 멀어지는 방향을 향해 연장하고, 제3 부분(220p3)은 제2 부분(220p2)의 타 단으로부터 주변 영역(100NDA)을 향해 연장할 수 있다.
표시 영역(100DA)과 중첩하는 제2 트레이스 라인들(220t)의 일부분들은 브릿지 패턴들(222)과 동일한 층 상에 배치될 수 있다. 예를 들어, 제1 부분(220p1), 제2 부분(220p2), 및 제1 서브 부분(220s1)은 브릿지 패턴들(222)과 동일한 층 상에 배치될 수 있다. 제1 부분(220p1), 제2 부분(220p2), 및 제1 서브 부분(220s1)은 브릿지 패턴들(222)과 유사한 메쉬 구조를 가질 수 있다.
도 6에 도시된 제2 트레이스 라인들(220t-1a, 220t-1b) 각각은 제1 부분(220p1)에 대응될 수 있다. 제1 부분(220p1)은 제1 전극들(210)과 비중첩할 수 있다. 따라서, 제1 전극들(210)과 제1 부분(220p1) 간의 신호 간섭 또는 기생 커패시턴스의 영향이 최소화될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 트레이스 라인들(210t) 및 제2 트레이스 라인들(220t) 각각의 방향이 전환되는 부분은 모두 표시 영역(100DA)과 중첩할 수 있다. 따라서, 주변 영역(100NDA)과 중첩하는 제1 트레이스 라인들(210t) 및 제2 트레이스 라인들(220t) 각각의 일부분들은 모두 제2 방향(DR2)을 따라 연장하는 직선 라인을 포함할 수 있다. 즉, 제1 트레이스 라인들(210t)의 제2 서브 부분들(210s2) 및 제2 트레이스 라인들(220t)의 제2 서브 부분들(220s2)은 모두 제2 방향(DR2)을 따라 연장하는 직선 라인일 수 있다.
도 11은 도 10a 및 도 10b 각각에 도시된 DD' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 10a, 도 10b, 및 도 11을 참조하면, 표시 영역(100DA)과 중첩하는 제1 서브 부분(210s1 또는 220s1) 및 주변 영역(100NDA)과 중첩하는 제2 서브 부분(210s2 또는 220s2)이 도시되었다. 이하에서, 제1 서브 부분(210s1) 및 제2 서브 부분(210s2)에 대해 대표적으로 설명되며, 제1 서브 부분(220s1) 및 제2 서브 부분(220s2)에 대한 설명은 생략된다.
제2 서브 부분(210s2)의 형상은 제1 부분(210p1) 및 제1 서브 부분(210s1) 각각의 형상과 상이할 수 있다.
제1 부분(210p1) 및 제1 서브 부분(210s1) 각각은 메쉬 구조의 일부분으로 정의될 수 있다. 예를 들어, 제1 부분(210p1) 및 제1 서브 부분(210s1) 각각은 제1 교차 방향(CDR1) 및 제2 교차 방향(CDR2)으로 연장하는 메쉬선들(MSL)을 포함할 수 있다. 제1 교차 방향(CDR1)은 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향이고, 제2 교차 방향(CDR2)은 제1 교차 방향(CDR1)과 교차하는 방향일 수 있다. 다만, 이에 특별히 제한되는 것은 아니며, 제1 부분(210p1) 및 제1 서브 부분(210s1) 각각은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장하는 메쉬선들을 포함할 수도 있다.
제2 서브 부분(210s2)은 소정의 폭(WT1)을 가지며, 제2 방향(DR2)을 따라 연장되는 바 형상의 전극일 수 있다.
제2 서브 부분(210s2)의 폭(WT1)은 제1 서브 부분(210s1)의 폭(WT2)과 상이할 수 있다. 예를 들어, 제2 방향(DR2)을 따라 연장하는 제1 서브 부분(210s1)의 제1 방향(DR1)의 최대폭(WT2)은 제2 서브 부분(210s2)의 제1 방향(DR1)의 폭(WT1)보다 클 수 있다. 또한, 제2 서브 부분(210s2)의 메쉬선들(MSL)의 폭(WTm)은 제2 서브 부분(210s2)의 폭(WT1)보다 작을 수 있다. 다만, 이는 일 예일 뿐 제1 서브 부분(210s1)의 제1 방향(DR1)의 최대폭(WT2)은 제2 서브 부분(210s2)의 폭(WT1)보다 작거나, 제2 서브 부분(210s2)의 폭(WT1)과 동일할 수도 있다.
도 12a는 도 11에 도시된 II- II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 단면도이다. 도 12b는 도 11에 도시된 II- II' 라인을 따라 절단한 본 발명의 일 실시예에 따른 단면도이다.
도 5, 도 11 및 도 12a를 참조하면, 제2 서브 부분(210s2)은 복층 구조를 가질 수 있다. 예를 들어, 제2 서브 부분(210s2)은 제1 서브 도전층(211p) 및 제1 서브 도전층(211p)과 상이한 층 상에 배치된 제2 서브 도전층(212p)을 포함할 수 있다. 제1 서브 도전층(211p)과 제2 서브 도전층(212p)은 서로 전기적으로 연결될 수 있다. 즉, 제1 트레이스 라인(210t)의 일부분이 복층 구조를 가짐에 따라, 제1 트레이스 라인(210t)의 저항이 감소될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제2 서브 부분(210s2)은 제1 서브 도전층(211p)으로만 구성되거나, 제2 서브 도전층(212p)으로만 구성될 수도 있다.
도 5, 도 11 및 도 12b를 참조하면, 제2 서브 부분(220s2)은 복층 구조를 가질 수 있다. 예를 들어, 제2 서브 부분(220s2)은 제1 서브 도전층(221p) 및 제1 서브 도전층(221p)과 상이한 층 상에 배치된 제2 서브 도전층(222p)을 포함할 수 있다. 제1 서브 도전층(221p)과 제2 서브 도전층(222p)은 서로 전기적으로 연결될 수 있다. 즉, 제2 트레이스 라인(220t)의 일부분이 복층 구조를 가짐에 따라, 제2 트레이스 라인(220t)의 저항이 감소될 수 있다. 다만, 본 발명이 이에 제한되는 것은 아니며, 제2 서브 부분(220s2)은 제1 서브 도전층(221p)으로만 구성되거나, 제2 서브 도전층(222p)으로만 구성될 수도 있다.
제1 서브 도전층(211p) 및 제1 서브 도전층(221p)은 센서 베이스층(201)과 센서 절연층(203) 사이에 배치되고, 제2 서브 도전층(212p) 및 제2 서브 도전층(222p)은 센서 절연층(203)과 센서 커버층(205) 사이에 배치될 수 있다. 즉, 제1 서브 도전층(211p) 및 제1 서브 도전층(221p)은 제1 센서 도전층(202, 도 3 참조)에 포함되고, 제2 서브 도전층(212p) 및 제2 서브 도전층(222p)은 제2 센서 도전층(204, 도 3 참조)에 포함될 수 있다.
본 발명의 일 실시예에서, 센서층(200)이 바텀 브릿지 구조를 갖는 경우, 제1 서브 도전층(211p) 및 제1 서브 도전층(221p)은 제2 트레이스 라인(220t)의 제1 서브 부분(220s1)과 동일한 층 상에 배치되고, 제2 서브 도전층(212p) 및 제2 서브 도전층(222p)은 제1 트레이스 라인(210t)의 제1 서브 부분(210s1)과 동일한 층 상에 배치될 수 있다.
도시된 것과 달리, 센서층(200)이 탑 브릿지 구조를 갖는 경우, 제1 서브 도전층(211p) 및 제1 서브 도전층(221p)은 제1 트레이스 라인(210t)의 제1 서브 부분(210s1)과 동일한 층 상에 배치되고, 제2 서브 도전층(212p) 및 제2 서브 도전층(222p)은 제2 트레이스 라인(220t)의 제1 서브 부분(220s1)과 동일한 층 상에 배치될 수 있다.
도 13은 본 발명의 일 실시예에 따른 센서층(200)의 일부 구성을 도시한 평면도이다.
도 13을 참조하면, 두 개의 제1 트레이스 라인들(210ta)의 일부분들 및 두 개의 제2 트레이스 라인들(220t)의 일부분들이 예시적으로 도시되었다.
제1 트레이스 라인들(210ta) 각각은 제1 방향(DR1)과 나란하게 연장하는 제1 부분(210p1a) 및 제1 부분(210p1a)으로부터 제2 방향(DR2)과 나란하게 연장하는 제2 부분(210p2)을 포함하고, 제1 부분(210p1a)은 표시 영역(100DA)과 중첩할 수 있다. 제2 부분(210p2)은 표시 영역(100DA)과 중첩하는 제1 서브 부분(210s1) 및 주변 영역(100NDA)과 중첩하는 제2 서브 부분(210s2)을 포함할 수 있다.
본 발명의 일 실시예에서, 제1 부분(210p1a)은 제1 층 부분(210p1-a) 및 제1 층 부분(210p1-a)과 상이한 층 상에 배치된 제2 층 부분(210p1-c)을 포함할 수 있다. 제1 층 부분(210p1-a)은 제2 트레이스 라인들(220t)과 동일한 층 상에 배치될 수 있다. 제2 층 부분(210p1-c)은 제2 트레이스 라인들(220t) 중 적어도 하나의 제2 트레이스 라인(220t)과 절연 교차할 수 있다.
본 발명의 일 실시예에서, 제1 트레이스 라인(210ta) 중 표시 영역(100DA)과 중첩하는 부분은 모두 동일한 층 상에 배치되고, 제2 트레이스 라인들(220t) 각각의 제2 부분(220p2)은 제1 층 부분 및 제1 층 부분과 상이한 층 상에 배치된 제2 층 부분을 포함할 수 있다. 상기 제1 층 부분은 제1 트레이스 라인(210ta)과 동일한 층 상에 배치될 수 있다. 이 경우, 제2 트레이스 라인(220t)의 제2 층 부분은 제1 트레이스 라인(210ta)과 절연 교차할 수 있다.
도 14a는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다. 도 14b는 도 5에 도시된 CC' 영역과 대응하는 본 발명의 일 실시예에 따른 센서층의 일부를 도시한 평면도이다.
도 5, 도 13, 도 14a, 및 도 14b를 참조하면, 두 개의 센싱 유닛들(SUa1, SUb1)이 예시적으로 도시되었다. 두 개의 센싱 유닛들(SUa1, SUb1)은 복수의 센싱 유닛들(SU) 중 표시 영역(100DA)과 중첩하며, 주변 영역(100NDA)에 인접한 센싱 유닛들 중 일부일 수 있다.
제1 층 부분(210p1-a)은 브릿지 패턴들(222)과 동일한 층 상에 배치될 수 있고, 제2 층 부분(210p1-c)은 감지 패턴들(221)과 동일한 층 상에 배치될 수 있다.
본 발명의 일 실시예에서, 제1 트레이스 라인들(210ta) 각각의 일부분들은 제1 전극들(210) 및 제2 전극들(220)과 중첩할 수 있다. 예를 들어, 제1 트레이스 라인들(210ta) 각각의 일부분은 표시 영역(100DA)과 중첩하고, 제1 트레이스 라인들(210ta) 각각의 상기 일부분은 제1 전극들(210) 및 제2 전극들(220)과 중첩할 수 있다. 따라서, 센싱 유닛들(SUa1, SUb1)의 면적들은 도 10a 및 도 10b에 도시된 센싱 유닛들(SUa, SUb)의 면적들보다 넓을 수 있다. 또한, 센싱 유닛들(SUa1, SUb1)과 주변 영역(100NDA) 사이의 거리는 도 10a 및 도 10b에 도시된 센싱 유닛들(SUa, SUb)과 주변 영역(100NDA) 사이의 거리보다 작을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
1000: 전자 장치 100: 표시층
100DA: 표시 영역 100NDA: 주변 영역
200: 센서층 210: 제1 전극들
220: 제2 전극들 210t: 제1 트레이스 라인들
220t: 제2 트레이스 라인들

Claims (27)

  1. 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층; 및
    상기 표시층 위에 배치된 센서층을 포함하고,
    상기 센서층은,
    제1 방향을 따라 배열된 복수의 제1 전극들;
    상기 제1 방향과 교차하는 제2 방향을 따라 배열되며, 상기 복수의 제1 전극들과 교차하는 복수의 제2 전극들;
    상기 복수의 제1 전극들과 전기적으로 각각 연결된 복수의 제1 트레이스 라인들; 및
    상기 복수의 제2 전극들과 전기적으로 각각 연결된 복수의 제2 트레이스 라인들을 포함하고,
    상기 복수의 제1 전극들과 상기 복수의 제1 트레이스 라인들은 복수의 제1 컨택들을 통해 각각 접속되고, 상기 복수의 제2 전극들과 상기 복수의 제2 트레이스 라인들은 복수의 제2 컨택들을 통해 각각 접속되고,
    상기 복수의 제1 컨택들 및 상기 복수의 제2 컨택들은 상기 표시 영역과 중첩하는 전자 장치.
  2. 제1 항에 있어서,
    상기 복수의 제1 트레이스 라인들 각각은 상기 제1 방향과 나란하게 연장하는 제1 부분 및 상기 제1 부분으로부터 상기 제2 방향과 나란하게 연장하는 제2 부분을 포함하고, 상기 제1 부분은 상기 표시 영역과 중첩하는 전자 장치.
  3. 제2 항에 있어서,
    상기 제2 부분은 상기 표시 영역과 중첩하는 제1 서브 부분 및 상기 주변 영역과 중첩하는 제2 서브 부분을 포함하는 전자 장치.
  4. 제3 항에 있어서,
    상기 제2 서브 부분은 상기 제1 서브 부분과 동일한 층 상에 배치된 제1 서브 도전층 및 상기 제1 서브 도전층과 상이한 층 상에 배치되며 상기 제1 서브 도전층과 전기적으로 연결된 제2 서브 도전층을 포함하는 전자 장치.
  5. 제3 항에 있어서,
    상기 제2 서브 부분의 형상은 상기 제1 부분 및 상기 제1 서브 부분 각각의 형상과 상이한 전자 장치.
  6. 제3 항에 있어서,
    상기 제2 서브 부분의 폭은 상기 제1 서브 부분의 폭과 상이한 전자 장치.
  7. 제2 항에 있어서,
    상기 복수의 제1 전극들 또는 상기 복수의 제2 전극들은 복수의 감지 패턴들 및 상기 복수의 감지 패턴들과 상이한 층 상에 배치되며 상기 복수의 감지 패턴에 전기적으로 접속되는 복수의 브릿지 패턴들을 포함하는 전자 장치.
  8. 제7 항에 있어서,
    상기 제1 부분은 모두 상기 복수의 감지 패턴들과 동일한 층 상에 배치된 전자 장치.
  9. 제7 항에 있어서,
    상기 제1 부분은 상기 복수의 브릿지 패턴들과 동일한 층 상에 배치된 제1 층 부분 및 상기 복수의 감지 패턴들과 동일한 층 상에 배치된 제2 층 부분을 포함하는 전자 장치.
  10. 제9 항에 있어서,
    상기 제2 층 부분은 상기 복수의 제2 트레이스 라인들 중 적어도 하나의 제2 트레이스 라인과 교차하는 전자 장치.
  11. 제1 항에 있어서,
    상기 복수의 제2 트레이스 라인들 각각은 상기 제2 방향과 나란하게 연장하는 제1 부분, 상기 제1 부분으로부터 상기 제1 방향과 나란하게 연장하는 제2 부분, 및 상기 제2 부분으로부터 상기 제2 방향과 나란하게 연장하는 제3 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 표시 영역과 중첩하는 전자 장치.
  12. 제11 항에 있어서,
    상기 복수의 제1 전극들 또는 상기 복수의 제2 전극들은 복수의 감지 패턴들 및 상기 복수의 감지 패턴들과 상이한 층 상에 배치되며 상기 복수의 감지 패턴에 전기적으로 접속되는 복수의 브릿지 패턴들을 포함하고, 상기 제1 부분 및 상기 제2 부분은 상기 복수의 브릿지 패턴들과 동일한 층 상에 배치된 전자 장치.
  13. 제11 항에 있어서,
    상기 제1 부분은 상기 복수의 제1 전극들과 비중첩하는 전자 장치.
  14. 제1 항에 있어서,
    상기 주변 영역과 중첩하는 상기 복수의 제1 트레이스 라인들의 일부분들 및 상기 복수의 제2 트레이스 라인들의 일부분들은 상기 제2 방향을 따라 연장하는 직선 라인을 포함하는 전자 장치.
  15. 제1 항에 있어서,
    상기 센서층은 상기 표시 영역과 중첩하는 영역에서 상기 복수의 제2 트레이스 라인과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함하는 전자 장치.
  16. 제15 항에 있어서,
    상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드된 전자 장치.
  17. 제1 항에 있어서,
    상기 복수의 제1 트레이스 라인들 각각의 일부분들은 상기 표시 영역과 중첩하고, 상기 복수의 제1 트레이스 라인들 각각의 상기 일부분들은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들과 비중첩하는 전자 장치.
  18. 제1 항에 있어서,
    상기 복수의 제1 트레이스 라인들 각각의 일부분들은 상기 표시 영역과 중첩하고, 상기 복수의 제1 트레이스 라인들 각각의 상기 일부분들은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들 중 적어도 일부와 중첩하는 전자 장치.
  19. 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층; 및
    상기 표시층 위에 배치된 센서층을 포함하고,
    상기 센서층은,
    제1 전극;
    상기 제1 전극과 교차하는 제2 전극;
    상기 제1 전극과 전기적으로 연결된 제1 트레이스 라인; 및
    상기 제2 전들과 전기적으로 연결된 제2 트레이스 라인을 포함하고,
    상기 제1 트레이스 라인은 제1 방향과 나란하게 연장하는 제1-1 부분 및 상기 제1-1 부분으로부터 상기 제1 방향과 교차하는 제2 방향과 나란하게 연장하는 제1-2 부분을 포함하고,
    상기 제2 트레이스 라인은 상기 제2 방향과 나란하게 연장하는 제2-1 부분, 상기 제2-1 부분으로부터 상기 제1 방향과 나란하게 연장하는 제2-2 부분, 및 상기 제2-2 부분으로부터 상기 제2 방향과 나란하게 연장하는 제2-3 부분을 포함하고,
    상기 제1-1 부분, 상기 제1-2 부분의 일부분, 상기 제2-1 부분, 상기 제2-2 부분, 및 상기 제2-3 부분의 일부분은 상기 표시 영역과 중첩하는 전자 장치.
  20. 제19 항에 있어서,
    상기 센서층은 상기 제2-1 부분과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함하고, 상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드된 전자 장치.
  21. 제19 항에 있어서,
    상기 제1-2 부분 및 상기 제2-3 부분 각각은 상기 표시 영역과 중첩하는 제1 서브 부분 및 상기 주변 영역과 중첩하는 제2 서브 부분을 포함하고, 상기 제2 서브 부분의 형상은 상기 제1 서브 부분의 형상과 상이한 전자 장치.
  22. 제19 항에 있어서,
    상기 제1-1 부분은 모두 상기 제2-1 부분과 상이한 층 상에 배치된 전자 장치.
  23. 제19 항에 있어서,
    상기 제1-1 부분은 상기 제2-1 부분과 동일한 층 상에 배치된 제1 층 부분 및 상기 제2-1 부분과 상이한 층 상에 배치된 제2 층 부분을 포함하고, 상기 제2 층 부분은 상기 제2-1 부분과 중첩하는 전자 장치.
  24. 영상을 표시하는 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하는 표시층; 및
    상기 표시층 위에 배치된 센서층을 포함하고,
    상기 센서층은,
    제1 방향을 따라 배열된 복수의 제1 전극들;
    상기 제1 방향과 교차하는 제2 방향을 따라 배열된 제2 전극들;
    상기 표시 영역에서 상기 복수의 제1 전극들과 전기적으로 각각 접속되는 복수의 제1 트레이스 라인들; 및
    상기 표시 영역에서 상기 복수의 제2 전극들과 전기적으로 각각 접속되는 복수의 제2 트레이스 라인들을 포함하고,
    상기 복수의 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 각각의 상기 제1 방향으로 연장하는 연결 부분은 모두 상기 표시 영역과 중첩하는 전자 장치.
  25. 제24 항에 있어서,
    상기 복수의 제1 트레이스 라인들 및 상기 복수의 제2 트레이스 라인들 각각은 상기 연결 부분으로부터 상기 주변 영역을 향해 연장하는 연장 부분을 더 포함하고,
    상기 복수의 제2 트레이스 라인들 각각은 상기 연결 부분으로부터 상기 주변 영역과 멀어지는 방향을 향해 연장하는 컨택 연장 부분을 더 포함하는 전자 장치.
  26. 제25 항에 있어서,
    상기 센서층은 상기 컨택 연장 부분과 동일한 층 상에 배치된 복수의 더미 패턴들을 더 포함하고, 상기 복수의 더미 패턴들은 전기적으로 플로팅되거나, 전기적으로 그라운드된 전자 장치.
  27. 제24 항에 있어서,
    상기 복수의 제1 트레이스 라인들 각각의 상기 연결 부분은 상기 복수의 제1 전극들 및 상기 복수의 제2 전극들과 비중첩하는 전자 장치.
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