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KR20240098623A - 표시 장치 - Google Patents

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KR20240098623A
KR20240098623A KR1020220180565A KR20220180565A KR20240098623A KR 20240098623 A KR20240098623 A KR 20240098623A KR 1020220180565 A KR1020220180565 A KR 1020220180565A KR 20220180565 A KR20220180565 A KR 20220180565A KR 20240098623 A KR20240098623 A KR 20240098623A
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KR
South Korea
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voltage
layer
wiring
display device
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020220180565A
Other languages
English (en)
Inventor
김덕환
정범
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020220180565A priority Critical patent/KR20240098623A/ko
Priority to US18/390,647 priority patent/US12266282B2/en
Priority to CN202311768682.6A priority patent/CN118230672A/zh
Priority to EP23219175.9A priority patent/EP4391775A1/en
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Abstract

일 실시예에 따른 표시 장치는, 메인 영역, 상기 메인 영역으로부터 두께 방향으로 절곡되는 벤딩 영역, 및 상기 벤딩 영역과 연결되고 상기 메인 영역과 대향하는 서브 영역을 포함하는 기판; 및 상기 서브 영역으로부터 상기 벤딩 영역을 지나 상기 메인 영역에까지 연장되는 복수의 배선들을 포함하고, 상기 복수의 배선들은 제1 전압이 인가되는 제1 배선, 제2 전압이 인가되는 제2 배선, 및 제3 전압이 인가되고 상기 제1 배선과 상기 제2 배선 사이의 더미 배선을 포함하고, 상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압보다 작다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 표시 장치에 대한 다양한 요구가 증가하고 있으며, 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Diode Display) 등과 같은 다양한 유형의 표시 장치가 활용되고 있다.
표시 장치에서 표시되는 영상은 정지 영상이나 동영상일 수 있고, 동영상의 경우에 스포츠 영상, 게임 영상, 영화 등 다양한 유형일 수 있다. 표시 장치는 영상의 종류에 따라 구동 주파수를 가변하는 가변 리프레시 레이트 모드(Variable Refresh Rate; VRR)로 구동되어 전력 소모를 줄이고 표시 장치의 수명을 연장시킬 수 있다.
가변 리프레시 레이트 모드를 적용하여 다양한 리프레시 레이트로 화소 회로를 구동하는 경우, 상이한 리프레시 레이트에 의해서 화소 회로들 사이에 휘도차가 발생하고, 이로 인해 영상 왜곡이나 플리커(flicker) 등의 품질 저하가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 플렉서블 표시 장치의 벤딩부에서 크랙이 발생하는 것을 방지할 수 있는 표시 장치를 제공하고자 하는 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는, 메인 영역, 상기 메인 영역으로부터 두께 방향으로 절곡되는 벤딩 영역, 및 상기 벤딩 영역과 연결되고 상기 메인 영역과 대향하는 서브 영역을 포함하는 기판; 및 상기 서브 영역으로부터 상기 벤딩 영역을 지나 상기 메인 영역에까지 연장되는 복수의 배선들을 포함하고, 상기 복수의 배선들은 제1 전압이 인가되는 제1 배선, 제2 전압이 인가되는 제2 배선, 및 제3 전압이 인가되고 상기 제1 배선과 상기 제2 배선 사이의 더미 배선을 포함하고, 상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압보다 작다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는, 메인 영역, 상기 메인 영역으로부터 두께 방향으로 절곡되는 벤딩 영역, 및 상기 벤딩 영역과 연결되고 상기 메인 영역과 대향하는 서브 영역을 포함하는 기판; 및 상기 서브 영역으로부터 상기 벤딩 영역을 지나 상기 메인 영역에까지 연장되는 복수의 배선들을 포함하고, 상기 복수의 배선들은 제1 배선, 제2 배선, 및 상기 제1 배선과 상기 제2 배선 사이의 더미 배선을 포함하고, 상기 기판은 상기 제1 배선과 중첩하는 제1 기판부, 상기 제2 배선과 중첩하는 제2 기판부, 및 상기 더미 배선과 중첩하는 제3 기판부를 포함하고, 상기 제1 기판부, 상기 제2 기판부, 및 상기 제3 기판부의 물성은 서로 상이하다.
실시예들에 의하면, 플렉서블 표시 장치의 벤딩부에서 크랙이 발생하는 것을 방지할 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 2는 본 명세서의 실시예에 따른 표시 장치에서 게이트 구동부의 구성에 대한 도면이다.
도 3은 본 발명의 실시예에 따른 표시 장치에서 화소 회로에 대한 도면이다.
도 4a 내지 도 4c는 도 3에 도시된 화소 회로에서 리프레쉬 기간과 홀드 기간에서 스캔 신호 및 발광 제어 신호의 동작을 설명하는 도면이다.
도 5는 VRR 모드에서 저주파수 구동 시의 멀티 리프레쉬 구동을 설명하는 도면이다.
도 6은 일 실시예에 따른 표시 장치의 평면 배치도이다.
도 7은 도 6에 따른 표시 장치의 벤딩된 상태를 보여주는 단면도이다.
도 8은 도 6에 따른 표시 장치의 표시 영역의 단면도이다.
도 9는 도 6의 A 영역을 확대한 평면도이다.
도 10은 도 9의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 더미 배선들을 이용하여 제1 저전압 배선, 제2 저전압 배선을 보호하는 것을 보여주는 모식도이다.
도 12는 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 13은 도 12의 B 영역을 확대한 단면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 표시 영역의 단면도이다.
도 15는 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 16은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 17은 도 16의 C 영역을 확대한 단면도이다.
도 18은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 22는 본 명세서의 실시예에 따른 표시 장치의 적층 형태를 나타내는 단면도이다.
이하, 도면을 참조하여 실시예들을 설명한다. 본 명세서에서, 어떤 구성 요소(또는 영역, 층, 부분 등)가 다른 구성 요소 "상에 있다.", "연결된다.", 또는 "결합된다."고 언급되는 경우에 그것은 다른 구성 요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성 요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면 부호는 동일한 구성 요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 실시예들의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
"아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다." 또는 "가지다." 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1)는 복수의 화소(P)를 포함하는 표시 패널(100), 컨트롤러(200), 복수의 화소(P) 각각에 게이트 신호를 공급하는 게이트 구동부(300), 복수의 화소(P) 각각에 데이터 신호를 공급하는 데이터 구동부(400) 및 복수의 화소(P) 각각에 구동에 필요한 전원을 공급하는 전원부(500)를 포함한다.
표시 패널(100)은 화소(P)가 위치한 표시 영역(AA, 도 2 참조)과 표시 영역(AA)을 둘러싸도록 배치되고, 게이트 구동부(300) 및 데이터 구동부(400)가 배치되는 비표시 영역(NA, 도 2 참조)을 포함한다.
표시 패널(100)에서 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)이 서로 교차되고, 복수의 화소(P) 각각은 게이트 라인(GL) 및 데이터 라인(DL)에 연결된다. 구체적으로, 하나의 화소(P)는 게이트 라인(GL)을 통해 게이트 구동부(300)로부터 게이트 신호를 공급받고, 데이터 라인(DL)을 통해 데이터 구동부(400)로부터 데이터 신호를 공급받으며, 전원부(500)로부터 고전위 구동 전압(EVDD)과 저전위 구동 전압(EVSS)을 공급받는다.
여기서, 게이트 라인(GL)은 스캔 신호(SC)와 발광 제어 신호(EM)를 공급하고, 데이터 라인(DL)은 데이터 전압(Vdata)을 공급한다. 또한, 다양한 실시예에 따라 게이트 라인(GL)은 스캔 신호(SC)를 공급하는 복수의 스캔 라인(SCL)과 발광 제어 신호(EM)를 공급하는 발광 제어 신호 라인(EML)을 포함할 수 있다. 또한, 복수의 화소(P)는 전원 라인(VL)을 추가로 포함하여 바이어스 전압(Vobs) 및 초기화 전압(Var, Vini)을 공급받을 수 있다.
또한, 화소(P) 각각은, 도 2에 도시된 것과 같이, 발광 소자(EL) 및 발광 소자(EL)의 구동을 제어하는 화소 회로를 포함한다. 여기서, 발광 소자(EL)는 애노드 전극(171), 캐소드 전극(173), 및 애노드 전극(171)과 캐소드 전극(173) 사이의 발광층(172)으로 이루어진다.
화소 회로는 복수의 스위칭 소자, 구동 소자 및 커패시터를 포함한다. 여기서, 스위칭 소자 및 구동 소자는 박막 트랜지스터로 구성될 수 있다. 화소 회로에서 구동 소자는 데이터 전압에 따라 발광 소자(EL)에 공급되는 전류량을 제어하여 발광 소자(EL)의 발광량을 조절한다. 또한, 복수의 스위칭 소자는 복수의 스캔 라인(SCL)을 통해 공급되는 스캔 신호(SC) 및 발광 제어 라인(EML)을 통해 공급되는 발광 제어 신호(EM)를 수신하여 화소 회로를 동작한다.
표시 패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다. 표시 패널(100)은 플렉서블 표시 패널로 제작될 수 있다. 플렉서블 표시 패널은 플라스틱 기판을 이용하는 OLED 패널로 구현될 수 있다.
화소(P) 각각은 컬러 구현을 위하여 적색 화소, 녹색 화소, 청색 화소로 나뉘어질 수 있다. 화소(P)들 각각은 백색 화소를 더 포함할 수 있다. 화소(P)들 각각은 화소 회로를 포함한다.
표시 패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 화소(P)들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 표시 패널(100)에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.
컨트롤러(200)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(100)의 크기 및 해상도에 적합하게 처리하여 데이터 구동부(400)에 공급한다. 컨트롤러(200)는 외부로부터 입력되는 동기 신호들, 예를 들어, 도트 클럭신호(CLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 게이트 제어 신호(GCS)와 데이터 제어 신호(DCS)를 생성한다. 생성된 게이트 제어 신호(GCS)와 데이터 제어 신호(DCS)를 게이트 구동부(300)와 데이터 구동부(400)에 각각 공급함으로써, 게이트 구동부(300)와 데이터 구동부(400)를 제어한다.
컨트롤러(200)는 실장되는 디바이스에 따라 다양한 프로세서, 예를 들어, 마이크로 프로세서, 모바일 프로세서, 어플리케이션 프로세서 등과 결합되어 구성될 수도 있다.
호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다.
컨트롤러(200)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수Хi(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다.
컨트롤러(200)는 화소(P)가 다양한 리프레쉬 레이트로 구동될 수 있도록 신호를 생성한다. 즉, 컨트롤러(200)는 가변 리프레쉬 레이트(VRR : Variable Refresh Rate) 모드로 또는 제1 리프레쉬 레이트와 제2 리프레쉬 레이트 사이에서 전환 가능하게 화소(P)가 구동되도록 구동과 연관된 신호들을 생성한다. 예를 들어, 컨트롤러(200)는 단순히 클럭 신호의 속도를 변경하거나, 수평 블랭크(Horizontal Blank) 또는 수직 블랭크(Vertical Blank)가 생기도록 동기신호를 생성하거나, 또는 게이트 구동부(300)를 마스크 방식으로 구동시킴으로써 다양한 리프레쉬 레이트로 화소(P)를 구동시킬 수 있다.
컨트롤러(200)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로, 게이트 구동부(300)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GCS), 데이터 구동부(400)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DSC)를 발생한다. 컨트롤러(200)는 표시패널 구동부의 동작 타이밍을 제어하여 게이트 구동부(300) 및 데이터 구동부(400)를 동기시킨다.
컨트롤러(200)로부터 출력된 게이트 제어 신호(GCS)의 전압 레벨은 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 온 전압(VGL, VEL)과 게이트 오프 전압(VGH, VEH)으로 변환되어 게이트 구동부(300)에 공급될 수 있다. 레벨 시프터는 게이트 제어 신호(GCS)의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 제어 신호(GCS)의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다. 게이트 제어 신호(GCS)는 스타트 펄스와 시프트 클럭을 포함한다.
게이트 구동부(300)는 컨트롤러(200)로부터 공급된 게이트 제어 신호(GCS)에 따라 게이트 라인(GL)에 스캔 신호(SC)를 공급한다. 게이트 구동부(300)는 GIP(Gate In Panel) 방식으로 표시 패널(100)의 일측 또는 양측에 배치될 수도 있다.
게이트 구동부(300)는 컨트롤러(200)의 제어 하에 게이트 신호를 복수의 게이트 라인(GL)으로 순차적으로 출력한다. 게이트 구동부(300)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(GL)에 순차적으로 공급할 수 있다.
게이트 신호는 유기 발광 표시 장치에서 스캔 신호(SC)와, 발광 제어 신호(EM)를 포함할 수 있다. 스캔 신호(SC)는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙하는 스캔 펄스를 포함한다. 발광 제어 신호(EM)는 게이트 온 전압(VEL)과 게이트 오프 전압(VEH) 사이에서 스윙하는 발광 제어 신호 펄스를 포함할 수 있다.
스캔 펄스는 데이터 전압(Vdata)에 동기되어 데이터가 기입될 라인의 화소(P)들을 선택한다. 발광 제어 신호(EM)는 화소(P)들의 발광 시간을 정의한다.
게이트 구동부(300)는 발광 제어 신호 구동부(310)와 적어도 하나 이상의 스캔 구동부(320)를 포함할 수 있다.
발광 제어 신호 구동부(310)는 컨트롤러(200)로부터의 스타트 펄스와 시프트 클럭에 응답하여 발광 제어 신호 펄스를 출력하고, 시프트 클럭에 따라 발광 제어 신호 펄스를 순차적으로 시프트한다.
적어도 하나 이상의 스캔 구동부(320)는 컨트롤러(200)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 펄스를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 펄스를 시프트한다.
데이터 구동부(400)는 컨트롤러(200)로부터 공급된 데이터 제어 신호(DCS)에 따라 영상 데이터(RGB)를 데이터 전압(Vdata)으로 변환하고, 변환된 데이터 전압(Vdata)을 데이터 라인(DL)을 통해 화소(P)에 공급한다.
도 1에서 데이터 구동부(400)가 표시 패널(100)의 일 측에 하나의 형태로 배치된 것으로 도시되었으나, 데이터 구동부(400)의 수와 배치 위치는 이에 제한되지 않는다.
즉, 데이터 구동부(400)는 복수의 집적회로(IC : Integrated Circuit)으로 구성되어 표시 패널(100)의 일측에서 복수로 구분되어 배치될 수도 있다.
전원부(500)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시 패널(100)의 화소 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(500)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압을 입력 받아 게이트 온 전압(VGL, VEL). 게이트 오프 전압(VGH, VEH), 고전위 구동 전압(EVDD), 저전위 구동 전압(EVSS) 등의 직류 전압을 발생할 수 있다. 게이트 온 전압(VGL, VEL)과 게이트 오프 전압(VGH, VEH)은 도시하지 않은 레벨 시프터(Level shifter)와 게이트 구동부(300)에 공급된다. 고전위 구동 전압(EVDD), 저전위 구동 전압(EVSS)은 화소(P)들에 공통으로 공급된다.
도 2는 본 명세서의 실시예에 따른 표시 장치에서 게이트 구동부의 구성에 대한 도면이다.
도 2를 참조하면, 게이트 구동부(300)는 발광 제어 신호 구동부(310), 스캔 구동부(320)를 포함한다, 스캔 구동부(320)는 제1 스캔 구동부 내지 제4 스캔 구동부(321, 322, 333, 334)로 구성될 수 있다. 또한, 제2 스캔 구동부(322)는 각각 홀수 번째 제2 스캔 구동부(322_O) 및 짝수 번째 제2 스캔 구동부(322_E)로 구성될 수 있다.
게이트 구동부(300)는 시프트 레지스터가 표시 영역(AA)의 양 측에서 대칭으로 구성될 수 있다. 또한, 게이트 구동부(300)는 표시 영역(AA) 일 측의 시프트 레지스터는 제2 스캔 구동부(322_O, 322_E), 제4 스캔 구동부(324) 및 발광 제어 신호 구동부(310)을 각각 포함하고, 표시 영역(AA) 타 측의 시프트 레지스터는 제1 스캔 구동부(321), 제2 스캔 구동부(322_O, 322_E) 및 제3 스캔 구동부(323)을 각각 포함하도록 구성될 수 있다. 다만, 이에 한정되지 않고, 발광 제어 신호 구동부(310) 및 제1 내지 제4 스캔 구동부(321, 322, 323, 324)는 실시예에 따라 다르게 배치될 수 있다.
시프트 레지스터의 스테이지들(STG1 ~ STGn) 각각은 제1 스캔 신호 생성부들(SC1(1) ~ SC1(n)), 제2 스캔 신호 생성부들(SC2_O(1) ~ SC2_O(n), SC2_E(1) ~ SC2_E(n)), 제3 스캔 신호 생성부들(SC3(1) ~ SC3(n)), 제4 스캔 신호 생성부들(SC4(1) ~ SC4(n)) 및 발광 제어 신호 생성부들(EM(1) ~ EM(n))을 각각 포함할 수 있다.
제1 스캔 신호 생성부들(SC1(1) ~ SC1(n))은 표시 패널(100)의 제1 스캔 라인(SCL1)들을 통해 제1 스캔 신호들(SC1(1) ~ SC1(n))을 출력한다. 제2 스캔 신호 생성부들(SC2(1) ~ SC2(n))은 표시 패널(100)의 제2 스캔 라인(SCL2)들을 통해 제2 스캔 신호들(SC2(1) ~ SC2(n))을 출력한다. 제3 스캔 신호 생성부들(SC3(1) ~ SC3(n))은 표시 패널(100)의 제3 스캔 라인(SCL3)들을 통해 제3 스캔 신호들(SC3(1) ~ SC3(n))을 출력한다. 제4 스캔 신호 생성부들(SC4(1) ~ SC4(n))은 표시 패널(100)의 제4 스캔 라인(SCL4)들을 통해 제4 스캔 신호들(SC4(1) ~ SC4(n))을 출력한다. 발광 제어 신호 생성부들(EM(1) ~ EM(n))은 표시 패널(100)의 발광 제어 라인(EML)들을 통해 발광 제어 신호들(EM(1) ~ EM(n))을 출력한다.
제1 스캔 신호들(SC1(1) ~ SC1(n))은 화소 회로에 포함된 제 A트랜지스터(예: 보상 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 제2 스캔 신호들(SC2(1) ~ SC2(n))은 화소 회로에 포함된 제B 트랜지스터(예: 데이터 공급 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 제3 스캔 신호들(SC3(1) ~ SC3(n))은 화소 회로에 포함된 제C 트랜지스터(예: 바이어스 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 제4 스캔 신호들(SC4(1) ~ SC4(n))은 화소 회로에 포함된 제D 트랜지스터(예: 초기화 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 발광 제어 신호들(EM(1) ~ EM(n))은 화소 회로에 포함된 제E 트랜지스터(예: 발광 제어 트랜지스터 등)를 구동하기 위한 신호로 사용될 수 있다. 예를 들어, 발광 제어 신호들(EM(1) ~ EM(n))을 이용하여 화소들의 발광 제어 트랜지스터를 제어하면 발광 소자의 발광시간은 가변된다.
도 2를 참조하면, 게이트 구동부(300)와 표시 영역(AA) 사이에 바이어스 전압 버스 라인(VobsL), 제1 초기화 전압 버스 라인(VarL) 및 제2 초기화 전압 버스 라인(ViniL)이 배치될 수 있다.
바이어스 전압 버스 라인(VobsL), 제1 초기화 전압 버스 라인(VarL) 및 제2 초기화 전압 버스 라인(ViniL)은 각각 바이어스 전압(Vobs), 제1 초기화 전압(Var) 및 제2 초기화 전압(Vini)을 전원부(500)로부터 화소 회로에 공급할 수 있다.
도면에서, 바이어스 전압 버스 라인(VobsL), 제1 초기화 전압 버스 라인(VarL) 및 제2 초기화 전압 버스 라인(ViniL)은 각각 표시 영역(AA)의 좌측 또는 우측의 일측에만 위치한 것으로 도시되었으나, 이에 한정되지 않고, 양측에 위치할 수도 있고, 또한 일측에 위치하더라도 좌측 또는 우측의 위치가 제한되는 것은 아니다.
도 2를 참조하면, 표시 영역(AA)에는 하나 이상의 광학 영역(OA1, OA2)이 배치될 수 있다.
하나 이상의 광학 영역(OA1, OA2)은 카메라(이미지 센서) 등의 촬영 장치, 근접 센서 및 조도 센서 등의 감지 센서 등과 같은 하나 이상의 광학 전자 장치와 중첩되도록 배치될 수 있다.
하나 이상의 광학 영역(OA1, OA2)은 광학 전자 장치의 동작을 위해, 광 투과 구조가 형성되어 일정 수준 이상의 투과율을 가질 수 있다. 다시 말해, 하나 이상의 광학 영역(OA1, OA2)에서의 단위 면적당 화소(P)의 개수는 표시 영역(AA)에서 광학 영역(OA1, OA2)을 제외한 일반 영역보다 단위 면적당 화수(P)의 개수보다 작을 수 있다. 즉, 하나 이상의 광학 영역(OA1, OA2)의 해상도는 표시 영역(AA)에서 일반 영역의 해상도보다 낮을 수 있다.
하나 이상의 광학 영역(OA1, OA2)에서 광 투과 구조는 화소(P)가 배치되지 않은 부분에서 캐소드 전극을 패터닝함으로써 구성될 수 있다. 이때, 패터닝되는 캐소드 전극은 레이저를 이용하여 제거될 수 있고, 또는 캐소드 증착 방지층과 같은 물질을 이용함으로써, 캐소드 전극을 선택적으로 형성하여 패터닝 할 수도 있다.
또한, 하나 이상의 광학 영역(OA1, OA2)에서 광 투과 구조는 화소(P)에서 발광 소자(EL)와 화소 회로를 분리하여 형성함으로써 구성될 수도 있다. 다시 말해, 화소(P)의 발광 소자(EL)는 광학 영역(OA1, OA2) 상에 위치하고, 화소 회로를 구성하는 복수의 트랜지스터(TFT)는 광학 영역(OA1, OA2)의 주변에 배치되어, 투명 금속층을 통해 발광 소자(EL)와 화소 회로가 전기적으로 연결될 수 있다.
도 3은 본 발명의 실시예에 따른 표시 장치에서 화소 회로에 대한 도면이다.
도 3은 설명을 위해 화소 회로를 예시적으로 나타낼 뿐이고, 발광 신호(EM(n))가 인가되어 발광 소자(EL)의 발광을 제어할 수 있는 구조라면 제한되지 않는다. 예를 들어, 화소 회로는 추가적인 스캔 신호 및 이에 연결된 스위칭 박막 트랜지스터, 추가적인 초기화 전압이 인가되는 스위칭 박막 트랜지스터를 포함할 수 있으며, 스위칭 소자의 연결 관계나 커패시터의 연결 위치도 다양하게 배치될 수 있다. 이하에서는 설명의 편의를 위해 도 4의 화소 회로 구조를 갖는 표시 장치를 설명한다.
도 3을 참조하면, 복수의 화소(P) 각각은 구동 트랜지스터(DT)를 갖는 화소 회로, 및 화소 회로에 연결된 발광 소자(EL)를 포함할 수 있다.
화소 회로는 발광 소자(EL)에 흐르는 구동 전류를 제어하여 발광 소자(EL)를 구동할 수 있다. 화소 회로는 구동 트랜지스터(DT), 제1 내지 제7 트랜지스터들(T1 내지 T7) 및 커패시터(Cst)를 포함할 수 있다. 트랜지스터들(DT, T1 내지 T7) 각각은 제1 전극, 제2 전극 및 게이트 전극을 포함할 수 있다. 제1 전극 및 제2 전극 중 하나는 소스 전극이고, 제1 전극 및 제2 전극 중 다른 하나는 드레인 전극일 수 있다.
트랜지스터들(DT, T1 내지 T7) 각각은 P TYPE 박막 트랜지스터 또는 N TYPE 박막 트랜지스터일 수 있다. 도 3의 실시예에서는 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 N TYPE 박막 트랜지스터고, 그외 나머지 트랜지스터들(DT, T2 내지 T6)은 P TYPE 박막 트랜지스터인 것으로 구성되어 있다. 다만, 이에 한정되지 않고, 실시예에 따라 트랜지스터들(DT, T1 내지 T7) 전부 또는 일부가 P TYPE 박막 트랜지스터이거나, N TYPE 박막 트랜지스터일 수 있다. 또한, N TYPE 박막 트랜지스터는 산화물 박막 트랜지스터일 수 있고, P TYPE 박막 트랜지스터은 다결정 실리콘 박막 트랜지스터일 수 있다.
이하에서는, 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 N TYPE 박막 트랜지스터이고, 그 외 나머지 트랜지스터들(DT, T2 내지 T6)은 P TYPE 박막 트랜지스터인 것으로 예시하여 설명한다. 따라서 제1 트랜지스터(T1) 와 제7 트랜지스터(T7)는 하이 전압이 인가되어 턴온 동작하고, 그 외 나머지 트랜지스터들(DT, T2 내지 T6)은 로우 전압이 인가되어 턴온 동작한다.
일 예에 따르면, 화소 회로를 구성하는 제1 트랜지스터(T1)는 보상 트랜지스터, 제2 트랜지스터(T2)는 데이터 공급 트랜지스터, 제3 및 제4 트랜지스터(T3, T4)는 발광 제어 트랜지스터, 제5 트랜지스터(T5)는 바이어스 트랜지스터, 제6 및 제7 트랜지스터(T6, T7)은 초기화 트랜지스터로 기능할 수 있다.
발광 소자(EL)는 애노드 전극(혹은 애노드 전극) 및 캐소드 전극을 포함할 수 있다. 발광 소자(EL)의 애노드 전극은 제5 노드(N5)에 연결되고, 캐소드 전극은 저전위 구동 전압(EVSS)에 연결될 수 있다.
구동 트랜지스터(DT)는 제2 노드(N2)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 구동 트랜지스터(DT)는 제1 노드(N1)의 전압(또는, 후술하는 커패시터(Cst)에 저장된 데이터 전압)에 기초하여 구동 전류(Id)를 발광 소자(EL)에 제공할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극, 및 제1 스캔 신호(SC1(n))를 수신하는 게이트 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 스캔 신호(SC1(n))에 응답하여 턴온되고, 데이터 전압(Vdata제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링 할 수 있다. 이러한 제1 트랜지스터(T1)는 보상 트랜지스터일 수 있다.
커패시터(Cst)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되거나 형성될 수 있다. 커패시터(Cst)는 제공되는 고전위 구동 전압(EVDD)를 저장하거나 유지시킬 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)에 연결되는(또는, 데이터 전압(Vdata)를 수신하는) 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제2 스캔 신호(SC2(n))를 수신하는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제2 스캔 신호(SC2(n))에 응답하여 턴온되고, 데이터 전압(Vdata)를 제2 노드(N2)에 전달할 수 있다. 이러한 제2 트랜지스터(T2)는 데이터 공급 트랜지스터일 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)(또는, 제1 및 제2 발광 제어 트랜지스터들)는 고전위 구동 전압(EVDD) 및 발광 소자(EL) 사이에 연결되고, 구동 트랜지스터(DT)에 의해 생성되는 구동 전류(Id)가 이동하는 전류 이동 경로를 형성할 수 있다.
제3 트랜지스터(T3)는 제4 노드(N4)에 연결되어 고전위 구동 전압(EVDD)를 수신하는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 발광 제어 신호(EM(n))를 수신하는 게이트 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 제3 노드(N3)에 연결되는 제1 전극, 제5 노드(N5)(또는, 발광 소자(EL)의 애노드 전극)에 연결되는 제2 전극, 및 발광 제어 신호(EM(n))를 수신하는 게이트 전극을 포함할 수 있다.
제3 및 제4 트랜지스터들(T3, T4)은 발광 제어 신호(EM(n))에 응답하여 턴온되고, 이 경우, 구동 전류(Id)가 발광 소자(EL)에 제공되며, 발광 소자(EL)는 구동 전류(Id)에 대응하는 휘도를 가지고 발광할 수 있다.
제5 트랜지스터(T5)는 바이어스 전압(Vobs)을 수신하는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극, 및 제3 스캔 신호(SC3(n))를 수신하는 게이트 전극을 포함할 수 있다. 이러한 제5 트랜지스터(T5)는 바이어스 트랜지스터일 수 있다.
제6 트랜지스터(T6)는 제1 초기화 전압(Var)을 수신하는 제1 전극, 제5 노드(N5)에 연결되는 제2 전극, 및 제3 스캔 신호(SC3(n))를 수신하는 게이트 전극을 포함할 수 있다.
제6 트랜지스터(T6)는, 발광 소자(EL)가 발광하기 전에(또는, 발광 소자(EL)가 발광한 이후에), 제3 스캔 신호(SC3(n))에 응답하여 턴온되고, 제1 초기화 전압(Var)을 이용하여 발광 소자(EL)의 애노드 전극(또는 화소 전극)을 초기화시킬 수 있다. 발광 소자(EL)는 애노드 전극과 캐소드 전극 사이에 형성되는 기생 커패시터를 가질 수 있다. 그리고 발광 소자(EL)가 발광하는 동안 기생 커패시터가 충전되어 발광 소자(EL)의 애노드 전극이 특정 전압을 가질 수 있다. 따라서, 제6 트랜지스터(T6)를 통해 제1 초기화 전압(Var)을 발광 소자(EL)의 애노드 전극에 인가함으로써 발광 소자(EL)에 축적된 전하량을 초기화시킬 수 있다.
본 명세서에서 제5 및 제6 트랜지스터(T5, T6)의 게이트 전극은 제3 스캔 신호(SC3(n))를 공통으로 수신하는 것으로 구성되어 있다. 그러나 반드시 이에 한정되는 것은 아니고, 제5 및 제6 트랜지스터(T5, T6)의 게이트 전극은 별개의 스캔 신호를 수신하여 각각 독립적으로 제어되도록 구성될 수 있다.
제7 트랜지스터(T6)는 제2 초기화 전압(Vini)을 수신하는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극, 및 제4 스캔 신호(SC4(n))를 수신하는 게이트 전극을 포함할 수 있다.
제7 트랜지스터(T7)는, 제4 스캔 신호(SC4(n))에 응답하여 턴온되고, 제2 초기화 전압(Vini)을 이용하여 구동 트랜지스터(DT)의 게이트 전극을 초기화시킬 수 있다. 구동 트랜지스터(DT)의 게이트 전극은 커패시터(Cst)에 저장된 고전위 구동 전압(EVDD)으로 인해 불필요한 전하가 잔류할 수 있다. 따라서, 제7 트랜지스터(T7)를 통해 제2 초기화 전압(Vini)을 구동 트랜지스터(DT)의 게이트 전극에 인가함으로써 잔류하는 전하량을 초기화시킬 수 있다.
도 4a 내지 도 4c는 도 3에 도시된 화소 회로에서 리프레쉬 기간과 홀드 기간에서 스캔 신호 및 발광 제어 신호의 동작을 설명하는 도면이다.
본 명세서의 실시예에 다른 표시 장치는 VRR(가변 리프레쉬 레이트: variable refresh rate) 모드표시 장치로 동작할 수 있다. VRR 모드는 일정한 주파수로 구동하다가, 고속 구동이 필요한 시점에서는 데이터 전압(Vdata)이 갱신되는 리프레쉬 레이트를 증가시켜서 화소를 동작시키거나, 소비 전력을 낮추거나 저속 구동이 필요한 시점에서는 리프레쉬 레이트(refresh rate)를 낮춰서 화소를 동작시킬 수 있다.
복수의 화소(P) 각각은 1초 내에서 리프레쉬(Refresh) 프레임 및 홀드(hold) 프레임의 조합을 통해 구동될 수 있다. 본 명세서에서 하나의 세트는 1초 동안 데이터 전압(Vdata)이 갱신되는 리프레쉬 기간과 데이터 전압(Vdata)이 갱신되지 않는 홀드 기간의 조합이 반복되는 것으로 정의한다. 그리고 하나의 세트 기간은 리프레쉬 기간과 홀드 기간의 조합이 반복되는 주기가 된다.
리프레쉬 레이트를 120Hz로 구동하는 경우 리프레쉬 기간만으로 구동될 수 있다. 즉 1초 내에서 리프레쉬 기간이 120번 구동될 수 있다. 하나의 리프레쉬 기간 기간은 1/120= 8.33ms이고, 하나의 세트 기간 역시 8.33ms가 된다.
리프레쉬 레이트를 60Hz로 구동하는 경우 리프레쉬 기간과 홀드 기간이 교번하여 구동될 수 있다. 즉 1초 내에서 리프레쉬 기간과 홀드 기간이 각각 60회씩 교번하여 구동될 수 있다. 하나의 리프레쉬 기간 기간 및 하나의 홀드 기간 각각의 기간은 0.5/60= 8.33ms이고, 하나의 세트 기간은 16.66ms가 된다.
리프레쉬 레이트를 1Hz로 구동하는 경우 하나의 프레임은 하나의 리프레쉬 기간과, 하나의 리프레쉬 기간에 이후에 119개의 홀드 기간으로 구동될 수 있다. 또한, 리프레쉬 레이트를 1Hz로 구동하는 경우 하나의 프레임은 복수의 리프레쉬 기간과 복수의 홀드 기간으로 구동될 수 있다. 이때, 하나의 리프레쉬 기간 기간 및 하나의 홀드 기간 각각의 기간은 1/120= 8.33ms이고, 하나의 세트는 1s가 된다.
리프레쉬 기간은 새로운 데이터 전압(Vdata)를 충전하여 구동 트랜지스터(DT)에 새로운 데이터 전압(Vdata)가 인가되는 반면에, 홀드 기간은 이전 프레임의 데이터 전압(Vdata)를 그대로 유지하여 사용한다. 한편, 홀드 기간은 구동 트랜지스터(DT)에 새로운 데이터 전압(Vdata)가 인가되는 과정이 생략된다는 의미에서 스킵(Skip) 기간으로도 부른다.
복수의 화소(P) 각각은 리프레쉬 기간 동안 화소 회로 내에 충전되거나 잔존하는 전압을 초기화할 수 있다. 구체적으로, 복수의 화소(P) 각각은 리프레쉬 기간에서 이전 프레임(Frame)에서 저장된 데이터 전압(Vdata) 및 고전위 구동 전압(EVDD)의 영향을 제거할 수 있다. 따라서, 복수의 화소(P) 각각은 홀드 기간에서 새로운 데이터 전압(Vdata)에 대응되는 영상을 표시할 수 있다.
복수의 화소(P) 각각은 홀드 기간 동안 데이터 전압(Vdata)에 대응되는 구동 전류를 발광 소자(EL)에 제공하여 영상을 표시하고, 발광 소자(EL)의 턴-온 상태를 유지할 수 있다.
먼저 도 4a의 리프레쉬 기간의 화소 회로 및 발광 소자의 구동을 설명한다. 리프레쉬 기간은 적어도 하나의 바이어스 구간(Tobs1, Tobs2), 초기화 구간(Ti), 샘플링 구간(Ts), 발광 구간(Te)을 포함하여 동작할 수 있지만, 이는 일 실시예일뿐 반드시 이러한 순서에 구속되는 것은 아니다.
도 4a를 참조하면, 화소 회로는 리프레쉬 기간 동안 적어도 하나의 바이어스 구간(Tobs1, Tobs2)을 포함하여 동작할 수 있다.
적어도 하나의 바이어스 구간(Tobs1, Tobs2)은 바이어스 전압(Vobs)이 인가되는 온 바이어스 스트레스 동작(OBS)이 수행되는 구간이며, 발광 제어 신호(EM(n))는 하이 전압이며, 제3 및 제4 트랜지스터(T3, T4)는 오프 동작한다. 제1 스캔 신호(SC1(n))와 제4 스캔 신호(SC4(n))는 로우 전압이며 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 오프 동작한다. 제2 스캔 신호(SC2)는 하이 전압이며 제2 트랜지스터(T2)는 오프 동작한다.
제3 스캔 신호(SC3(n))는 로우 전압으로 입력되며, 제5, 6 트랜지스터(T5, T6)는 턴온된다. 제5 트랜지스터(T5)가 턴온 됨에 따라 바이어스 전압(Vobs) 이 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 제1 전극에 인가된다.
여기에서 바이어스 전압(Vobs)은 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)에 공급됨으로써, 발광 기간에서 발광 소자(EL)의 애노드 전극인 제5 노드(N5) 전압의 충전 시간 또는 충전 지연을 감소시킬 수 있다. 구동 트랜지스터(DT)는 더 강한 포화(Saturation) 상태를 유지하게 된다.
예를 들어, 바이어스 전압(Vobs)이 커질 수록 구동 트랜지스터(DT)의 드레인 전극인 제3 노드(N3)의 전압이 커질 수 있고, 구동 트랜지스터(DT)의 게이트-소스 전압 또는 드레인-소스 전압이 감소할 수 있다. 따라서 바이어스 전압(Vobs)는 적어도 데이터 전압(Vdata) 보다 큰 것이 바람직하다.
이때, 구동 트랜지스터(DT)를 통과하는 드레인 소스 전류(Id)의 크기가 감소할 수 있고, 포지티브 바이어스 스트레스 상황에서 구동 트랜지스터(DT)의 스트레스를 저감시켜 제3 노드(N3) 전압의 충전 지연을 해소할 수 있다. 다시 말하면 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하기 전에 온 바이어스 스트레스 동작(OBS)을 수행하는 것은 구동 트랜지스터(DT)의 히스테리시스를 완화시킬 수 있다.
따라서, 적어도 하나의 바이어스 구간(Tobs1, Tobs2)에서 온 바이어스 스트레스 동작(OBS)은 비 발광 기간들 동안 적합한 바이어스 전압을 직접 구동 트랜지스터(DT)에 인가하는 동작으로서 정의될 수 있다.
또한, 적어도 하나의 바이어스 구간(Tobs1, Tobs2)에서 제6 트랜지스터(T6)가 턴온됨에 따라 제5 노드(N5)에 연결된 발광 소자(EL)의 애노드 전극(또는 화소 전극)은 제1 초기화 전압(Var)으로 초기화된다.
다만, 제5 및 제6 트랜지스터(T5, T6)의 게이트 전극은 별개의 스캔 신호를 수신하여 각각 독립적으로 제어되도록 구성될 수 있다. 즉, 바이어스 구간에서 구동 트랜지스터(DT)의 제1 전극과 발광 소자(EL)의 애노드 전극에 바이어스 전압을 반드시 동시에 인가하도록 요구되는 것은 아니다.
도 4a를 참조하면, 화소 회로는 리프레쉬 기간 동안 초기화 구간(Ti)을 포함하여 동작할 수 있다. 초기화 구간(Ti)은 구동 트랜지스터(DT)의 게이트 전극의 전압을 초기화하는 구간이다.
제1 스캔 신호(SC1(n)) 내지 제4 스캔 신호(SC4(n)) 및 발광 제어 신호(EM(n))는 하이 전압이며 제1 트랜지스터(T1)와 제7 트랜지스터(T7)는 턴온 동작한다. 제2 내지 제6 트랜지스터(T2, T3, T4, T5, T6)는 턴오프 동작한다. 제1 및 제7 트랜지스터(T1, T7)가 턴온 동작함에 따라 제1 노드(N1)에 연결된 구동 트랜지스터(DT)의 게이트 전극과 제2 전극은 제2 초기화 전압(Vini)으로 초기화 된다.
도 4a를 참조하면, 화소 회로는 리프레쉬 기간 동안 샘플링 구간(Ts)을 포함하여 동작할 수 있다. 샘플링 구간은 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링하는 구간이다.
제1 스캔 신호(SC1(n)), 제3 스캔 신호(SC3(n)) 및 발광 제어 신호(EM(n))는 하이 전압이고, 제2 스캔 신호(SC2(n))와 제4 스캔 신호(SC4(n))는 로우 전압이 입력된다. 이에 따라, 제3 내지 제7 트랜지스터(T3, T4, T5, T6, T7)는 턴오프 동작하고, 제1 트랜지스터(T1)은 온상태를 유지하며, 제2 트랜지스터(T2)는 턴온 동작한다. 즉, 제2 트랜지스터(T2)가 턴온되어, 구동 트랜지스터(DT)에 데이터 전압(Vatat)가 인가되고, 제1 트랜지스터(T1)는 제1 노드(N1) 및 제3 노드(N3) 사이에 다이오드 연결됨으로써 구동 트랜지스터(DT)의 문턱 전압(Vth)을 샘플링 할 수 있다.
도 4a를 참조하면, 화소 회로는 리프레쉬 기간 동안 발광 구간(Te)을 포함하여 동작할 수 있다. 발광 구간(Te)은 샘플링 된 문턱 전압(Vth)을 상쇄하고 샘플링 된 데이터 전압에 상응하는 구동 전류로 발광 소자(EL)를 발광시키는 구간이다.
발광 제어 신호(EM(n))는 로우 전압이며, 제3, 4 트랜지스터(T3, T4)는 턴온 동작한다.
제3 트랜지스터(T3)가 온 동작함에 따라 제4 노드(N4)에 연결된 고전위 구동 전압(EVDD)은 제3 트랜지스터(T3)를 통하여 제2 노드(N2)에 연결된 구동 트랜지스터(DT)의 제1 전극에 인가된다. 구동 트랜지스터(DT)에서 제4 트랜지스터(T4)를 경유하여 발광 소자(EL)에 공급하는 구동 전류(Id)는 구동 트랜지스터(DT)의 문턱 전압(Vth)의 값에 무관하게 되어, 구동 트랜지스터(DT)의 문턱 전압(Vth)이 보상되어 동작한다.
다음으로 도 4b를 참조하여, 홀드 기간의 화소 회로 및 발광 소자의 구동을 설명한다.
홀드 기간은 적어도 하나의 바이어스 구간(Tobs3, Tobs4)과 발광 구간(Te')을 포함할 수 있다. 리프레쉬 기간의 동작과 동일한 화소 회로의 동작에 대해서는 설명을 생략하기로 한다.
전술한 바와 같이 리프레쉬 기간은 새로운 데이터 전압(Vdata)를 충전하여 구동 트랜지스터(DT)의 게이트 전극에 새로운 데이터 전압(Vdata)가 인가되는 반면에, 홀드 기간은 리프레쉬 기간의 데이터 전압(Vdata)를 그대로 유지하여 사용한다는 점에서 차이가 있다. 따라서 홀드 기간은 리프레쉬 기간의 경우와 달리 초기화 구간(Ti) 및 샘플링 구간(Ts)이 불필요하다.
홀드 기간의 동작에서 온 바이어스 스트레스 동작(OBS)은 한번만으로도 충분할 수 있다. 다만, 본 실시예에서는 구동회로의 편의를 위해서 홀드 기간의 제3 스캔 신호(SC3(n))를 리프레쉬 기간의 제3 스캔 신호(SC3(n))와 동일하게 구동하였으며, 이로 인하여 온 바이어스 스트레스 동작(OBS)은 리프레쉬 기간에서와 같이 2번 동작할 수 있다.
도 4a를 참조하여 설명한 리프레쉬 기간에서의 구동과, 도 5b에서의 홀드 기간의 구동 신호의 차이는 제2 및 제4 스캔 신호(SC2(n), SC4(n))에 있다. 홀드 기간에서는 초기화 구간(Ti)및 샘플링 구간(Ts)이 불필요하기 때문에 리프레쉬 기간의 경우와 달리 제2 스캔 신호(SC2(n))는 항상 하이 전압이고, 제4 스캔 신호(SC4(n))는 항상 로우 전압이다. 즉, 제2 및 제7 트랜지스터(T2, T7)는 항상 오프 동작한다.
도 4c는 도 4b의 홀드 기간에서 온 바이어스 스트레스 동작(OBS)을 수행하지 않는 화소 회로 및 발광 소자의 구동을 설명한다.
도 4c를 참조하면, 화소 회로는 홀드 기간 동안 발광 구간(Te'')만을 포함하여 동작할 수 있다. 다시 말해, 화소 회로는 홀드 기간 동안 온 바이어스 스트레스 동작(OBS)이 수행되지 않으며, 제2 스캔 신호(SC2(n))와 제3 스캔 신호(SC3(n))가 항상 하이 전압이고, 제4 스캔 신호(SC4(n))는 항상 로우 전압이다. 즉, 제2 트랜지스터(T2) 및 제5 내지 제7 트랜지스터(T5, T6, T7)는 항상 오프 동작한다.
도 5는 VRR 모드에서 저주파수 구동 시의 멀티 리프레쉬 구동을 설명하는 도면이다.
도 5를 참조하면, 하나의 프레임 내에서 동일한 영상 데이터를 갖는 리프레쉬 기간을 반복함으로써, 저주파수 구동 시 표시 휘도가 타겟 레벨에 도달하는데 소요되는 시간을 줄여 플리커와 같은 이상 현상을 최소화한다.
1Hz 리프레쉬 레이트와 같은 저주파수 구동은 화소 회로를 리프레쉬하는 주기가 길어지므로, 누설을 최소화하도록 일부 트랜지스터들을 오프 커런트(Off current) 특성이 좋은 산화물 트랜지스터로 구현하고 있다. 산화물 트랜지스터는 오프 커런트가 낮아 누설 전류를 줄이는 데 효과적이지만, 다결정 실리콘 트랜지스터에 비해 전자 이동도가 낮아 응답속도가 상대적으로 느린 단점이 있다.
다시 말해, 도 5에서 (a)와 같이, 하나의 프레임이 1개의 리프레쉬 기간과 119개의 홀드 기간으로 구성된 경우에, 화면 전환(Scene Change) 또는 영상의 계조 변화가 발생 시 표시 휘도가 타겟 레벨에 도달하는 데 지연이 발생할 수 있다.
따라서, 영상의 계조 변화 후 첫 프레임에는 도 5의 (b)와 같이 복수의 리프레쉬 기간을 포함하여 표시 휘도가 타겟 레벨에 도달하는 시간을 단축할 수 있다. 예를 들어, 영상의 계조 변화 후 첫 프레임은 동일한 영상 데이터를 갖는 5개의 리프레쉬 기간과 115개의 홀드 기간으로 구성될 수 있다. 다만, 하나의 프레임에서 리프레쉬 기간과 홀드 기간의 개수는 이에 한정되지 않는다. 이처럼, 저주파수 구동 시에 복수의 리프레쉬 기간을 갖는 것을 멀티 리프레쉬 구동이라고 할 수 있다.
일 실시예에 따른 표시 장치(1)에 의하면, 기존 리프레시 레이트보다 낮은 리프레시 레이트로 구동되는 경우, 컨트롤러(200)로부터 게이트 구동부(300)로 제공되는 스캔 스타트 신호(도 6의 SVST1~SVST4)들 중 적어도 하나의 스캔 스타트 신호가 저전압으로 유지되며 구동될 수 있다. 이 경우, 후술할 표시 장치(1)의 벤딩 영역(BR)에서 저전압으로 유지되는 상기 적어도 하나의 스캔 스타트 신호가 제공된 스캔 스타트 신호 배선에는 크랙이 발생될 수 있다. 이러한 문제를 해결하기 위하, 일 실시예에 따른 표시 장치(1)는 벤딩 영역(BR)에서 낮은 리프레시 레이트로 구동되는 경우, 저전압으로 유지되는 배선들 주위에 해당 저전압보다 더 낮은 전압이 인가되는 더미 배선들을 추가 배치함으로써, 해당 저전압으로 유지되는 배선들의 크랙을 미연에 방지할 수 있다.
도 6은 일 실시예에 따른 표시 장치의 타이밍 제어부, 레벨 시프터, 게이트 구동부, 및 발광 구동부 간의 관계를 보여주는 블록도이다.
도 6을 참조하면, 표시 장치(1)의 컨트롤러(200)로부터 게이트 구동부(300)에는 복수의 신호들이 인가될 수 있다. 상기 복수의 신호들은 복수의 신호 배선들을 통해 컨트롤러(200)로부터 게이트 구동부(300)에까지 제공될 수 있다.
예를 들어, 도 6에 도시된 바와 같이, 컨트롤러(200)로부터 스캔 구동부(320)에까지 제1 내지 제4 스캔 스타트 신호(SVST1~SVST4), 및 제1 내지 제4 스캔 클럭 신호(SCLK1~SCKL4)들이 제공될 수 있다. 또한, 컨트롤러(200)로부터 발광 제어 신호 구동부(310)에까지 제1 발광 스타트 신호(EVST1)가 제공될 수 있다. 게이트 구동부(300)는 도 2에서 상술한 제1 스캔 신호(SC1), 제2 스캔 신호(SC2), 제3 스캔 신호(SC3), 제4 스캔 신호(SC4)를 각각 생성하는 제1 스캔 신호 생성부들(SC1(1) ~ SC1(n)), 제2 스캔 신호 생성부들(SC2_O(1) ~ SC2_O(n), SC2_E(1) ~ SC2_E(n)), 제3 스캔 신호 생성부들(SC3(1) ~ SC3(n)), 제4 스캔 신호 생성부들(SC4(1) ~ SC4(n)), 및 발광 제어 신호들(EM(1) ~ EM(n))를 생성하는 발광 제어 신호 생성부들(EM(1) ~ EM(n))을 포함하고, 각각의 레지스터들은 상술한 제1 내지 제4 스캔 스타트 신호(SVST1~SVST4)에 의해, 상기 각각의 제1 스캔 신호 생성부들(SC1(1) ~ SC1(n)), 제2 스캔 신호 생성부들(SC2_O(1) ~ SC2_O(n), SC2_E(1) ~ SC2_E(n)), 제3 스캔 신호 생성부들(SC3(1) ~ SC3(n))에 제공되는 제1 내지 제4 스캔 클럭 신호(SCLK1~SCKL4)들을 각 스캔 라인(SCL1~SCL4)들에 스캔 신호(SC1~SC4)의 형식으로 제공할 수 있다. 또한, 컨트롤러(200)로부터 발광 제어 신호 구동부(310)에까지 제1 발광 스타트 신호(EVST1)가 제공될 수 있다.
도 7은 일 실시예에 따른 표시 장치의 평면 배치도이다. 도 8은 도 7에 따른 표시 장치의 벤딩된 상태를 보여주는 단면도이다.
도 7 및 도 8을 참조하면, 일 실시예에 따른 표시 장치(1)는 메인 영역(MR), 벤딩 영역(BR), 및 서브 영역(SR)을 포함할 수 있다. 메인 영역(MR)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
벤딩 영역(BR)은 메인 영역(MR)과 서브 영역(SR) 사이에 배치되고, 메인 영역(MR)과 서브 영역(SR)을 연결할 수 있다. 벤딩 영역(BR)의 제1 방향(DR1)으로의 폭은 메인 영역(MR)의 제1 방향(DR1)으로의 폭 및 서브 영역(SR)의 제1 방향(DR1)으로의 폭보다 각각 작을 수 있다.
벤딩 영역(BR)은 두께 방향으로 절곡되어, 메인 영역(MR)과 서브 영역(SR)은 상호 대향할 수 있다. 메인 영역(MR)의 비표시 영역(NDA)에는 게이트 구동부(300)가 배치될 수 있다. 예시적으로 게이트 구동부(300)는 표시 영역(DA)의 제1 방향(DR1) 타측 또는 제1 방향(DR1) 일측에 위치할 수 있다. 도 7에서는 예시적으로 복수의 게이트 구동부(300)가 표시 영역(DA)의 제1 방향(DR1) 타측 및 제1 방향(DR1) 일측에 각각 위치하는 것으로 도시되었다.
서브 영역(SR)에는 데이터 구동부(30)가 배치될 수 있다. 서브 영역(SR)의 타단에는 인쇄 회로 기판(PCB)이 연결될 수 있다. 인쇄 회로 기판(PCB)에는 상술한 컨트롤러(200), 레벨 시프터(70), 및 전원 구동부(80)가 배치될 수 있다.
도 9는 도 7에 따른 표시 장치의 표시 영역의 단면도이다.
도 9를 참조하면, 표시 장치(1)는 기판(101), 기판(101) 상의 버퍼층(102), 버퍼층(102) 상의 반도체층(103), 반도체층(103) 상의 게이트 절연층(104), 게이트 절연층(104) 상의 제1 게이트 전극(GE), 및 제1 전극(Cst1)을 포함하는 제1 도전층(110), 제1 도전층(110) 상의 제1 층간 절연층(111), 제1 층간 절연층(111) 상의 제2 전극(Cst2), 및 차광 패턴(LS)을 포함하는 제2 도전층(120), 제2 도전층(120) 상의 제2 버퍼층(123), 제2 버퍼층(123) 상의 제2 반도체층(124), 제2 반도체층(124) 상의 제2 게이트 절연층(125), 제2 게이트 절연층(125) 상의 제2 게이트 전극(GE2)을 포함하는 제3 도전층(130), 제3 도전층(130) 상의 제2-1 층간 절연층(151), 제2-1 층간 절연층(151) 상의 제2-2 층간 절연층(152), 제2-2 층간 절연층(152) 상의 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함하는 제4 도전층(140), 제4 도전층(140) 상의 제1 평탄화층(132), 제1 평탄화층(132) 상의 연결 전극(CNE)을 포함하는 제5 도전층(150), 제5 도전층(150) 상의 제2 평탄화층(141), 제2 평탄화층(141) 상의 애노드 전극(ANO), 애노드 전극(ANO) 상의 화소 정의막(PDL), 화소 정의막(PDL) 상의 유기층(OL), 유기층(OL) 상의 캐소드 전극(CAT), 캐소드 전극(CAT) 상의 봉지층(EN)을 포함할 수 있다.
기판(101)은 그 위에 배치되는 각 층들을 지지할 수 있다. 베이스 기판은　표시　영역(DA) 및 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 기판(101)은 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다. 기판(101)은 유리, 석영 등으로 이루어진 리지드(rigid) 기판일 수도 있다.
기판(101) 상에 버퍼층(102)이 배치될 수 있다. 버퍼층(102)은　표시　영역(DA)과 비표시 영역(NDA) 전체에 걸쳐 배치될 수 있다. 버퍼층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지할 수 있다.
버퍼층(102)은 도시된 바와 달리, 복수의 층들을 포함할 수 있다. 즉, 버퍼층(102)은 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 적어도 1회 교대로 적층된 층들로 이루어질 수도 있다.
버퍼층(102) 상에는 제1 반도체층(103)이 배치될 수 있다. 제1 반도체층(103)은 다결정 실리콘을 포함할 수 있다. 제1 반도체층(103)은 채널 영역, 소스 영역 및 드레인 영역을 구비할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다.
제1 반도체층(103) 상에는 게이트 절연층(104)이 배치될 수 있다. 게이트 절연층(104)은 대체로　표시　영역(DA)과 비표시 영역(NDA)에 걸쳐 배치될 수 있다. 게이트 절연층(104)은　게이트　절연 기능을 갖는　게이트　절연막일 수 있다. 게이트 절연층(104)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 게이트 절연층(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 도면에서는 게이트 절연층(104)이 단일막으로 이루어져 있음을 도시하였으나, 경우에 따라 게이트 절연층(104)은 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
게이트 절연층(104) 상에는 제1 도전층(110)이 배치될 수 있다.
일 실시예에서 제1 도전층(110)은 제1 게이트　전극(GE), 및 유지 커패시터의 제1 전극(Cst1)을 포함할 수 있다. 뿐만 아니라, 제1 도전층(110)은　제1 게이트　전극(GE)에 주사 신호를 전달하는 주사 신호선을 더 포함할 수 있다. 제1 게이트　전극(GE)은 제1 반도체층(103)의 채널 영역과 중첩되도록 배치될 수 있다.
제1 게이트　전극(GE), 및 유지 커패시터의 제1 전극(CST1)은 동일한 공정 하에서 동일한 물질로 형성될 수 있다. 일례로, 제1 도전층(110)은 각각 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 또한, 도면에서는 제1 도전층(110)이 단일막인 경우만을 도시하였으나, 경우에 따라, 제1 도전층(110)은 다층막으로 형성될 수 있다. 이 경우, 제1 도전층(110)의 다층막은 상술한 금속 중 서로 다른 금속의 적층막으로 형성될 수 있다.
제1 도전층(110) 상에는 제1 층간 절연층(111)이 배치될 수 있다. 제1 층간 절연층(111)은　표시　영역(DA)과 비표시　영역(NDA)에 걸쳐 배치될 수 있다.
제1 층간 절연층(111)은 제1 도전층(110)과 제2 도전층(120)을 절연시킬 수 있다. 제1 층간 절연층(111)은 층간 절연막일 수 있다.
제1 층간 절연층(111)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하프늄 산화물, 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 아연 산화물 등의 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 도면에서는 제1 층간 절연층(111)이 단일막으로 도시되었으나, 이에 제한되는 것은 아니고 서로 다른 물질을 포함하는 적층막으로 이루어진 다층막일 수 있다.
제1 층간 절연층(111) 상에는 제2 도전층(120)이 배치될 수 있다. 제2 도전층(120)은 유지 커패시터의 제2 전극(CST2), 및 차광 패턴(LS)을 포함할 수 있다. 제2 전극(CST2)은 제1 층간 절연층(111)을 사이에 두고 제1 전극(CST1)과 중첩할 수 있다. 즉, 제1 전극(CST1)과 제2 전극(CST2)은 제1 층간 절연층(111)을 유전막으로 하는 유지 커패시터(Cst)를 이룰 수 있다. 차광 패턴(LS)은 제2 반도체층(124)과 중첩할 수 있다.
제2 도전층(120)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 일 실시예에서, 제2 도전층(120)은 상술한 제1　도전층(110)과 동일한 물질로 이루어질 수 있다.
도면에서는 단일막의 제2 도전층(120)을 도시하였으나, 경우에 따라, 제2 도전층(120)은 다층막으로 이루어질 수도 있다.
제2 버퍼층(123)은 제2 도전층(120) 상에 배치될 수 있다. 제2 버퍼층(123)은 버퍼층(102)의 예시된 물질 중 적어도 하나를 포함할 수 있다.
제2 버퍼층(123) 상에는 제2 반도체층(124)이 배치될 수 있다.
제2 반도체층(124)은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 예를 들어 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx),　삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 제2 반도체층(124)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제2 반도체층(124) 상에는 제2 게이트 절연층(125)이 배치될 수 있다. 제2 게이트 절연층(125)은 게이트 절연층(104)의 예시된 물질 중 적어도 어느 하나를 포함할 수 있다.
제2 게이트 절연층(125) 상에는 제3 도전층(130)이 배치될 수 있다. 제3 도전층(130)은 제2 게이트 전극(GE2)을 포함할 수 있다. 제3 도전층(130)은 제1 도전층(110)의 예시된 물질 중 적어도 어느 하나를 포함할 수 있다. 제2 게이트 전극(GE2)은 제2 반도체층(124)의 채널 영역과 중첩할 수 있다.
제2-1 층간 절연층(151) 및 제2-2 층간 절연층(152)은 제3 도전층(130) 상에 배치될 수 있다. 제2-1 층간 절연층(151) 및 제2-2 층간 절연층(152)은 제3 도전층(130)과 제4 도전층(140)의 층간 절연시킬 수 있다.
제2-1 층간 절연층(151) 및 제2-2 층간 절연층(152)은 각각 제1 층간 절연층(111)의 예시된 물질 중 적어도 하나를 포함할 수 있다.
제2-2 층간 절연층(152) 상에는 제4 도전층(140)이 배치될 수 있다.
제4 도전층(140)은 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 포함할 수 있다. 제1 소스 전극(SE1)은 제1 반도체층(103)의 소스 영역과 연결되고, 제1 드레인 전극(DE1)은 제1 반도체층(103)의 드레인 영역과 연결되고, 제2 소스 전극(SE2)은 제2 반도체층(124)의 소스 영역과 연결되고, 제2 드레인 전극(DE2)은 제2 반도체층(124)의 드레인 영역과 연결될 수 있다.
제2 소스 전극(SE2)은 제2 전극(CST2)과도 연결될 수 있다. 제2 소스 전극(SE2)은 상부의 연결 전극(CNE)과 연결될 수 있다.
제4 도전층(140) 상에는, 제1 평탄화층(132)이 배치될 수 있다. 제1 평탄화층(132)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 평탄화층(132) 상에는 제5 도전층(150)이 배치될 수 있다. 제5 도전층(150)은 연결 전극(CNE)을 포함할 수 있다. 연결 전극(CNE)은 제1 평탄화층(132)을 관통하여 상술한 제2 소스 전극(SE2)과 연결될 수 있다.
제2 평탄화층(141)은 제5 도전층(150) 상에 배치될 수 있다. 제2 평탄화층(141)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 평탄화층(141) 상에는 애노드 전극(ANO)이 배치될 수 있다. 애노드 전극(ANO)은 제2 평탄화층(141)을 관통하여 연결 전극(CNE)과 연결되고, 그를 통해 소스 전극(SDE)과 연결될 수 있다.
애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 일 실시예로, 화소 정의막(PDL)은 포토 레지스트, 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등의 재료를 포함할 수 있다.
애노드 전극(ANO) 상면 및 화소 정의막(PDL)의 개구부 내에는 유기층(OL)이 배치될 수 있다. 도면에서는 유기층(OL)이 화소 정의막(PDL) 개구부 내에만 배치된 것으로 도시하였으나, 이에 제한되지 않고, 유기층(OL)은 화소 정의막(PDL)의 개구부에서 화소 정의막(PDL) 상면에까지 연장되어 배치될 수 있다.
유기층(OL)은 유기 발광층, 정공 주입/수송층, 전자 주입/수송층을 포함할 수 있다.
유기층(OL)과 화소 정의막(PDL) 상에는 캐소드 전극(CAT)이 배치된다. 캐소드 전극(CAT)은 표시 영역(DA)의 복수의 화소(PX)들에 걸쳐 배치된 공통 전극일 수 있다. 유기층(OL), 애노드 전극(ANO), 및 캐소드 전극(CAT)은 유기 발광 소자(OLED)를 이룰 수 있다.
캐소드 전극(CAT) 상에는 봉지층(EN)이 배치된다. 봉지층(EN)은 유기 발광 소자(OLED)를 덮을 수 있다. 봉지층(EN)은 무기막과 유기막이 교대로 적층된 적층막일 수 있다. 예컨대, 봉지층(EN)은 순차 적층된 제1 무기막(EN1), 유기막(EN2), 및 제2 무기막(EN3)을 포함할 수 있다.
상술한 제1 반도체층(103), 제1 게이트 전극(GE), 제1 소스 전극(SE), 제1 드레인 전극(DE1)은 도 2에서 상술한 LTPS 박막 트랜지스터를 구성하고, 제2 반도체층(124), 제2 게이트 전극(GE2), 제2 소스 전극(SE2), 제2 드레인 전극(DE2)은 도 2에서 상술한 산화물 반도체 박막 트랜지스터를 구성할 수 있다.
도 10은 도 7의 A 영역을 확대한 평면도이다. 도 11은 도 10의 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 도 12는 일 실시예에 따른 더미 배선들을 이용하여 제1 저전압 배선, 제2 저전압 배선을 보호하는 것을 보여주는 모식도이다.
도 10 내지 도 12를 참조하면, 일 실시예에 따른 표시 장치(1)는 데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들을 포함할 수 있다. 또한, 표시 장치(1)는 데이터 구동부(30)로부터 연장되되, 게이트 구동부(300)의 외측을 따라 연장되는 배선을 포함할 수 있다. 게이트 구동부(300)의 외측을 따라 연장되는 배선은 크랙 감지 배선(PCDL)을 포함할 수 있다. 크랙 감지 배선(PCDL)은 데이터 구동부(30)로부터 크랙을 감지하기 위한 소정의 크랙 감지 전압을 제공받을 수 있다. 크랙 감지 배선(PCDL)의 일단은 데이터 구동부(30)와 연결되고, 크랙 감지 배선(PCDL)은 게이트 구동부(300)의 외측을 따라 표시 영역(DA)의 제1 방향(DR1) 타측의 비표시 영역(NDA), 표시 영역(DA)의 제2 방향(DR2) 일측의 비표시 영역(NDA), 표시 영역(DA)의 제1 방향(DR1) 일측의 비표시 영역(NDA)을 따라 연장되고, 크랙 감지 배선(PCDL)의 타단은 데이터 구동부(30)에 연결될 수 있다. 크랙 감지 배선(PCDL)에 제공되는 상기 크랙 감지 전압은 접지 전압(GND)일 수 있다.
데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들을 제1 배선(LL1), 제2 배선(HL1), 제3 배선(LL2), 및 제4 배선(HL2)을 포함할 수 있다. 제1 배선(LL1), 제2 배선(HL1), 제3 배선(LL2), 및 제4 배선(HL2)과 크랙 감지 배선(PCDL)은 각각 동일층에 배치되고, 제1 평탄화층(132)과 제2 평탄화층(141) 사이에 배치될 수 있고, 제5 도전층(도 9의 150)에 배치될 수 있다. 다만, 제1 배선(LL1), 제2 배선(HL1), 제3 배선(LL2), 및 제4 배선(HL2)과 크랙 감지 배선(PCDL)은 제5 도전층(150)과 다른 도전층에 배치될 수도 있다.
제1 배선(LL1)과 제3 배선(LL2)은 각각 도 3(a) 내지 도 3(c)의 홀드 기간(HP)에서 저전압이 인가되는 저전압 배선일 수 있고, 제2 배선(HL1)과 제4 배선(HL2)은 각각 도 3(a) 내지 도 3(c)의 홀드 기간(HP)에서 고전압이 인가되는 고전압 배선일 수 있다. 즉, 도 3(a) 내지 도 3(c)의 홀드 기간(HP)에서 제1 배선(LL1)에는 제1 전압이 인가되고, 제2 배선(HL1)에는 제2 전압이 인가되고, 크랙 감지 배선(PCDL)에는 제3 전압이 인가될 수 있는데, 상기 제1 전압은 상기 제2 전압 및 상기 제3 전압보다 각각 작을 수 있다. 상기 제2 전압은 상기 제3 전압보다 클 수 있다. 마찬가지로, 도 3(a) 내지 도 3(c)의 홀드 기간(HP)에서 제3 배선(LL2)에는 제4 전압이 인가되고, 제5 배선(HL2)에는 제5 전압이 인가되고, 크랙 감지 배선(PCDL)에는 상기 제3 전압이 인가될 수 있는데, 상기 제4 전압은 상기 제5 전압 및 상기 제3 전압보다 각각 작을 수 있다. 상기 제5 전압은 상기 제3 전압보다 클 수 있다.
저전압이 인가되는 배선, 즉 제1 배선(LL1)과 제3 배선(LL2)은 각각 인접한 배선들(PCDL, HL1, HL2)보다 낮은 전압이 인가되기 때문에, 고온 고습 환경에서, 상기 데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들 및 크랙 감지 배선(PCDL) 상으로부터 제공되는 식각액의 성분 중 일부가 양이온의 형태로 제1 배선(LL1)과 제3 배선(LL2)의 주위로 몰려들 수 있다. 이 경우, 제1 배선(LL1)과 제3 배선(LL2)의 하부와 중첩하는 기판(101)의 일부 영역들의 pH가 높아지게 되어, 해당 영역의 물성이 낮아져 제1 배선(LL1) 및 제3 배선(LL2)에 각각 크랙(Crack)이 발생할 수 있다. 특히, 벤딩 영역(BR)에서는 각 배선들 및 기판(101)에 가해지는 벤딩 스트레스(Stress)가 크기 때문에 해당 크랙이 발생할 가능성이 클 수 있다.
다만, 일 실시예에 따른 표시 장치(1)의 경우, 저전압이 인가되는 배선 주위에 각각 더미 배선(DML1, DML2, DML3, DML4)들을 배치하고, 더미 배선(DML1, DML2, DML3, DML4)들 각각에 상기 제1 전압, 및 상기 제4 전압보다 낮은 저전압을 인가함으로써, 제1 배선(LL1) 및 제3 배선(LL2)에 각각 크랙(Crack)이 발생하는 것을 미연에 방지할 수 있다. 더미 배선(DML1, DML2, DML3, DML4)들 각각에 상기 제1 전압, 및 상기 제4 전압보다 낮은 저전압의 인가는 도 3(a) 내지 도 3(c)의 홀드 기간(HP)에서만 제공될 수 있지만, 이에 제한되지 않고, 리프레시 기간(RP) 및 홀드 기간(HP) 전반에 걸쳐 제공될 수도 있고, 홀드 기간(HP) 내에서 간헐적으로 제공될 수도 있다. 즉, 저전압이 인가되는 배선 주위에 각각 더미 배선(DML1, DML2, DML3, DML4)들을 배치하고, 더미 배선(DML1, DML2, DML3, DML4)들 각각에 상기 제1 전압, 및 상기 제4 전압보다 낮은 저전압을 인가함으로써, 상기 데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들 및 크랙 감지 배선(PCDL) 상으로부터 제공되는 식각액의 성분 중 일부가 양이온의 형태로 더미 배선(DML1, DML2, DML3, DML4)들 주위로 몰려들어, 제1 배선(LL1) 및 제3 배선(LL2)에 각각 크랙(Crack)이 발생하는 것을 미연에 방지할 수 있다.
예를 들어, 제1 더미 배선(DML1)은 크랙 감지 배선(PCDL)과 제1 배선(LL1)(또는 제1 저전압 배선) 사이에 배치되고, 제6 전압이 제공될 수 있다. 상기 제6 전압은 상기 제1 전압보다 더 낮을 수 있다. 제2 더미 배선(DML2)은 제2 배선(HL1)과 제1 배선(LL1)(또는 제1 저전압 배선) 사이에 배치되고, 제7 전압이 제공될 수 있다. 상기 제7 전압은 상기 제1 전압보다 더 낮을 수 있다. 상기 제7 전압과 상기 제6 전압은 동일할 수 있으나, 상이할 수도 있다.
예를 들어, 제3 더미 배선(DML3)은 크랙 감지 배선(PCDL)과 제3 배선(LL2)(또는 제2 저전압 배선) 사이에 배치되고, 제8 전압이 제공될 수 있다. 상기 제8 전압은 상기 제4 전압보다 더 낮을 수 있다. 제3 더미 배선(DML3)은 제4 배선(HL2)과 제3 배선(LL2)(또는 제2 저전압 배선) 사이에 배치되고, 제9 전압이 제공될 수 있다. 상기 제9 전압은 상기 제4 전압보다 더 낮을 수 있다. 상기 제9 전압과 상기 제8 전압은 동일할 수 있으나, 상이할 수도 있다.
이하, 일 실시예에 따른 표시 장치(1)의 다른 실시예들에 대해 설명한다.
도 13은 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다. 도 14는 도 13의 B 영역을 확대한 단면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 표시 장치(2)의 기판(101_1)은 크랙 감지 배선(PCDL)과 중첩하는 제1 기판부(101_1a), 제1 더미 배선(DML1)과 중첩하는 제2 기판부(101_1b), 및 제1 배선(LL1)과 중첩하는 제3 기판부(101_1c)를 포함할 수 있다. 각 기판부(101_1a, 101_1b, 101_1c) 간의 물성은 상이할 수 있다. 각 기판부(101_1a, 101_1b, 101_1c) 간의 pH는 서로 상이할 수 있다. 제2 기판부(101_1b)의 pH가 가장 크고, 그 다음 제3 기판부(101_1c)의 pH가 그 다음 크고, 제1 기판부(101_1a)의 pH가 가장 작을 수 있다. 이는 도 11 및 도 12에서 상술한 바와 같이, 상기 데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들 및 크랙 감지 배선(PCDL) 상으로부터 제공되는 식각액의 성분 중 일부가 양이온의 형태로 더미 배선(DML1, DML2, DML3, DML4)들 주위로 몰려들어, 하부의 기판부(101_1)에 흡수되어 기판부(101_1)의 물성, 예컨대, pH를 변화시키기 때문이다. 예를 들어, 크랙 감지 배선(PCDL)에는 접지 전압이 인가될 수 있고, 상기 접지 전압은 제1 배선(LL1)에 제공되는 상기 제1 전압보다 크고, 제1 더미 배선(DML1)에 제공되는 상기 제6 전압보다 크고, 상기 제1 전압은 상기 제6 전압보다 클 수 있다. 따라서, 주위의 양이온들의 개수는 제1 더미 배선(DML1), 제1 배선(LL1), 및 크랙 감지 배선(PCDL) 순일 수 있다.
몇몇 실시예에서, 각 기판부(101_1a, 101_1b, 101_1c) 간에 표면(101a) 거칠기는 서로 상이할 수 있다. 제2 기판부(101_1b)의 표면(101a) 거칠기가 가장 크고, 그 다음 제3 기판부(101_1c)의 표면(101a) 거칠기가 그 다음 크고, 제1 기판부(101_1a)의 표면(101a) 거칠기가 가장 작을 수 있다. 이는 도 11 및 도 12에서 상술한 바와 같이, 상기 데이터 구동부(30)와 게이트 구동부(300)를 연결하는 복수의 배선들 및 크랙 감지 배선(PCDL) 상으로부터 제공되는 식각액의 성분 중 일부가 양이온의 형태로 더미 배선(DML1, DML2, DML3, DML4)들 주위로 몰려들어, 하부의 기판부(101_1)에 흡수되어 기판부(101_1)의 물성, 예컨대, 표면 거칠기를 변화시키기 때문이다.
도 15는 또 다른 실시예에 따른 표시 장치의 표시 영역의 단면도이다. 도 16은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 15 및 도 16을 참조하면, 본 실시예에 따른 표시 장치(3)의 기판은 하부 기판(101_2L1), 상부 기판(101_2L2), 및 하부 기판(101_2L1)과 상부 기판(101_2L2) 사이의 기판 버퍼층(102a)을 포함한다는 점에서, 도 9 및 도 11에 따른 표시 장치(1)와 상이하다.
그 외 설명은 도 9 및 도 11에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 17은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다. 도 18은 도 17의 C 영역을 확대한 단면도이다.
도 17 및 도 18을 참조하면, 본 실시예에 따른 표시 장치(4)의 기판은 하부 기판(101_2L1_1), 상부 기판(101_2L2_1), 및 하부 기판(101_2L1_1)과 상부 기판(101_2L2_1) 사이의 기판 버퍼층(102a)을 포함한다는 점에서, 도 15 및 도 16에 따른 표시 장치(3)와 상이하다.
하부 기판(101_2L1_1)은 크랙 감지 배선(PCDL)과 중첩하는 제1 하부 기판부(101_2L1_1a), 제1 더미 배선(DML1)과 중첩하는 제2 하부 기판부(101_2L1_1b), 및 제1 배선(LL1)과 중첩하는 제3 하부 기판부(101_2L1_1c)를 포함할 수 있다. 각 하부 기판부(101_2L1_1a, 101_2L1_1b, 101_2L1_1c) 간의 물성은 상이할 수 있다. 각 하부 기판부(101_2L1_1a, 101_2L1_1b, 101_2L1_1c) 간의 pH는 서로 상이할 수 있다. 제2 하부 기판부(101_2L1_1b)의 pH가 가장 크고, 그 다음 제3 하부 기판부(101_2L1_1c)의 pH가 그 다음 크고, 제1 하부 기판부(101_2L1_1a)의 pH가 가장 작을 수 있다.
상부 기판(101_2L2_1)은 크랙 감지 배선(PCDL)과 중첩하는 제1 상부 기판부(101_2L2_1a), 제1 더미 배선(DML1)과 중첩하는 제2 상부 기판부(101_2L2_1b), 및 제1 배선(LL1)과 중첩하는 제3 상부 기판부(101_2L2_1c)를 포함할 수 있다. 각 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c) 간의 물성은 상이할 수 있다. 각 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c) 간의 pH는 서로 상이할 수 있다. 제2 상부 기판부(101_2L2_1b)의 pH가 가장 크고, 그 다음 제3 상부 기판부(101_2L2_1c)의 pH가 그 다음 크고, 제1 상부 기판부(101_2L2_1a)의 pH가 가장 작을 수 있다.
몇몇 실시예에서, 두께 방향에서 대응되는 하부 기판부(101_2L1_1a, 101_2L1_1b, 101_2L1_1c)와 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c) 간의 물성도 상이할 수 있다. 즉, 두께 방향에서 대응되는 하부 기판부(101_2L1_1a, 101_2L1_1b, 101_2L1_1c)와 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c) 간의 pH도 상이할 수 있다. 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c)가 각각 상부의 크랙 감지 배선(PCDL), 제1 더미 배선(DML1), 및 제1 배선(LL1)과 더 가깝기 때문에, 상부 기판부(101_2L2_1a, 101_2L2_1b, 101_2L2_1c)는 각각 두께 방향에서 대응되는 하부 기판부(101_2L1_1a, 101_2L1_1b, 101_2L1_1c)보다 pH가 더 클 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 19를 참조하면, 제1 더미 배선(DML1_1)은 소정의 두께(T3)(또는 깊이)로 제1 더미 배선(DML1_1)의 표면으로부터 만입된 크랙(CR)을 포함할 수 있다.
그 외 설명은 도 16에서 상술한 바 생략하기로 한다.
도 20은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치의 기판(101_1)은 도 14와 같이, 크랙 감지 배선(PCDL)과 중첩하는 제1 기판부(101_1a), 제1 더미 배선(DML1)과 중첩하는 제2 기판부(101_1b), 및 제1 배선(LL1)과 중첩하는 제3 기판부(101_1c)를 포함한다는 점에서, 도 19에 따른 표시 장치와 상이하다.
그 외 설명은 도 14 및 도 19에서 상술한 바 이하 생략하기로 한다.
도 21은 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치의 기판은 도 18과 마찬가지로, 하부 기판(101_2L1_1), 상부 기판(101_2L2_1), 및 하부 기판(101_2L1_1)과 상부 기판(101_2L2_1) 사이의 기판 버퍼층(102a)을 포함한다는 점에서, 도 19에 따른 표시 장치와 상이하다.
그 외 설명은 도 18 및 도 19에서 상술한 바 생략하기로 한다.
도 22는 또 다른 실시예에 따른 표시 장치의 벤딩 영역의 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치의 크랙 감지 배선(PCDL_1)은 제1 크랙(CRa)을 포함하고, 제1 배선(LL1_1)은 제2 크랙(CRb)을 포함한다는 점에서, 도 20에 따른 표시 장치와 상이하다. 제1 크랙(CRa)은 소정의 두께(T1)(또는 깊이)를 갖고, 제2 크랙(CRb)은 소정의 두께(T2)(또는 깊이)를 가질 수 있다. 제1 크랙(CRa)의 소정의 두께(T1)(또는 깊이)가 가장 작고, 그 다음 제2 크랙(CRb)의 소정의 두께(T2)(또는 깊이)가 작고, 제1 더미 배선(DML1_1)의 소정의 두께(T3)(또는 깊이)가 가장 클 수 있다.
그 외 설명은 도 20에서 상술한 바 이하 자세한 설명은 생략하기로 한다.
도 23은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 23을 참조하면, 기판(701) 상에서 표시 영역(AA)에 발광 소자(OLED)를 구동하기 위한 박막 트랜지스터(TFT)가 배치될 수 있다. 박막 트랜지스터(TFT)는 반도체층(715), 게이트 전극(725), 소스 및 드레인 전극(740)을 포함할 수 있다. 박막 트랜지스터(TFT)는 구동 트랜지스터(DT, 도 4 참조)다. 설명의 편의를 위해, 표시 장치에 포함될 수 있는 다양한 박막 트랜지스터 중 구동 트랜지스터(DT)만을 도시하였으나, 스위칭 트랜지스터 등과 같은 다른 박막 트랜지스터도 표시 장치에 포함될 수 있다. 또한, 본 발명에서는 박막 트랜지스터(TFT)가 코플래너 (coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등과 같은 다른 구조로 박막 트랜지스터가 구현될 수도 있으며, 이에 한정되는 것은 아니다.
구동 트랜지스터(DT)는 구동 트랜지스터(DT)의 게이트 전극(725)에 공급되는 데이터 신호에 응답하여 고전위 구동 전압(EVDD)을 인가받아 발광 소자(OLED)로 공급되는 전류를 제어함으로써 발광 소자(OLED)의 발광량을 조절하고, 스토리지 캐패시터(미도시)에 충전된 전압에 의해 다음 프레임의 데이터 신호가 공급될 때까지 일정한 전류를 공급하여 발광 소자(OLED)가 발광을 유지하게 할 수 있다. 고전위 공급 라인은 데이터 라인과 나란하게 형성될 수 있다.
박막 트랜지스터(TFT)는 도 23에 도시된 바와 같이 제1 절연층(710) 상에 배치되는 반도체층(715)과, 제2 절연층(720)을 사이에 두고 반도체층(715)과 중첩되는 게이트 전극(725)과, 제3 절연층(735) 상에 형성되어 반도체층(715)과 접촉하는 소스 및 드레인 전극(740)을 구비할 수 있다.
반도체층(715)은 박막 트랜지스터(TFT) 구동 시 채널이 형성되는 영역일 수 있다. 반도체층(715)은 산화물(oxide) 반도체로 형성될 수도 있고, 비정질 실리콘(amorphous silicon, a-Si), 다결정실리콘(polycrystalline silicon, poly-Si), 또는 펜타센 등과 같은 다양한 유기물(organic) 반도체 등으로 형성될 수 있으며, 이에 한정되는 것은 아니다. 반도체층(715)은 제1 절연층(710) 상에 형성될 수 있다. 반도체층(715)은 채널 영역, 소스 영역, 및 드레인 영역을 구비할 수 있다. 채널 영역은 제1 절연층(710)을 사이에 두고 게이트 전극(725)과 중첩되어 소스 및 드레인 전극(740) 사이의 채널영역을 형성할 수 있다. 소스 영역은 제2 절연층(720) 및 제3 절연층(735)을 관통하는 컨택홀을 통해 소스 전극(740)과 전기적으로 접속된다. 드레인 영역은 제2 절연층(720) 및 제3 절연층(735)을 관통하는 컨택홀을 통해 드레인 전극(740)과 전기적으로 접속될 수 있다. 반도체층(715)과 기판(701) 사이에는 버퍼층(705)과, 제1 절연층(710)이 배치될 수 있다. 버퍼층(705)은 기판(701)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킬 수 있다. 제1 절연층(710)은 반도체층(715)을 보호하며, 기판(701)으로부터 유입되는 다양한 종류의 결함을 차단할 수 있다.
제1 절연층(710)과 접촉하는 버퍼층(705)의 최상층은 버퍼층(705)의 나머지 층들, 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(735)과 식각 특성이 다른 재질로 형성될 수 있다. 제1 절연층(710)과 접촉하는 버퍼층(705)의 최상층은 질화 실리콘(SiNx) 및 산화 실리콘 (SiOx) 중 어느 하나로 형성될 수 있다. 버퍼층(705)의 나머지 층들, 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(735)은 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 나머지 하나로 형성될 수 있다. 예를 들어, 제1 절연층(710)과 접촉하는 버퍼층(705)의 최상층은 질화 실리콘(SiNx)로 형성되고, 버퍼층(705)의 나머지 층들, 제1 절연층(710), 제2 절연층(720) 및 제3 절연층(735)은 산화 실리콘(SiOx)로 형성될 수 있으며, 이에 한정되는 것은 아니다.
게이트 전극(725)은 제2 절연층(720) 상에 형성되며, 제2 절연층(720)을 사이에 두고 반도체층(715)의 채널 영역과 중첩될 수 있다. 게이트 전극(725)은 마그네슘(Mg), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층인 제1 도전 물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
소스 전극(740)은 제2 절연층(720) 및 제3 절연층(735)을 관통하는 컨택홀을 통해 노출된 반도체층(715)의 소스 영역과 접속될 수 있다. 드레인 전극(740)은 소스 전극(740)과 마주하며, 제2 절연층(720) 및 제3 절연층(735)을 관통하는 컨택홀을 통해 반도체층(715)의 드레인 영역과 접속될 수 있다. 이러한 소스 및 드레인 전극(740)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 둘 이상의 합금으로 이루어진 단일층 또는 다중층인 제2 도전물질로 형성될 수 있으며, 이에 한정되는 것은 아니다.
연결 전극(755)은 제1 중간층(750) 및 제2 중간층(760) 사이에 배치될 수 있다. 연결 전극(755)은 보호막(745) 및 제1 중간층(750)을 관통하는 연결 전극 컨택홀(156)을 통해 노출되어 드레인 전극(740)과 접속될 수 있다. 연결 전극(755)은 드레인 전극(740)과 동일하거나 유사하게 비저항이 낮은 재질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
도 23을 참조하면, 제2 중간층(760) 및 뱅크층(765) 상에는 발광층(772)을 포함하는 발광 소자(OLED)가 배치될 수 있다. 발광 소자(OLED)는 애노드 전극(771)과, 애노드 전극(771) 상에 형성되는 적어도 하나의 발광층(772)과, 발광층(772) 위에 형성된 캐소드 전극(773)을 구비할 수 있다.
애노드 전극(771)은 제2 중간층(760)을 관통하는 컨택홀을 통해 제1 중간층(750) 상에 배치되고, 제2 중간층(760) 상부로 노출된 연결 전극(755)과 전기적으로 접속될 수 있다.
각 화소의 애노드 전극(771)은 뱅크층(765)에 의해 노출되도록 형성된다. 뱅크층(765)은 인접한 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(765)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함할 수 있으며, 이에 한정되는 것은 아니다.
도 23을 참조하면, 뱅크층(765)에 의해 마련된 발광 영역의 애노드 전극(771) 상에 적어도 하나의 발광층(772)이 형성될 수 있다. 적어도 하나의 발광층(772)은 애노드 전극(771) 상에 정공수송층, 정공주입층, 정공저지층, 발광층(772), 전자주입층, 전자저지층, 및 전자수송층 등을 포함하며, 발광 방향에 따라 순차 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광층(772)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 발광층(772)은 청색 광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 발광층(772)은 노란색-녹색 광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색 광이 생성될 수 있다. 이 발광 스택에서 생성된 백색 광은 발광층(772) 상부 또는 하부에 위치하는 컬러 필터에 입사되므로 컬러 영상을 구현할 수 있다. 다른 예로는, 별도의 컬러 필터 없이 각 발광층(772)에서 각 화소에 해당하는 컬러 광을 생성하여 컬러 영상을 구현할 수도 있다. 예를 들면, 적색 화소의 발광층(772)은 적색 광을, 녹색 화소의 발광층(772)은 녹색 광을, 청색 화소의 발광층(772)은 청색 광을 생성할 수도 있다.
도 23을 참조하면, 캐소드 전극(773)은 발광층(772)을 사이에 두고 애노드 전극(771)과 대향 하도록 형성되며 고전위 구동 전압(EVDD)를 인가받을 수 있다.
봉지층(780)은 외부의 수분이나 산소에 취약한 발광 소자(OLED)로 외부의 수분이나 산소가 침투되는 것을 차단할 수 있다. 이를 위해, 봉지층(780)은 적어도 1층의 무기 봉지층과, 적어도 1층의 유기 봉지층을 구비할 수 있으며, 이에 한정되는 것은 아니다. 본 발명에서는 제1 봉지층(781), 제2 봉지층(782) 및 제3 봉지층(183)이 순차적으로 적층된 봉지층(780)의 구조를 예로 들어 설명하기로 한다.
제1 봉지층(781)은 캐소드 전극(773)이 형성된 기판(701) 상에 형성된다. 제3 봉지층(183)은 제2 봉지층(782)이 형성된 기판(701) 상에 형성되며, 제1 봉지층(781)과 함께 제2 봉지층(782)의 상부면, 하부면 및 측면을 둘러싸도록 형성될 수 있다. 이러한 제1 봉지층(781) 및 제3 봉지층(183)은 외부의 수분이나 산소가 발광 소자(OLED)로 침투하는 것을 최소화하거나 방지할 수 있다. 제1 봉지층(781) 및 제3 봉지층(183)은 질화실리콘(SiNx), 산화 실리콘(SiOx), 산화질화실리콘(SiON) 또는 산화 알루미늄(Al2O3)과 같은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 제1 봉지층(781) 및 제3 봉지층(183)은 저온 분위기에서 증착되므로, 제1 봉지층(781) 및 제3 봉지층(183)의 증착 공정 시 고온 분위기에 취약한 발광 소자(OLED)가 손상되는 것을 방지할 수 있다.
제2 봉지층(782)은 표시 장치의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충역할을 하며, 각 층들 간의 단차를 평탄화 할 수 있다. 이 제2 봉지층(782)은 제1 봉지층(781)이 형성된 기판(701) 상에 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 및 폴리에틸렌 또는 실리콘옥시카본(SiOC)과 같은 비감광성 유기 절연 재질 또는 포토아크릴과 같은 감광성 유기 절연 재질로 형성될 수 있으며, 이에 한정되는 것은 아니다. 제2 봉지층(782)이 잉크젯 방식을 통해 형성되는 경우, 액상 형태의 제2 봉지층(782)이 기판(701)의 가장자리로 확산되는 것을 방지하도록 댐(DAM)이 배치될 수 있다. 댐(DAM)은 제2 봉지층(782)보다 기판(701)의 가장자리에 더 가깝게 배치될 수 있다. 이러한 댐(DAM)에 의해, 기판(701)의 최외곽에 배치되는 도전 패드가 배치되는 패드 영역으로 제2 봉지층(782)이 확산되는 것을 방지할 수 있다.
댐(DAM)은 제2 봉지층(782)의 확산이 방지되도록 설계되나, 공정 중에 댐(DAM)의 높이를 넘도록 제2 봉지층(782)이 형성되는 경우, 유기층인 제2 봉지층(782)이 외부로 노출될 수 있으므로, 수분 등이 발광소자 내부로 침투가 용이하게될 수 있다. 따라서, 이를 방지하도록 댐(DAM)은 적어도 10개 이상으로 중복하여 형성될 수 있다.
도 23을 참조하면, 댐(DAM)은 비표시 영역(NA)의 보호막(745) 상에 배치될 수 있다.
또한, 댐(DAM)은 제1 중간층(750) 및 제2 중간층(760)과 동시에 형성될 수 있다. 제1 중간층(750)이 형성 시 댐(DAM)의 하부층이 함께 형성되고, 제2 중간층(760)이 형성 시에 댐(DAM)의 상부층이 함께 형성되어, 이중 구조로 적층되어 형성될 수 있다.
따라서, 댐(DAM)은 제1 중간층(750) 및 제2 중간층(760)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 23을 참조하면, 댐(DAM)은 저전위 구동 전원 라인(VSS)과 중첩하여 형성될 수 있다. 예를 들면, 비표시 영역(NA)에서 댐(DAM)이 위치한 영역의 하부 층에는 저전위 구동 전원 라인(VSS)이 형성될 수 있다.
저전위 구동 전원 라인(VSS) 및 GIP(Gate In Panel) 형태로 구성된 게이트 구동부(GD)는 표시 패널의 외곽을 둘러싸는 형태로 형성되며, 저전위 구동 전원 라인(VSS)은 게이트 구동부(GD)보다 외곽에 위치할 수 있다. 또한, 저전위 구동 전원 라인(VSS)은 애노드 전극(771)과 연결되어 공통전압을 인가할 수 있다. 게이트 구동부(GD)는 평면 및 단면의 도면에서 단순하게 표현되어 있으나, 표시 영역(AA)의 박막 트랜지스터(TFT)와 동일한 구조의 박막 트랜지스터(TFT)를 이용하여 구성될 수 있다.
도 23을 참조하면, 저전위 구동 전원 라인(VSS)은 게이트 구동부(GD)보다 외측에 배치된다. 저전위 구동 전원 라인(VSS)은 게이트 구동부(GD) 보다 외측에 배치되고, 표시 영역(AA)을 둘러싼다. 저전위 구동 전원 라인(VSS)은 박막 트랜지스터(TFT)의 소스 및 드레인 전극(740)과 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 저전위 구동 전원 라인(VSS)은 게이트 전극(725)과 동일한 물질로 이루어질 수도 있다.
또한, 저전위 구동 전원 라인(VSS)은 애노드 전극(771)과 전기적으로 연결될 수 있다. 저전위 구동 전원 라인(VSS)은 표시 영역(AA)의 복수의 화소에 저전위 구동 전압(EVSS)을 공급할 수 있다.
봉지층(780) 상에는 터치층(790)이 배치될 수 있다. 터치층(790)에서 터치 버퍼막(791)은 터치 전극 연결 라인(792, 794)과 터치 전극(795, 796)을 포함하는 터치 센서 메탈과, 발광 소자(OLED)의 캐소드 전극(773) 사이에 위치할 수 있다.
터치 버퍼막(791)은 터치 버퍼막(791) 상에 배치되는 터치 센서 메탈의 제조 공정 시 이용되는 약액(현상액 또는 식각액 등등) 또는 외부로부터의 수분 등이 유기물을 포함하는 발광층(772)으로 침투되는 것을 차단할 수 있다. 이에 따라, 터치 버퍼막(791)은 약액 또는 수분에 취약한 발광층(772)의 손상을 방지할 수 있다.
터치 버퍼막(791)은 고온에 취약한 유기물을 포함하는 발광층(772)의 손상을 방지하기 위해 일정 온도(예: 100도(℃)) 이하의 저온에서 형성 가능하고 1~3의 저유전율을 가지는 유기 절연 재질로 형성된다. 예를 들어, 터치 버퍼막(791)은 아크릴 계열, 에폭시 계열 또는 실록산(Siloxan) 계열의 재질로 형성될 수 있다. 유기 절연 재질로 평탄화 성능을 가지는 터치 버퍼막(791)은 유기 발광 디스플레이 장치의 휘어짐에 따른 봉지층(780)의 손상 및 터치 버퍼막(791) 상에 형성되는 터치 센서 메탈의 깨짐 현상을 방지할 수 있다.
뮤추얼-캐패시턴스 기반의 터치 센서 구조에 따르면, 터치 버퍼막(791) 상에 터치 전극(795, 796)이 배치되며, 터치 전극(795, 796)은 서로 교차되게 배치될 수 있다.
터치 전극 연결 라인(792, 794)은 터치 전극(795, 796) 사이를 전기적으로 연결할 수 있다. 터치 전극 연결 라인(792, 794)과 터치 전극(795, 796)은 터치 절연막(193)을 사이에 두고 서로 다른 층에 위치할 수 있다.
터치 전극 연결 라인(792, 794)은 뱅크층(765)과 중첩되도록 배치되어, 개구율이 저하되는 것을 방지할 수 있다.
한편, 터치 전극(795, 796)은 터치 전극 연결 라인(792)의 일부가 봉지층(780)의 상부 및 측면과 댐(DAM)의 상부 및 측면을 지나서 터치 패드(198)를 통해 터치 구동 회로(미도시)와 전기적으로 연결될 수 있다.
터치 전극 연결 라인(792)의 일부는, 터치 구동 회로로부터 터치 구동 신호를 공급받아 터치 전극(795, 796)에 전달할 수 있고, 터치 전극(795, 796)에서의 터치 센싱 신호를 터치 구동 회로로 전달해줄 수도 있다.
터치 전극(795, 796) 상에 터치 보호막(197)이 배치될 수 있다. 도면에서 터치 보호막(197)은 터치 전극(795, 796) 상에만 배치된 것으로 도시되었으나, 이에 한정되지 않고, 터치 보호막(197)이 댐(DAM)의 전 또는 후까지 확장되어 터치 전극 연결 라인(792) 상에도 배치될 수 있다.
그리고, 봉지층(780) 상에 컬러 필터(미도시)가 더 배치될 수 있으며, 컬러 필터는 터치층(790) 상에 위치할 수도 있고, 봉지층(780)과 터치층(790) 사이에 위치할 수도 있다.
상술한 도 23의 표시 장치의 단면도 상의 적층 구조 또는 구성 요소들은 도 1 내지 도 11에 따른 표시 장치(1)에 적용될 수 있다. 도 23의 표시 장치의 적층 구조 또는 구성 요소들은 도 1 내지 도 11에 따른 표시 장치(1)와 동일 기술분야에 속하므로 조합되는 것은 자명하다. 즉, 도 23의 표시 장치의 비표시 영역(NA)의 단면상 적층 구조 또는 구성 요소들은 도 7에 따른 표시 장치(1)의 비표시 영역(NDA)에 적용될 수 있고, 표시 영역(AA)의 단면상 적층 구조 또는 구성 요소들은 도 7 및 도 9의 표시 장치(1)의 표시 영역(DA)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 표시 장치
200: 컨트롤러
300: 게이트 구동부
310: 스캔 구동부
320: 발광 제어 신호 구동부

Claims (19)

  1. 메인 영역, 상기 메인 영역으로부터 두께 방향으로 절곡되는 벤딩 영역, 및 상기 벤딩 영역과 연결되고 상기 메인 영역과 대향하는 서브 영역을 포함하는 기판; 및
    상기 서브 영역으로부터 상기 벤딩 영역을 지나 상기 메인 영역에까지 연장되는 복수의 배선들을 포함하고,
    상기 복수의 배선들은 제1 전압이 인가되는 제1 배선,
    제2 전압이 인가되는 제2 배선, 및
    제3 전압이 인가되고 상기 제1 배선과 상기 제2 배선 사이의 더미 배선을 포함하고,
    상기 제2 전압은 상기 제1 전압보다 크고,
    상기 제3 전압은 상기 제1 전압보다 작은 표시 장치.
  2. 제1항에 있어서,
    상기 서브 영역에 배치된 데이터 구동부를 더 포함하고, 상기 제1 배선, 및 상기 제2 배선은 각각 상기 데이터 구동부와 연결된 표시 장치.
  3. 제2항에 있어서,
    상기 더미 배선은 상기 데이터 구동부와 연결된 표시 장치.

  4. 제2항에 있어서,
    상기 메인 영역은 복수의 화소들을 포함하는 표시 영역, 및 상기 표시 영역의 주변의 비표시 영역을 포함하는 표시 장치.
  5. 제4항에 있어서,
    상기 비표시 영역에 배치된 게이트 구동부를 더 포함하는 표시 장치.
  6. 제5항에 있어서,
    상기 제1 배선은 상기 게이트 구동부와 연결된 표시 장치.
  7. 제6항에 있어서,
    상기 제2 배선은 평면상 상기 게이트 구동부의 외측에 위치하는 표시 장치.
  8. 제1항에 있어서,
    상기 벤딩 영역의 제1 방향으로의 폭은 상기 메인 영역의 상기 제1 방향으로의 폭 및 상기 서브 영역의 상기 제1 방향으로의 폭보다 각각 작은 표시 장치.
  9. 제1항에 있어서,
    상기 벤딩 영역에서, 상기 제1 배선, 상기 제2 배선, 및 상기 더미 배선과 상기 기판 사이에 배치된 제1 평탄화층, 및 상기 제1 배선, 상기 제2 배선, 및 상기 더미 배선 상에 배치된 제2 평탄화층을 더 포함하는 표시 장치.
  10. 제1항에 있어서,
    상기 기판은 폴리 이미드를 포함하는 표시 장치.
  11. 메인 영역, 상기 메인 영역으로부터 두께 방향으로 절곡되는 벤딩 영역, 및 상기 벤딩 영역과 연결되고 상기 메인 영역과 대향하는 서브 영역을 포함하는 기판; 및
    상기 서브 영역으로부터 상기 벤딩 영역을 지나 상기 메인 영역에까지 연장되는 복수의 배선들을 포함하고,
    상기 복수의 배선들은
    제1 배선,
    제2 배선, 및
    상기 제1 배선과 상기 제2 배선 사이의 더미 배선을 포함하고,
    상기 기판은 상기 제1 배선과 중첩하는 제1 기판부, 상기 제2 배선과 중첩하는 제2 기판부, 및 상기 더미 배선과 중첩하는 제3 기판부를 포함하고,
    상기 제1 기판부, 상기 제2 기판부, 및 상기 제3 기판부의 물성은 서로 상이한 표시 장치.
  12. 제11항에 있어서,
    상기 제3 기판부의 pH는 상기 제1 기판부의 pH 및 상기 제2 기판부의 pH보다 각각 큰 표시 장치.
  13. 제12항에 있어서,
    상기 제1 기판부의 pH는 상기 제2 기판부의 pH보다 큰 표시 장치.
  14. 제11항에 있어서,
    상기 제3 기판부의 표면의 거칠기는 상기 제1 기판부의 표면의 거칠기 및 상기 제2 기판부의 표면의 거칠기보다 각각 큰 표시 장치.
  15. 제14항에 있어서,
    상기 제1 기판부의 표면의 거칠기는 상기 제2 기판부의 표면의 거칠기보다 큰 표시 장치.
  16. 제11항에 있어서,
    상기 제2 전압은 상기 제1 전압보다 크고, 상기 제3 전압은 상기 제1 전압보다 작은 표시 장치.
  17. 제11항에 있어서,
    상기 더미 배선은 표면에 크랙을 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 배선, 및 상기 제2 배선은 각각 상기 크랙을 포함하되, 상기 더미 배선의 크랙의 깊이는 상기 제1 배선의 크랙의 깊이 및 상기 제2 배선의 크랙의 깊이보다 각각 큰 표시 장치.
  19. 제18항에 있어서,
    상기 제1 배선의 크랙의 깊이는 상기 제2 배선의 크랙의 깊이보다 큰 표시 장치.

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Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

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Patent event date: 20221221

PG1501 Laying open of application