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KR20240093127A - 이차원 반도체 물질의 등방성 식각 방법 - Google Patents

이차원 반도체 물질의 등방성 식각 방법 Download PDF

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KR20240093127A
KR20240093127A KR1020220176091A KR20220176091A KR20240093127A KR 20240093127 A KR20240093127 A KR 20240093127A KR 1020220176091 A KR1020220176091 A KR 1020220176091A KR 20220176091 A KR20220176091 A KR 20220176091A KR 20240093127 A KR20240093127 A KR 20240093127A
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지유진
한혜원
김지민
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Abstract

본 발명은 이차원 반도체 물질의 등방성 식각 방법을 제공한다. 본 발명은 방전 공간 및 식각 공간이 분리된 리모트 플라즈마 시스템의 식각 공간 내부에 이차원 전이금속 칼코겐화합물층을 구비하는 식각 대상체를 배치시키는 제1 단계, 상기 방전 공간에 발생된 플라즈마 중 산소 라디칼을 추출하여 상기 전이금속 칼코겐화합물층을 표면에 반응시켜 산화물층을 형성하는 제2 단계 및 상기 액상의 카보닐기 및 카르복실기를 포함하는 유기용매를 기화시켜 상기 식각 공간 내부에 공급하여 상기 산화물층을 식각하는 제3 단계를 포함하며, 이차원 전이금속 칼코겐화합물을 하부층의 결함 및 손상 없이 상부층만을 원자층 단위로 정밀하게 식각할 수 있는 방법을 제공하는 것을 특징으로 한다.

Description

이차원 반도체 물질의 등방성 식각 방법{ISOTROPIC ECHING METHOD FOR TWO-DIMENSIONAL SEMICONDUCTOR MATERIALS}
본 발명은 이차원 반도체 물질의 등방성 식각 방법에 관한 것으로, 구체적으로는 리모트 플라즈마 시스템과 유기 화학적 기상 처리 방법을 이용하여 이차원 반도체 물질 막질의 결함 없이 선택적으로 등방성 식각을 제공할 수 있는 방법에 관한 것이다.
반도체 성능과 효율을 향상시키기 위해 소자의 집적도를 높일 필요성이 커지고 있어 세계 주요 반도체 회사들이 초미세공정 개발에 집중하고 있다. 반도체 회로가 작을수록 소비전력도 줄어들고 처리 속도도 빨라지지만 계속해서 크기가 작아지면서 소스와 드레인 간 거리가 가까워져 게이트가 제 역할을 하지 못하고 누설전류가 생기는 등 동작 전압을 낮추는 데 한계가 발생한다.
이를 개선하기 위해 입체 구조의 공정이 개발되고 있다. 그 중 차세대 3나노 '게이트 올 어라운드(Gate-All-Around, GAA)' 구조의 트랜지스터는 전류가 흐르는 채널 네 면을 게이트가 둘러싸고 있어 전류의 흐름을 보다 세밀하게 제어하는 등 채널 조정 능력을 극대화하고 높은 전력 효율을 얻을 수 있다는 장점이 있다. 하지만 3D 구조 반도체는 중요 막질을 변형하거나 손상시키지 않도록 하기 위해 초고도 선택비를 통한 정밀 식각 및 등방성 식각과 같은 복잡하고 어려운 공정 기술을 요구한다.
기존의 건식 식각 방식들은 이방성 식각 방식으로 선택성이 낮으며 3차원 구조에 적용하게 될 경우 노출되는 한 쪽 면만 식각이 되고, 건식 식각을 위해 플라즈마를 방전시키면 플라즈마에서 발생한 이온들이 물리적으로 충돌하여 막질이 손상될 수 있으며 반도체 성능 저하와 결함을 유발하게 되는 문제점이 있다. 또한, 등방성 식각을 위해 건식 식각이 아닌 습식 식각을 적용한다고 해도 패턴이 미세해짐에 따라 식각 용액이 표면 장력에 의해 패턴 내로 침투하기에 한계가 존재한다.
본 발명의 일 목적은 이차원 반도체 물질의 원자층 상부만을 정밀하게 식각할 수 있는 등방성 식각 방법을 제공하는 것이다.
본 발명의 다른 목적은 이차원 반도체 물질의 손상이나 결함없이 미세 패턴의 3차원 구조로 식각할 수 있는 등방성 식각 방법을 제공하는 것이다.
본 발명의 일 목적을 위한 이차원 반도체 물질의 등방성 식각 방법은 방전 공간 및 식각 공간이 분리된 리모트 플라즈마 시스템의 식각 공간 내부에 이차원 전이금속 칼코겐화합물층을 구비하는 식각 대상체를 배치시키는 제1 단계, 상기 방전 공간에 발생된 플라즈마 중 산소 라디칼을 추출하여 상기 전이금속 칼코겐화합물층을 표면에 반응시켜 산화물층을 형성하는 제2 단계 및 상기 식각 공간 내에서 상기 산화물층을 선택적으로 제거하는 제3 단계를 포함한다.
일 실시예에서, 상기 제3 단계는 액상의 카보닐기 및 카르복실기를 포함하는 유기용매를 기화시켜 상기 식각 공간 내부에 공급하여 상기 산화물층을 선택적으로 식각하는 공정을 포함할 수 있다.
일 실시예에서, 상기 제3 단계는 상기 플라즈마로부터 할로겐 라디컬을 추출하여 상기 산화물층에 반응시킴으로써 상기 산화물층을 선택적으로 식각하는 공정을 포함할 수 있다.
일 실시예에서, 상기 할로겐 라디칼은 플루오린(F), 염소(Cl), 브로민(Br), 아이오딘(I) 중 선택된 어느 하나일 수 있다.
일 실시예에서, 상기 유기용매는 포름산(formic acid), 아세틸아세톤(Acetylacetone), 헥사플로로아세틸아세톤(Hexafluoroacetylacetone), 에틸렌다이아민테트라아세트산(Ethylenediamine teraacetic acid, EDTA), 나이트릴로트라이아세트산(Nitrilotriacetic acid), 피리딘-2,6-디카르복실산(Pyridine-2,6-dicarboxylic acid, PDCA) 및 옥살산(Oxalic aicd)등으로 이루어진 군 중에서 선택된 어느 하나일 수 있다.
일 실시예에서, 상기 전이금속 칼코겐화합물은 MoS2, MoSe2, WS2, WSe2, TiS2, TiSe2, TiTe2, HfS2, HfSe2, HfTe2, ZrS2, ZrSe2, ZrTe2, TcS2, TcSe2, TcTe2, ReS2, ReSe2, ReTe2, PdS2, PdSe2, PtS2 및 PtSe2로 이루어진 군 중에서 선택된 어느 하나일 수 있다.
일 실시예에서, 상기 제3 단계에서 상기 유기용매는 히팅 시스템에 의해 기화되는 것일 수 있다.
일 실시예에서, 상기 제3 단계는 기화된 유기용매를 캐리어 가스와 함께 상기 식각 공간 내부로 공급하는 것일 수 있다.
일 실시예에서, 상기 캐리어 가스는 질소, 아르곤, 헬륨 및 네온으로 이루어진 군 중에서 선택된 어느 하나일 수 있다.
일 실시예에서, 상기 제2 단계 및 상기 제3 단계로 이루어진 사이클을 복수회 수행할 수 있다.
본 발명에 따르면, 이차원 반도체 재료를 적용하는 차세대 반도체 소자의 제조공정에 용이하게 적용할 수 있고, 막질의 결함 없이 이차원 반도체 물질의 선택적 등방성 식각이 가능한 효과를 제공한다.
도 1은 본 발명의 일 실시예에 따른 이차원 반도체 물질의 등방성 식각 방법을 위한 장치를 나타낸 도면이다.
도 2는 본 발명의 이차원 반도체 물질의 등방성 식각 방법을 나타낸 흐름도이다.
도 3은 게이트 올 어라운드(GAA) 구조에서 전이금속 칼코겐화합물의 등방성 식각 과정을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 이차원 반도체 물질의 등방성 식각 방법을 통해 식각하기 전/후 PdSe2의 광학 현미경 이미지(가/나), 샘플의 단차(다/라) 및 표면 거칠기(마/바)를 측정한 결과이다. (왼쪽 이미지는 식각 전, 오른쪽 이미지는 식각 후의 이미지이다)
도 5는 PdSe2 각각 식각 전, 산화 처리 후, 유기 화학적 기상 처리 후의 성분들을 XPS(X-ray photoelectron spectroscopy)를 통해 분석한 결과이다. 식각 전은 'reference'(검정색), 산화 처리 후는 'Oxidation'(빨간색), 유기 화학적 기상 처리 후는 'Formic acid'(녹색)로 각각 표시하였다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명에서 '등방성 식각(Isotropic etching)'이란 모든 방향에 동일하게 식각이 수행된다는 것을 의미한다. 반대로, '이방성 식각(Anisotropic etching)'이란 특정 방향으로만 식각이 수행된다는 것을 의미한다.
기존 반도체 물질인 실리콘 또는 금속 기반 벌크 재료는 원자간 강한 공유결합을 하고 있는 벌크(bluk)한 형태이기 때문에 식각 시 어느 정도의 표면 손상이나 두께의 변화가 물질 특성 변화에 크게 영향을 끼치지 않는다. 한편, 수 nm 두께의 이차원 전이금속 칼코겐화합물은 원자층 한 층의 변화가 밴드갭 변화와 같은 물질 특성 변화에 직결되기 때문에 종래 기술로 식각 시 표면 손상에 크게 영향을 받으며 하부층의 변화 없이 상부층만 정밀하게 식각하는 것이 매우 중요하다. 따라서 본 발명은 이차원 전이금속 칼코겐화합물을 표면 손상 없이 삼차원 소자 구조에 적용하기 위한 무결함 등방성 식각 방법을 제공하는 것을 목표로 한다.
본 발명에서는 이차원 전이금속 칼코겐화합물이 하나의 원자층 내에서 원자들 간에는 매우 강한 공유결합으로 결합되어 있으나 원자층 간에는 서로 약한 반데르발스 결합을 하고 있는 특성을 이용하여, 이차원 전이금속 칼코겐화합물의 상부 원자층만 변화를 주어 결합을 약하게 하여 원자층 단위로 정밀하게 식각하고, 하부층에는 손상을 받거나 식각되지 않도록 플라즈마 시스템과 고온의 환경을 함께 이용하였다. 플라즈마만 이용하는 경우 이온에 의한 물리적인 충격이 하부 원자층까지 전달될 수 있고, 온도 조절만을 이용하는 경우 고온 환경이 하부층의 구조 및 특성을 변화시킬 수 있으므로, 본 발명에서는 이들을 함께 이용하는 것을 특징으로 한다.
도 1 내지 3은 본 발명의 일 실시예에 따른 이차원 반도체 물질의 등방성 식각 방법을 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 이차원 반도체 물질의 등방성 식각 방법은 리모트 플라즈마 시스템을 이용하는 것을 특징으로 한다. 상기 리모트 플라즈마 시스템은 실제 식각이 수행되는 식각 공간과 플라즈마가 발생하는 방전 공간이 따로 분리된 구조를 가질 수 있다. 예를 들면, 식각 공간과 방전 공간이 각각 다른 챔버에 내에 분리된 구조를 가질 수 있고 또는 한 챔버 내에서 구조물을 통해 분리된 구조를 가질 수 있다. 방전 공간에는 이온, 전자, 라디칼 등을 포함한 다양한 플라즈마 종들이 생성되는데, 리모트 플라즈마 시스템은 공간이 분리된 구조로 인해 방전 공간에 존재하는 모든 플라즈마 종들이 식각 공간에 도달하지는 않는다. 본 발명에서는 플라즈마 종들 중 반응성 있는 산소 라디칼을 이용하는 것을 특징으로 한다. 일 실시예에서, 리모트 플라즈마 시스템은 산소 라디칼을 선택적으로 식각 공간에 공급하기 위해 산소 라디칼만 선택적으로 통과할 수 있는 관통홀을 갖는 구조물을 포함할 수 있고, 방전 공간과 식각 공간은 상기 구조물에 의해 구분될 수 있다. 다른 실시예에서, 리모트 플라즈마 시스템은 산소 라디칼과 할로겐 라디칼을 식각 공간에 공급하기 위해 이들이 선택적으로 통과할 수 있는 관통홀을 갖는 구조물을 포함할 수 있다. 상기 리모트 플라즈마 시스템의 소스(Source)는 마이크로웨이브 소스 또는 RF 소스가 이용될 수 있다. 그러나 본 발명에서는 이를 특별히 한정하지는 않는다.
구체적으로, 본 발명의 이차원 반도체 물질의 등방성 식각 방법은 방전 공간 및 식각 공간이 분리된 리모트 플라즈마 시스템의 식각 공간 내부에 이차원 전이금속 칼코겐화합물층을 구비하는 식각 대상체를 배치시키는 제1 단계, 상기 방전 공간에 발생된 플라즈마 중 산소 라디칼을 추출하여 상기 전이금속 칼코겐화합물층을 표면에 반응시켜 산화물층을 형성하는 제2 단계 및 상기 식각 공간 내에서 상기 산화물층을 선택적으로 제거하는 제3 단계를 포함한다.
상기 제2 단계 동안 상기 전이금속 칼코겐화합물의 노출된 모든 면에서 산소 라디칼과 반응하여, 노출된 모든 면에 산화물층이 형성될 수 있다. 제2 단계 수행 조건에 따라 상기 산화물층의 두께를 제어할 수 있다. 바람직하게는, 상기 산화물층의 두께는 0.5 nm 내지 1 nm 일 수 있다. 상기 산화물층이 너무 두꺼우면 과도하게 식각되거나 반응 시간 내에 산화물층이 모두 식각되지 못하는 문제점이 있고, 상기 산화물층이 너무 얇으면 원자층 한 층이 완벽하게 제거되지 못하는 문제점이 있다.
일 실시예에서, 상기 제3 단계는 액상의 카보닐기 및 카르복실기를 포함하는 유기용매를 기화시켜 상기 식각 공간 내부에 공급하여 상기 산화물층을 선택적으로 식각하는 공정을 포함할 수 있다. 제3 단계 동안, 상기 산화물층은 기화된 유기용매와 반응하여 복합체를 형성할 수 있다. 형성된 복합체는 안정하면서도 휘발성이 매우 높다. 따라서 상기 산화물층은 제3 단계 동안 기화된 유기용매와 반응하여 복합체를 형성함으로써 증발 및 제거되어 식각될 수 있다. 이 때, 복합체는 유기 리간드인 카보닐기 및 카르복실기에 의해 형성될 수 있다. 즉, 산화물을 형성시키는 산소 라디칼은 유기 용매의 카보닐기 및 카르복실기가 물질과 쉽게 결합하여 복합체를 형성할 수 있도록 하는 역할을 한다.
상기 유기용매는 포름산(formic acid), 포름산(formic acid), 아세틸아세톤(Acetylacetone), 헥사플로로아세틸아세톤(Hexafluoroacetylacetone), 에틸렌다이아민테트라아세트산(Ethylenediamine teraacetic acid, EDTA), 나이트릴로트라이아세트산(Nitrilotriacetic acid), 피리딘-2,6-디카르복실산(Pyridine-2,6-dicarboxylic acid, PDCA) 및 옥살산(Oxalic aicd)등으로 이루어진 군 중에서 선택된 어느 하나일 수 있다. 본 발명은 유기 용매의 사용을 통해 화학적 반응을 이용하여 물리적 충격, 공정 온도를 감소시킬 수 있으며 이는 전이금속 칼코겐화합물을 결함없이 식각하는 데 매우 중요한 구성이다. 본 발명에서는 유기용매의 종류를 특별하기 한정하지는 않으며, 카보닐기 및 카르복실기를 포함하는 유기용매면 모두 사용가능하다.
상기 유기용매의 기화는 히팅 시스템(Heating system)에 의해 기화하거나 캐리어 가스에 의한 버블링 방식으로 기화하는 것일 수 있다. 본 발명에서는 유기용매의 기화 방법을 특별히 한정하지는 않는다. 일 실시예에서, 상기 유기용매는 히팅 시스템에 의해 기화되는 것일 수 있다. 구체적으로, 상기 히팅 시스템은 내부에 액체 상태의 유기용매가 구비된 캐니스터 및 상기 캐니스터와 상기 식각 공간을 연결하는 공급 라인을 포함할 수 있다. 상기 유기용매의 기화는 상기 캐니스터와 상기 공급 라인을 히팅하여 수행될 수 있고, 기화된 유기 용매는 공급 라인을 통해 식각 공간에 공급될 수 있다.
상기 제3 단계는 기화된 유기용매를 캐리어 가스와 함께 상기 식각 공간 내부로 공급하는 것일 수 있다. 예를 들면, 상기 캐리어 가스는 질소, 아르곤, 헬륨 및 네온으로 이루어진 군 중에서 선택된 어느 하나일 수 있다.
한편, 다른 실시예에서, 상기 제3 단계는 상기 플라즈마로부터 할로겐 라디칼을 추출하여 상기 산화물층에 반응시킴으로써 상기 산화물층을 선택적으로 식각하는 공정을 포함할 수 있다. 할로겐 라디칼이 산화물층과 반응하여 옥시할라이드기를 형성하게 되면 단순 산화물 혹은 단순 할로젠화합물보다 증기압이 높아져 더 낮은 온도에서 쉽게 제거될 수 있다.
일 실시예에서, 상기 할로겐 라디칼은 플루오린(F), 염소(Cl), 브로민(Br), 아이오딘(I) 중 선택된 어느 하나일 수 있다.
상기 제3 단계에서, 식각 대상체가 위치하는 기판의 온도는 상기 전이금속 칼코겐화합물의 종류에 따라 설정할 수 있으며, 바람직하게는 상기 기판의 온도는 50 내지 700 ℃일 수 있다. 기판의 온도는 기판과 연결된 히터를 통해 조절가능하며 제3 단계에서 기판의 온도를 증가시키고 기판의 온도가 설정값에 도달했을 때 유기용매를 식각 공간 내부로 공급하나, 필요에 따라 제1 단계 이후 온도를 증가시킨 뒤 계속 유지하며 제2 단계와 제3 단계를 반복하여 식각을 진행할수도 있다.
상기 전이금속 칼코겐화합물은 MX2의 화학식으로 표시할 수 있다. 여기서, M은 전이금속원소를, X는 칼코겐 원소를 의미한다. 일 실시예에서, 상기 이차원 전이금속 칼코겐화합물은 MoS2, MoSe2, WS2, WSe2, TiS2, TiSe2, TiTe2, HfS2, HfSe2, HfTe2, ZrS2, ZrSe2, ZrTe2, TcS2, TcSe2, TcTe2, ReS2, ReSe2, ReTe2, PdS2, PdSe2, PtS2 및 PtSe2로 이루어진 군 중에서 선택된 어느 하나일 수 있다.
또한, 본 발명은 전이금속 칼코겐화합물과 사용되는 유기 용매의 조합에 대해서도 특별하게 한정하지는 않는다.
한편, 도 2 및 3을 참조하면, 본 발명은 상기 전이금속 칼코겐화합물층을 원하는 두께로 식각하기 위해 상기 제2 단계 및 상기 제3 단계로 이루어진 사이클을 복수회 수행할 수 있다. 특히 도 3을 참조하면, 본 발명의 제조방법을 복수회 수행할수록 이차원 전이금속 칼코겐화합물 물질로 게이트 올 어라운드(GAA)와 같은 3D 구조의 디바이스를 정밀하게 제조할 수 있음을 확인할 수 있다.
이하 본 발명의 실시예에 대해 상술한다. 다만, 하기에 기재된 실시예는 본 발명의 일부 실시 형태에 불과한 것으로서, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다.
1. 실시예
전이금속 칼코겐화합물은 PdSe2를 이용하였고, 유기용매는 포름산(formic acid)을 이용하였다. 산화 과정은 리모트 플라즈마 시스템에서 100 mTorr, 300 W 조건으로 10 min 진행하였으며 유기용매 처리는 5 Torr, 290℃ 조건에서 1 min간 진행했다. 위 과정을 1 사이클로 하여 1 사이클 당 약 0.7 nm 가량씩 식각 진행했다.
2. 분석 결과
도 4는 본 발명의 일 실시예에 따른 이차원 반도체 물질의 등방성 식각 방법을 통해 식각하기 전/후 PdSe2의 광학 현미경 이미지, 샘플의 단차 및 표면 거칠기를 측정한 결과이다. (왼쪽 이미지는 식각 전, 오른쪽 이미지는 식각 후의 이미지이다)
도 4를 참조하면, 식각 공정 한 사이클 처리 후 PdSe2의 원자층 한 층의 두께 만큼 감소한 것을 확인할 수 있다.(2D 물질 한 층의 두께 : 0.6~0.9 nm) 게다가, 처리 후에 표면 거칠기 또한 개선된 것을 확인할 수 있다. 이는 식각 공정 진행 중 PdSe2에 손상을 주지 않았다는 것을 의미할 수 있다.
도 5는 PdSe2 각각 식각 전, 산화 처리 후, 유기 화학적 기상 처리 후의 성분들을 XPS(X-ray photoelectron spectroscopy)를 통해 분석한 결과이다.
도 5를 참조하면, 산화 처리 후 (붉은선) 측정된 Pd-O, Se-O 산화 피크들이 유기 화학적 기상 처리 후 (녹색선) 나타나지 않는 것을 확인할 수 있다. 이를 통해 PdSe2에 형성된 산화물층들이 유기 용매와 반응하여 모두 제거됐음을 알 수 있다. 또한, Se/Pd의 비율이 2에 가깝게 유지되는 것을 통해 식각 과정이 물질의 결함을 유발하지 않으며 일정 비율만큼의 PdSe2가 제거된 것임을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 방전 공간 및 식각 공간이 분리된 리모트 플라즈마 시스템의 식각 공간 내부에 이차원 전이금속 칼코겐화합물층을 구비하는 식각 대상체를 배치시키는 제1 단계;
    상기 방전 공간에 발생된 플라즈마 중 산소 라디칼을 추출하여 상기 전이금속 칼코겐화합물층을 표면에 반응시켜 산화물층을 형성하는 제2 단계; 및
    상기 식각 공간 내에서 상기 산화물층을 선택적으로 제거하는 제3 단계를 포함하는, 이차원 반도체 물질의 등방성 식각 방법.
  2. 제1항에 있어서,
    상기 제3 단계는 액상의 카보닐기 및 카르복실기를 포함하는 유기용매를 기화시켜 상기 식각 공간 내부에 공급하여 상기 산화물층을 선택적으로 식각하는 공정을 포함하는 것을 특징으로 하는,
    이차원 반도체 물질의 등방성 식각 방법.
  3. 제1항에 있어서,
    상기 제3 단계는 상기 플라즈마로부터 할로겐 라디칼을 추출하여 상기 산화물층에 반응시킴으로써 상기 산화물층을 선택적으로 식각하는 공정을 포함하는 것을 특징으로 하는,
    이차원 반도체 물질의 등방성 식각 방법.
  4. 제3항에 있어서,
    상기 할로겐 라디칼은 플루오린(F), 염소(Cl), 브로민(Br) 및 아이오딘(I)으로 이루어진 군 중에서 선택된 어느 하나인,
    이차원 반도체 물질의 등방성 식각 방법.
  5. 제2항에 있어서,
    상기 유기용매는 포름산(formic acid), 포름산(formic acid), 아세틸아세톤(Acetylacetone), 헥사플로로아세틸아세톤(Hexafluoroacetylacetone), 에틸렌다이아민테트라아세트산(Ethylenediamine teraacetic acid, EDTA), 나이트릴로트라이아세트산(Nitrilotriacetic acid), 피리딘-2,6-디카르복실산(Pyridine-2,6-dicarboxylic acid, PDCA) 및 옥살산(Oxalic aicd)으로 이루어진 군 중에서 선택된 어느 하나인,
    이차원 반도체 물질의 등방성 식각 방법.
  6. 제1항에 있어서,
    상기 전이금속 칼코겐화합물은 MoS2, MoSe2, WS2, WSe2, TiS2, TiSe2, TiTe2, HfS2, HfSe2, HfTe2, ZrS2, ZrSe2, ZrTe2, TcS2, TcSe2, TcTe2, ReS2, ReSe2, ReTe2, PdS2, PdSe2, PtS2 및 PtSe2로 이루어진 군 중에서 선택된 어느 하나인,
    이차원 반도체 물질의 등방성 식각 방법.
  7. 제2항에 있어서,
    상기 제3 단계에서 상기 유기용매는 히팅 시스템에 의해 기화되는 것인,
    이차원 반도체 물질의 등방성 식각 방법.
  8. 제2항에 있어서,
    상기 제3 단계는 기화된 유기용매를 캐리어 가스와 함께 상기 식각 공간 내부로 공급하는 것인,
    이차원 반도체 물질의 등방성 식각 방법.
  9. 제8항에 있어서,
    상기 캐리어 가스는 질소, 아르곤, 헬륨 및 네온으로 이루어진 군 중에서 선택된 어느 하나인,
    이차원 반도체 물질의 등방성 식각 방법.
  10. 제1항에 있어서,
    상기 제2 단계 및 상기 제3 단계로 이루어진 사이클을 복수회 수행하는,
    이차원 반도체 물질의 등방성 식각 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010138999A1 (en) * 2009-06-01 2010-12-09 The Australian National University Plasma etching of chalcogenides
KR20200131391A (ko) * 2019-05-13 2020-11-24 울산과학기술원 전이금속-칼코젠 화합물 패턴 구조체, 그의 제조 방법, 및 그를 포함한 2차원 평면형 소자용 전극
KR20210112614A (ko) * 2020-03-05 2021-09-15 울산대학교 산학협력단 전이금속 칼코겐 화합물 박막 및 그 제조방법
KR20220161474A (ko) * 2020-04-01 2022-12-06 램 리써치 코포레이션 반도체 재료의 선택적인 정밀 에칭

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010138999A1 (en) * 2009-06-01 2010-12-09 The Australian National University Plasma etching of chalcogenides
KR20200131391A (ko) * 2019-05-13 2020-11-24 울산과학기술원 전이금속-칼코젠 화합물 패턴 구조체, 그의 제조 방법, 및 그를 포함한 2차원 평면형 소자용 전극
KR20210112614A (ko) * 2020-03-05 2021-09-15 울산대학교 산학협력단 전이금속 칼코겐 화합물 박막 및 그 제조방법
KR20220161474A (ko) * 2020-04-01 2022-12-06 램 리써치 코포레이션 반도체 재료의 선택적인 정밀 에칭

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Hui Zhu, et al., Remote Plasma Oxidation and Atomic Layer Etching of MoS2, pp.19119-19126, ACS Appl. Mater. Interfaces 2016, 8. 1부.* *
Ting He, et al., Etching Techniques in 2D Materials, Adv. Mater. Technol. 2019, 4, 1900064 1부.* *

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