KR20240079709A

KR20240079709A - 발광 표시 장치

Info

Publication number: KR20240079709A
Application number: KR1020220162868A
Authority: KR
Inventors: 유호진; 김세준
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-11-29
Filing date: 2022-11-29
Publication date: 2024-06-05

Abstract

본 명세서에 따른 발광 표시 장치는 표시 영역 및 상기 표시 영역 주변의 비 표시 영역을 포함하는 기판, 및 상기 표시 영역에 배치된 서브 픽셀을 포함하고, 상기 서브 픽셀은 상기 기판 위에 있는 도전 배선들 및 박막 트랜지스터, 상기 도전 배선들 및 상기 박막 트랜지스터 위에 있는 오버코트층, 상기 오버코트층 위에 있는 발광 소자층, 및 상기 발광 소자층과 상기 기판 사이에 있는 단차 보상층을 포함할 수 있다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}

본 명세서는 발광 표시 장치에 관한 것이다.

발광 표시 장치는 고속의 응답 속도를 가지며, 소비 전력이 낮고, 액정 표시 장치와 달리 별도의 광원이 필요하지 않는 자체 발광이므로 차세대 평판 표시 장치로 주목 받고 있다.

발광 표시 장치는 2개의 전극 사이에 개재된 발광층을 포함하는 발광 소자의 발광을 통해서 영상을 표시한다. 이때, 발광 소자의 발광에 따라 발생되는 광은 전극과 기판 등을 통해서 외부로 방출된다. 발광 표시 장치는 개구율을 고려하여 상부 전극을 향해 출사되는 빛을 이용하여 화상을 표시하는 상부 발광 방식이 널리 이용되고 있다.

이러한 상부 발광 방식의 발광 표시 장치는 박막 트랜지스터 및 금속 배선들을 형성한 후 상부를 평탄화하기 위해 오버코트층이 형성되고, 오버코트층 위에 발광소자층이 형성된다.

그러나, 상부 발광 방식의 발광 표시 장치는 박막 트랜지스터 및 금속 배선들의 두께 차이에 의해 이후 형성되는 오버코트층에 단차가 발생될 수 있다. 이에 따라, 오버코트층 상에 배치되는 발광소자층에 단차가 발생되어 발광 효율이 저하되는 문제점이 있었다.

위에서 설명한 배경기술의 내용은 본 명세서의 발명자가 본 명세서의 실시예를 도출하기 위해 보유하고 있었거나, 본 명세서의 실시예를 도출 과정에서 습득한 기술 정보로서, 반드시 본 명세서의 출원 이전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.

본 명세서는 발광소자층에 단차가 발생되는 것을 방지하여, 발광 효율을 향상시킬 수 있는 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.

본 명세서의 실시예에 따른 해결하고자 하는 과제들은 위에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재 내용으로부터 본 명세서의 기술 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

위에서 언급된 과제의 해결 수단 이외의 본 명세서의 다양한 예에 따른 구체적인 사항들은 아래의 기재 내용 및 도면들에 포함되어 있다.

본 명세서에 따른 발광 표시 장치는 발광소자층에 단차가 발생되는 것을 방지함으로써, 발광 효율을 향상시켜 보다 저전력 구동이 가능하게 할 수 있다.

위에서 언급된 해결하고자 하는 과제, 과제 해결 수단, 효과의 내용은 청구범위의 필수적인 특징을 특정하는 것은 아니므로, 청구범위의 권리 범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.

도 1은 본 명세서에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 화소를 나타내는 등가 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 화소의 구조를 나타내는 단면도이다.
도 4는 본 명세서의 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다.
도 5는 본 명세서의 또 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다.
도 6은 본 명세서의 또 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.

구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.

제 1, 제 2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 명세서의 기술적 사상 내에서 제 2 구성요소일 수도 있다.

본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.

"적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제 1, 제 2, 및 제 3 구성요소의 적어도 하나"의 의미는 제 1, 제 2, 또는 제 3 구성요소뿐만 아니라, 제 1, 제 2, 및 제 3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.

본 명세서에서 "발광 표시 장치"는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 유기발광 표시모듈(OLED Module)과 같은 표시장치를 포함할 수 있다. 그리고, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 차량용 또는 자동차용 장치(automotive apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자 장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.

따라서, 본 명세서에서의 표시장치는 OLED 모듈 등과 같은 표시장치 자체, 및 OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.

그리고, 몇몇 예에서는, 표시패널과 구동부 등으로 구성되는 OLED 모듈을 "표시장치"로 표현하고, OLED 모듈을 포함하는 완제품으로서의 전자장치를 "세트장치"로 구별하여 표현할 수도 있다. 예를 들면, 표시장치는 유기발광(OLED)의 표시패널과, 표시패널을 구동하기 위한 제어부인 소스 PCB를 포함할 수 있다. 세트장치는 소스 PCB에 전기적으로 연결되어 세트장치 전체를 구동하는 세트 제어부인 세트 PCB를 더 포함할 수 있다.

본 명세서의 실시예에 사용되는 표시패널은 유기전계발광(OLED: Organic Light Emitting Diode) 표시패널, 및 전계발광 표시패널(electroluminescent display panel) 등의 모든 형태의 표시패널이 사용될 수 있으며. 실시예가 이에 한정되는 것은 아니다.

표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이 기판과, 어레이 기판 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 기판 상에 배치되는 봉지 기판 또는 인캡슐레이션(Encapsulation) 기판 등을 포함하여 구성될 수 있다. 봉지 기판은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 기판 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노사이즈의 물질층(nano-sized material layer), 및 양자점(quantum dot) 발광층 등을 포함할 수 있다. 다른 예로는 마이크로 발광 다이오드를 포함할 수 있다.

표시 패널은 표시 패널에 부착되는 금속판(metal plate)과 같은 후면(backing) 또는 배면을 더 포함할 수 있다. 다른 구조, 예를 들면, 다른 물질로 이루어진 다른 구조가 포함될 수도 있다.

본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.

이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.

도 1은 본 명세서에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.

도 1을 참고하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)는 표시 패널(101)을 포함할 수 있다. 표시 패널(101)은 복수의 서브 픽셀(PX)이 배치되는 표시 영역(AA)과, 표시 영역(AA)의 주변에 배치되는 비 표시 영역(NA)을 포함할 수 있다.

표시 영역(AA)의 서브 픽셀(PX)은 액티브 층으로 산화물 반도체 물질을 사용하는 박막 트랜지스터를 포함할 수 있다.

표시 영역(AA)에는 복수의 데이터 라인(DL) 및 복수의 게이트 라인(GL)이 배치될 수 있다. 예를 들어, 복수의 데이터 라인(DL)은 행(Row) 또는 열(Column)로 배치될 수 있고, 복수의 게이트 라인(RL)은 열(Column) 또는 행(Row)으로 배치될 수 있다. 그리고 데이터 라인(DL)과 게이트 라인(GL)에 의해 정의되는 영역에는 서브 픽셀(PX)이 배치될 수 있다.

복수의 게이트 라인(GL)은 복수의 스캔 라인 및 복수의 발광제어라인 등을 포함할 수 있다. 복수의 스캔 라인 및 복수의 발광제어라인은 서브 픽셀(PX)에 배치되는 서로 다른 종류의 트랜지스터들(예를 들어, 스캔 트랜지스터, 발광제어 트랜지스터)의 게이트 노드에 서로 다른 종류의 게이트 신호(예를 들어, 스캔 신호, 발광제어신호)를 전달하는 배선들 일 수 있다.

비 표시 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있다. 또한, 비 표시 영역(NA)은 표시 패널(101)의 기판이 구부러지는 벤딩 영역(BA)을 더 포함할 수 있으나, 본 명세서의 실시예들은 이에 한정되지 않는다. 예를 들어, 벤딩 영역(BA)은 표시 영역(AA)에 구성될 수 있다.

게이트 구동부(103)는 표시 패널(101)의 기판 상에 직접 형성되는 박막 트랜지스터를 포함할 수 있다. 예를 들어, 게이트 구동부(103)는 다결정 실리콘 반도체층을 갖는 박막 트랜지스터, 산화물 반도체층을 갖는 박막 트랜지스터, 또는 다결정 실리콘 반도체층을 갖는 박막 트랜지스터와 산화물 반도체층을 갖는 박막 트랜지스터를 한 쌍을 이루어 구성될 수 있다. 비 표시 영역(NA)과 표시 영역(AA) 각각에 배치된 박막 트랜지스터에 동일한 반도체 물질로 구성될 때, 비 표시 영역(NA)과 표시 영역(AA) 각각에 배치된 박막 트랜지스터는 동일한 공정에서 동시에 진행될 수 있다.

이러한 산화물 반도체층을 갖는 박막 트랜지스터 및 다결정 실리콘 반도체층을 갖는 박막 트랜지스터는 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능하다.

게이트 구동부(103)는 복수의 게이트 라인(GL)에 게이트 온(On) 전압의 스캔 신호를 순차적으로 공급하거나 정해진 순서로 공급함으로써, 표시 영역의 각 화소 행들을 순차적으로 구동시키거나 정해진 순서에 따라 구동시킨다. 여기서, 게이트 구동부(103)는 스캔 구동부라고도 한다. 여기서 화소 행은 하나의 게이트 라인에 연결된 화소들이 이루는 행을 일컫는다. 게이트 구동부(103)는 본 명세서의 실시예에 따른 표시 장치와 같이, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(101)의 기판 상에 직접 배치될 수 있다. 게이트 구동부(103)는 시프트 레지스터(Shift Register), 레벨 시프터(Level Shifter) 등을 포함할 수 있다.

게이트 구동부(103)는 게이트 라인(GL)의 한 종류인 복수의 스캔 라인으로 스캔 신호들을 출력하는 스캔 구동 회로와 게이트 라인의 다른 종류인 복수의 발광제어라인으로 발광제어신호들을 출력하는 발광 구동 회로를 포함할 수 있다.

본 명세서의 일 실시예에 따른 표시 장치(100)는 데이터 구동부(104)를 더 포함할 수 있다. 그리고 데이터 구동부(104)는 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하고, 게이트 구동부(103)에 의해 특정 게이트 라인이 구동될 때 데이터 전압을 복수의 데이터 라인(DL)으로 공급한다.

데이터 라인(DL)은 벤딩 영역(BA)을 통과하도록 배치될 수 있으며 다양한 데이터 라인(DL)이 배치되어 데이터 패드를 통해 데이터 구동부(104)와 연결될 수 있다.

벤딩 영역(BA)은 표시 패널(101)의 기판이 굽어지는 영역일 수 있다. 표시 패널(101)의 기판은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다.

도 2는 도 1에 도시된 화소를 나타내는 등가 회로도이다.

도 2를 참고하면, 본 발명의 일 실시예에 따른 발광 표시 장치의 하나의 서브 화소(PX)는 화소 회로(PC) 및 발광 소자(ED)를 포함한다.

화소 회로(PC)는 게이트 라인(GL)과 데이터 라인(DL)에 의해 정의된 화소 영역의 회로 영역에 마련되고, 인접한 게이트 라인(GL)과 데이터 라인(DL) 및 제 1 구동 전원(VDD)에 연결된다. 이러한 화소 회로(PC)는 게이트 라인(GL)으로부터의 게이트 온 신호(GS)에 응답하여 데이터 라인(DL)으로부터의 데이터 전압(Vdata)에 따라 발광 소자(ED)의 발광을 제어한다. 일 예에 따른 화소 회로(PC)는 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT), 및 커패시터(Cst)를 포함한다.

스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제 1 소스/드레인 전극, 및 구동 박막 트랜지스터(DT)의 게이트 전극에 연결된 제 2 소스/드레인 전극을 포함한다. 이러한 스위칭 박막 트랜지스터(ST)는 게이트 라인(GL)에 공급되는 게이트 온 신호(GS)에 따라 턴-온되어 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)을 구동 박막 트랜지스터(DT)의 게이트 전극에 공급한다.

구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 제 2 소스/드레인 전극에 연결된 게이트 전극, 제 1 구동 전원(VDD)에 연결된 제 1 소스/드레인 전극(또는 드레인 전극), 및 발광 소자(ED)에 연결된 제 1 소스/드레인(또는 소스 전극)을 포함한다. 이러한 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)로부터 공급되는 데이터 전압(Vdata)을 기반으로 하는 게이트-소스 전압에 따라 턴-온되어 제 1 구동 전원(VDD)으로부터 발광 소자(ED)에 공급되는 데이터 신호를 제어한다.

커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 접속되어 구동 박막 트랜지스터(DT)의 게이트 전극에 공급되는 데이터 전압(Vdata)에 대응되는 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(DT)의 턴-온시킨다. 이때, 커패시터(Cst)는 다음 프레임에서 스위칭 박막 트랜지스터(ST)를 통해 데이터 전압(Vdata)이 공급될 때까지 구동 박막 트랜지스터(DT)의 턴-온 상태를 유지시킨다.

발광 소자(ED)는 화소 영역의 발광 영역에 마련되고 화소 회로(PC)로부터 공급되는 데이터 신호에 따라 발광한다. 일 예로서, 발광 소자(ED)는 구동 박막 트랜지스터(DT)의 소스 전극에 연결된 제 1 전극, 제 2 구동 전원(VSS)에 연결된 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 마련된 발광층을 포함할 수 있다. 여기서, 발광층은 유기 발광층, 무기 발광층, 및 양자점 발광층 중 어느 하나를 포함하거나, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.

이와 같은, 본 명세서의 일 실시예에 따른 발광 표시 장치의 하나의 서브 화소(PX)는 데이터 전압(Vdata)에 따른 구동 박막 트랜지스터(DT)의 게이트-소스 전압에 따라 발광 소자(ED)에 공급되는 데이터 신호를 제어하여 발광 소자(ED)를 발광시킴으로써 소정의 영상을 표시하게 된다.

도 3은 본 명세서의 일 실시예에 따른 화소의 구조를 나타내는 단면도이다.

도 3을 참고하면, 본 명세서의 일 실시예에 따른 발광 표시 장치(100)는 박막 트랜지스터 기판(110) 및 컬러필터 기판(190)을 포함할 수 있다.

박막 트랜지스터 기판(110)은 하부 기판(111), 차광층(112), 도전 배선들(120), 버퍼층(113), 구동 박막 트랜지스터(130), 커패시터(140), 게이트 절연층(115), 하부 절연층(116), 상부 절연층(117), 오버코트층(119), 단차 보상층(160), 발광 소자층(170) 및 뱅크(180)를 포함할 수 있다.

하부 기판(111)은 표시 영역(AA) 및 표시 영역(AA) 주변의 비 표시 영역(NA)을 포함할 수 있다. 표시 영역(AA)은 발광 영역(EA)과 비 발광 영역(NEA)을 갖는 복수의 서브 픽셀을 포함할 수 있다. 비 표시 영역(AA)은 패드 영역일 수 있다.

비 표시 영역(AA)은 도전 패드(151) 및 패드 보호 전극(153)을 포함할 수 있다. 도전 패드(151)는 하부 기판(111)에 구성된 전극들 중 어느 하나와 연결될 수 있다. 패드 보호 전극(153)은 도전 패드(151) 위에 구성될 수 있다. 패드 보호 전극(153)은 도전 패드(151)를 덮을 수 있다. 패드 보호 전극(153)은 외부의 수분 등으로부터 도전 패드(151)를 보호할 수 있다.

본 명세서의 일 실시예는 패드 보호 전극(153)이 도전 패드(151)를 덮고 있기 때문에, 도전 패드(151)가 외부로 노출되지 않아 공기 중 수분에 의한 도전 패드(151)의 부식이 방지될 수 있다. 이에 따라, 도전 패드(151)의 부식 등에 의한 구동 IC 불량이 감소될 수 있다.

하부 기판(111)은 유리 재질로 이루어지지만, 구부리거나 휠 수 있는 투명한 플라스틱 재질, 예로서, 폴리이미드 재질로 이루어질 수 있다. 플라스틱 재질을 하부 기판(111)의 재질로 이용할 경우에는, 하부 기판(111) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.

차광층(112)은 하부 기판(111)과 제1 및 제2 액티브층(131, 141) 사이에 구성될 수 있다. 차광층(112)은 하부 기판(111)을 통해서 제1 및 제2 액티브층(131, 141) 쪽으로 입사되는 광을 차단함으로써 외부 광에 의한 트랜지스터의 문턱 전압 변화를 최소화 내지 방지할 수 있다. 선택적으로, 차광층(112)은 트랜지스터의 드레인 전극(138D)에 전기적으로 연결되어 해당 트랜지스터의 하부 게이트 전극의 역할을 할 수도 있으며, 이 경우 광에 의한 특성 변화뿐만 아니라 바이어스 전압에 따른 트랜지스터의 문턱 전압 변화를 최소화 내지 방지할 수 있다.

도전 배선들(120)은 하부 기판(111)과 버퍼층(113) 사이에 구성될 수 있다. 도전 배선들(120)은 제1 도전 배선(121), 제2 도전 배선(122) 및 제3 도전 배선(123)을 포함할 수 있다. 예를 들어, 제1 도선 배선(121) 및 제2 도선 배선(122)은 데이터 라인을 통해 공급되는 기준 전압(Vref)과 데이터 전압(Vdata)을 박막 트랜지스터(130)의 소스 전극(138S) 또는 드레인 전극(138D)에 공급할 수 있다. 예를 들어, 제3 도선 배선(123)은 고전위 전원 라인을 통해 공급되는 고전위 전원 전압(VDD)을 박막 트랜지스터(130)의 소스 전극(138S) 또는 드레인 전극(138D)에 공급하거나, 저전위 전원 라인을 통해 공급되는 저전위 전원 전압(VSS)을 발광 소자층(EL)의 캐소드 전극에 공급할 수 있다. 예를 들어, 제3 도전 배선(123) 위에는 보조 배선(124)이 추가로 구성될 수 있다. 예를 들어, 도전 배선들(120)은 차광층(112)과 동일한 공정을 이용하여 동시에 구성될 수 있으며, 동일한 도전성 물질을 포함할 수 있다.

버퍼층(113)은 하부 기판(111) 위에 구성될 수 있다. 버퍼층(113)은 차광층(112), 제1 도선 배선(121) 및 제2 도전 배선(122)의 상면 및 측면 전체를 덮을 수 있다. 버퍼층(113)은 박막 트랜지스터의 제조 공정 중 고온 공정시 하부 기판(111)에 함유된 물질이 트랜지스터층으로 확산되는 것을 차단하는 역할을 한다. 또한, 버퍼층(113)은 외부의 수분이나 습기가 발광 소자 쪽으로 침투하는 것을 방지하는 역할을 한다. 예를 들어, 버퍼층(113)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예를 들어, 버퍼층(113)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화막과 실리콘 질화막이 교번하여 적층된 구조를 가질 수도 있다.

구동 박막 트랜지스터(130)는 제1 차광층(112a)과 중첩되도록 버퍼층(113) 상에 구성될 수 있다. 구동 박막 트랜지스터(130)는 제1 액티브층(131), 제1 게이트 전극(135), 소스 전극(138S) 및 드레인 전극(138D)을 포함할 수 있다.

제1 액티브층(131)은 버퍼층(113) 상에 구성될 수 있다. 제1 액티브층(131)은 채널 영역(131C)과 채널 영역(131C)의 양측에 마련된 드레인 영역(131D) 및 소스 영역(131S)을 포함할 수 있다. 즉, 제1 액티브층(131)은 게이트 절연층(115)의 에칭 공정시 에칭 가스에 의해 도체화되는 드레인 영역(131D)과 소스 영역(131S), 및 도체화되지 않은 채널 영역(131C)을 포함할 수 있다. 이 경우, 드레인 영역(131D)과 소스 영역(131S)은 채널 영역(131C)을 사이에 두고 서로 나란하게 이격 배치될 수 있다. 예를 들어, 제1 액티브층(131)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있다.

게이트 절연층(115)은 제1 액티브층(131)의 채널 영역(131C) 위에 구성될 수 있다. 게이트 절연층(115)은 제1 액티브층(131)의 채널 영역(131C) 상에만 섬 형태로 형성될 수도 있고, 제1 액티브층(131)을 포함하는 하부 기판(111) 또는 버퍼층(113)의 전면(前面) 전체에 형성될 수도 있다.

제1 게이트 전극(135)은 제1 액티브층(131)의 채널 영역(131C)과 중첩되도록 게이트 절연층(115) 위에 구성될 수 있다. 제1 게이트 전극(135)은 에칭 공정을 이용한 게이트 절연층(115)의 패터닝 공정시 에칭 가스에 의해 제1 액티브층(131)의 채널 영역(131C)이 도체화되지 않도록 하는 마스크 역할을 할 수 있다. 예를 들어, 제1 게이트 전극(135)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어 질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

하부 절연층(116)은 하부 기판(111) 위에 구성될 수 있다. 하부 절연층(116)은 제1 게이트 전극(135)과 소스 전극(138S) 및 드레인 전극(138D) 사이에 배치될 수 있다. 하부 절연층(116)은 게이트 전극(135)의 양끝단에 위치한 제1 액티브층(131)의 드레인 영역(131D) 및 소스 영역(131S) 위에 구성될 수 있다. 예를 들어, 하부 절연층(116)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질을 포함할 수 있다. 예를 들어, 하부 절연층(116)은 벤조사이클로부텐(benzocyclobutene) 또는 포토아크릴(photo acryl)과 같은 유기 물질로 이루어질 수도 있다.

소스 전극(138S)은 제1 액티브층(131)의 소스 영역(131S)에 전기적으로 연결될 수 있다. 드레인 전극(138D)은 제1 액티브층(131)의 드레인 영역(131D)에 전기적으로 연결될 수 있다. 소스 전극(138S)과 드레인 전극(138D)은 동일한 금속 재질로 구성될 수 있다. 예를 들어, 소스 전극(138S)과 드레인 전극(138D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금 등을 포함할 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

커패시터(140)는 제2 차광층(112b)과 중첩되도록 버퍼층(113) 위에 구성될 수 있다. 커패시터(140)는 제2 액티브층(141) 및 제2 게이트 전극(145)을 포함할 수 있다.

제2 액티브층(141)은 버퍼층(113) 상에 구성될 수 있다. 제2 액티브층(141)은 채널 영역(141C)과 채널 영역(141C)의 양측에 마련된 드레인 영역(141D) 및 소스 영역(141S)을 포함할 수 있다. 즉, 제2 액티브층(141)은 게이트 절연층(115)의 에칭 공정시 에칭 가스에 의해 도체화되는 드레인 영역(141D)과 소스 영역(141S), 및 도체화되지 않은 채널 영역(141C)을 포함할 수 있다. 이 경우, 드레인 영역(141D)과 소스 영역(141S)은 채널 영역(141C)을 사이에 두고 서로 나란하게 이격 배치될 수 있다. 예를 들어, 제2 액티브층(141)은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon), 산화물(oxide) 및 유기물(organic material) 중 어느 하나로 이루어진 반도체 물질로 구성될 수 있다.

게이트 절연층(115)은 제2 액티브층(141)의 채널 영역(141C) 위에 구성될 수 있다. 게이트 절연층(115)은 제2 액티브층(141)의 채널 영역(141C) 상에만 섬 형태로 형성될 수도 있고, 제2 액티브층(141)을 포함하는 하부 기판(111) 또는 버퍼층(113)의 전면(前面) 전체에 형성될 수도 있다.

제2 게이트 전극(145)은 제2 액티브층(141)의 채널 영역(141C)과 중첩되도록 게이트 절연층(115) 위에 구성될 수 있다. 제2 게이트 전극(145)은 에칭 공정을 이용한 게이트 절연층(115)의 패터닝 공정시 에칭 가스에 의해 제2 액티브층(141)의 채널 영역(141C)이 도체화되지 않도록 하는 마스크 역할을 할 수 있다. 예를 들어, 제2 게이트 전극(145)은 제1 게이트 전극(135)과 동일한 공정을 이용하여 동시에 구성될 수 있으며, 동일한 물질을 포함할 수 있다.

상부 절연층(117)은 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)를 덮도록 하부 기판(111) 전체에 구성될 수 있다. 상부 절연층(117)은 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)를 보호할 수 있다. 상부 절연층(117)은 구동 박막 트랜지스터(130)의 드레인 전극(138D)과 소스 전극(138S) 및 하부 절연층(116)을 덮을 수 있다. 상부 절연층(117)은 커패시터(140)의 제2 게이트 전극(145)을 덮을 수 있다. 예를 들어, 상부 절연층(119)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질을 포함할 수 있다.

오버코트층(119)은 하부 기판(111) 위에 구성될 수 있다. 오버코트층(119)은 상부 절연층(117) 위에 구성될 수 있다. 오버코트층(119)은 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140) 위에 구성될 수 있다. 오버코트층(119)은 아래에 구성된 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)에 의해, 복수의 평탄부(119a) 및 비평탄부(119b)를 포함할 수 있다. 즉, 오버코트층(119)은 아래에 구성된 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)의 상부를 평탄화하기 위해 구성되나, 아래에 금속 배선들에 의해 완전하게 평탄화되지 않을 수 있다. 이에 따라, 오버코트층(119)은 복수의 평탄부(119a) 및 비평탄부(119b)를 포함할 수 있다.

복수의 평탄부(119a)는 발광 소자층(170)과 접촉된 영역일 수 있다. 복수의 평탄부(119a)는 제1 평탄부(119a)일 수 있다. 제1 평탄부(119a)는 제2 평탄부(119b)보다 하부 기판(111)으로부터 멀게 배치될 수 있다. 제1 평탄부(119a)는 제2 평탄부(119b)보다 하부 기판(111)으로부터 높게 위치할 수 있다. 복수의 평탄부(119a)는 제1 전극(171)과 접촉될 수 있다. 예를 들어, 복수의 평탄부(119a)는 하부 기판(111)으로부터의 거리가 가장 먼 오버코트층(119)의 최상면일 수 있다.

비평탄부(119b)는 복수의 평탄부(119a) 사이에 배치될 수 있다. 비평탄부(119b)는 제2 평탄부(119b)일 수 있다. 제2 평탄부(119b)는 제1 평탄부(119a)보다 하부 기판(111)으로부터 가깝게 배치될 수 있다. 제2 평탄부(119b)는 제1 평탄부(119a)보다 하부 기판(111)으로부터 낮게 위치할 수 있다. 비평탄부(119b)와 발광 소자층(170) 사이에는 단차 보상층(160)이 배치될 수 있다.

본 명세서에 일 실시예에 따른 단차 보상층(160)은 제1 단차 보상층(161)일 수 있다. 제1 단차 보상층(161)은 제2 평탄부(119b)위에 구성될 수 있다. 예를 들어, 제1 단차 보상층(161)은 단층 구조를 가질 수 있다. 예를 들어, 복수의 비평탄부(119b)는 제1 전극(171)과 접촉된 오버코트층(119)의 최상면을 제외한 나머지 영역일 수 있다. 예를 들어, 오버코트층(119)은 폴리이미드나 아크릴 수지와 같은 유기막으로 구성될 수 있다.

서프 픽셀은 발광 영역(EA) 및 비 발광 영역(NEA)을 포함할 수 있다. 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)는 발광 영역(EA)에 구성 될 수 있다. 이에 따라, 이후 형성되는 오버코트층(119)의 표면은 하부에 배치된 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)를 구성하는 금속층의 두께에 따라 평탄하지 않을 수 있다. 이에 따라, 이후 구성되는 발광 소자층(170)의 두께가 균일하지 않을 수 있으며, 발광 효율이 저하될 수 있다. 본 명세서의 일 실시예는 상술한 오버코트층(119)의 표면에 단차가 발생되는 것을 보상하기 위하여, 발광 영역(EA)에 단차 보상층(160)을 구성할 수 있다.

단차 보상층(160)은 도전 배선들(120)에 대응되도록 발광 소자층(170)과 하부 기판(111) 사이에 구성될 수 있다. 단차 보상층(160)은 도전 배선들(120) 중 발광 영역(EA)에 구성되며, 상부에 보조 배선이 형성되지 않은 제2 도전 배선(122)에 대응되도록 하부 기판(111) 위에 구성될 수 있다. 예를 들어, 발광 영역(EA)에 복수 개의 제2 도전 배선(122)이 구성되는 경우, 단차 보상층(160)은 복수 개의 제2 도선 배선(122) 각각에 대응되도록 마련될 수 있다.

단차 보상층(160)은 발광 소자층(170) 아래에 구성될 수 있다. 단차 보상층(160)은 발광 소자층(170)의 제1 전극(171)과 오버코트층(119) 사이에 구성될 수 있다. 단차 보상층(160)은 발광 소자층(170)의 상면과 제1 전극(171)의 하면에 각각 접촉될 수 있다.

단차 보상층(160)은 오버코트층(119)의 비평탄부(119b)에 구성될 수 있다. 단차 보상층(160)은 오버코트층(119b)의 비평탄부(119b)의 상면을 따라 구성될 수 있다. 단차 보상층(160)은 오버코트층(119)의 비평탄부(119b)와 제1 전극(171) 사이에 구성될 수 있다. 이에 따라, 제1 전극(171)은 오버코트층(119) 및 단차 보상층(160) 각각과 접촉될 수 있다. 예를 들어, 제1 전극(171)의 일부 영역은 오버코트층(119)의 평탄부(119a)와 접촉될 수 있다. 예를 들어, 제1 전극(171)의 일부 영역을 제외한 나머지 영역은 오버코트층(119)의 비평탄부(119b) 위에 있는 단차 보상층(160)과 접촉될 수 있다.

단차 보상층(160)은 도전 배선들(120)에 대응되도록 구성될 수 있다. 단차 보상층(160)은 도전 배선들(120)들 상부 및 도전 배선들(120)의 주변 영역 상부에 구성될 수 있다. 이에 따라, 단차 보상층(160)의 폭(W1)은 도전 배선들(120)들의 폭(W2)보다 크게 구성될 수 있다. 예를 들어, 본 명세서의 일 실시예에 따른 단차 보상층(160)은 비 표시 영역(NA)에 구성된 패드 보호 전극(153)과 동일한 공정을 이용하여 동시에 형성될 수 있으며, 동일한 재질로 구성될 수 있다. 예를 들어, 단차 보상층(160)은 투명 도전성 물질 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 포함할 수 있다. 이에 따라, 본 명세서의 일 실시예는 추가 마스크 공정없이 단차 보상층(160)을 구성할수 있다.

본 명세서의 일 실시예는 오버 코팅층(119)과 발광 소자층(170) 사이에 단차 보상층(160)이 구성됨으로써, 오버 코팅층(119)의 단차를 보상하여 이후 형성되는 발광 소자층(170)의 표면을 평탄화 할 수 있다. 이에 따라, 본 명세서의 일 실시예는 발광 소자층(170)의 단차를 보상하여 두께 균일도를 향상시킬 수 있으며, 발광 효율을 향상시킬 수 있다. 또한, 본 명세서의 일 실시예는 발광 효율을 향상시킴으로써, 저전력 구동이 가능하게 할 수 있다.

발광 소자층(170)은 오버코트층(119) 위에 구성될 수 있다. 발광 소자층(170)은 제1 전극(171), 발광층(173) 및 제2 전극(172)을 포함할 수 있다.

제1 전극(171)은 오버코트층(119) 위에 구성될 수 있다. 예를 들어, 제1 전극(171)은 오버코트층(119) 및 단차 보상층(160) 각각과 접촉될 수 있다. 제1 전극(171)의 일부 영역은 오버코트층(119)의 평탄부(119a)와 접촉될 수 있다. 제1 전극(171)의 일부 영역을 제외한 나머지 영역은 오버코트층(119)의 비평탄부(119b) 위에 있는 단차 보상층(160)과 접촉될 수 있다.

예를 들어, 제1 전극(171)은 제1 컨택홀(CH1)을 통해 구동 박막 트랜지스터(130)의 드레인 전극(188D)과 연결될 수 있다. 제1 컨택홀(CH1)은 오버코트층(119)에 구성될 수 있다. 예를 들어, 제1 전극(171)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 티타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다.

뱅크(180)는 오버코트층(119) 상에서 각 서브 화소의 제1 전극(171)을 일측 및 타측을 덮도록 형성될 수 있다. 뱅크(180)는 각 서브 화소의 발광 영역을 정의하는 화소 정의막일 수 있다. 예를 들어, 뱅크(180)은 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질로 형성될 수 있다. 이 경우, 뱅크(180)은 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함할 수 있다. 뱅크(180)는 블랙 매트릭스(193)와 대응되게 배치될 수 있다.

발광층(173)은 제1 전극(171) 위에 구성될 수 있다. 발광층(173)은 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성될 수 있다.

제2 전극(172)은 발광층(173)을 사이에 두고 제1 전극(171)과 대향하며, 발광층(173)의 상부면 및 측면 상에 구성될 수 있다. 제2 전극(172)은 액티브 영역 전체 면에 일체로 구성될 수 있다. 제2 전극(172)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 투명 도전막으로 이루어질 수 있다.

컬러필터 기판(190)은 상부 기판(191), 컬러필터층(192) 및 블랙 매트릭스(193)를 포함할 수 있다.

상부 기판(191)은 하부 기판(111)과 대향하며 구성될 수 있다. 상부 기판(191)은 유리 재질로 이루어지지만, 구부리거나 휠 수 있는 투명한 플라스틱 재질, 예로서, 폴리이미드 재질로 이루어질 수 있다. 플라스틱 재질을 상부 기판(191)의 재질로 이용할 경우에는, 상부 기판(191) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.

컬러필터층(192)은 상부 기판(191)에 구성될 수 있다. 컬러필터층(192)은 상부 기판(191)의 서브 픽셀 각각에 구성될 수 있다. 예를 들어, 컬러필터층(192)은 각각의 서브 픽셀에 대응되는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다. 본 명세서의 일 실시예는 백색의 발광 소자층(170)에서 백색광이 방출되기 때문에, 서브 픽셀 별로 패턴 형성된 컬러필터층(192)이 구비됨으로서 컬러 화상이 구현될 수 있다.

블랙 매트릭스(193)는 상부 기판(191)에 구성된다. 블랙 매트릭스(193)는 각각의 서브 픽셀 사이의 경계에 구성될 수 있다. 블랙 매트릭스(193)는 서브 픽셀 내에서 비 발광 영역(NEA)에 구성될 수 있다. 블랙 매트릭스(193)는 뱅크(180)와 대응되도록 구성될 수 있다. 블랙 매트릭스(193)는 뱅크(180)와 마주보도록 구성될 수 있다. 예를 들어, 블랙 매트릭스(193)의 폭은 뱅크(180)의 폭보다 작게 구성될 수 있다.

블랙 매트릭스(193)는 각각의 컬러 필터를 통해 통과하는 빛이 서로 중첩되거나 혼합되지 않도록 각각의 컬러 필터 사이에 구성될 수 있다. 블랙 매트릭스(193)는 컬러필터층(192)을 통과한 빛의 방출 영역을 구획할 수 있다.

본 명세서의 일 실시예는 충진층(195) 및 댐(198)을 더 포함할 수 있다.

충진층(195)은 박막 트랜지스터 기판(110) 및 컬러필터 기판(190)의 사이에 구성될 수 있다. 박막 트랜지스터 기판(110)과 컬러필터 기판(190)을 합착하는 경우, 박막 트랜지스터 기판(110)과 컬러필터 기판(190) 사이의 이격 공간에 별도의 물질을 충진하지 않는 경우, 발광 표시 장치(100)의 외부로부터 침투하는 수분 및 산소에 상대적으로 취약할 수 있다. 이에 따라, 충진층(195)은 박막 트랜지스터 기판(110)과 컬러필터 기판(190) 사이의 이격 공간에 형성되어, 수분 및 산소가 표시 패널의 내부로 침투 되는 것을 방지할 수 있다. 예를 들어, 충진층(195)은 베이스 수지 및 게터(getter)를 포함할 수 있다. 베이스 수지는 바인더 화합물로부터 형성된 수지 조성물로서, 게터를 분산시킬 수 있다. 충진층(190)은 발광 소자층(170) 위에 구성될 수 있다.

댐(198)은 비표시 영역(NA)에서 박막 트랜지스터 기판(110)과 컬러필터 기판(190) 사이에 구성될 수 있다. 댐(198)은 충진층(195)를 둘러싸도록 구성될 수 있다. 댐(198)은 박막 트랜지스터 기판(110)과 컬러필터 기판(190) 각각에 접촉하도록 구성될 수 있다. 댐(198)은 박막 트랜지스터 기판(110)과 컬러필터 기판(190)을 합착시켜, 충진층(195)의 접착력을 보강할 수 있다. 댐(198)은 발광 표시 장치(100)의 측면으로부터 침투하는 수분 및 산소를 차단할 수 있다. 예를 들어, 댐(198)은 박막 트랜지스터 기판(110)과 컬러필터 기판(190) 사이의 구성 요소들을 밀봉하는 부재로서, 실런트(Sealant)로 지칭될 수 있다.

이하의 설명에서는, 변경된 구성들에 대해서만 상세히 설명하고, 나머지 구성들에 대해서는 도 3과 동일한 도면 부호를 부여하고, 그에 대한 중복 설명은 생략하거나 간략히 설명하기로 한다.

도 4는 본 명세서의 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다. 도 4는 단차 보상층의 다른 실시예에 관한 것으로서, 단차 보상층이 적층 구조를 가지는 것을 제외하고는 본 명세서의 일 실시예와 동일하다. 따라서, 이하에서는 상이한 구성에 대해서만 설명된다.

도 4를 참고하면, 본 발명의 다른 실시예에 따른 단차 보상층(160)은 제1 단차 보상층(161) 및 제2 단차 보상층(162)을 포함할 수 있다. 제1 단차 보상층(161) 및 제2 단차 보상층(162)은 순차적으로 적층된 적층 구조를 가질 수 있다. 제1 단차 보상층(161)은 오버코트층(119) 위에 구성될 수 있다. 제1 단차 보상층(161)은 오버코트층(119)의 비평탄부(119b) 중 하부 기판(111)과 가장 가까운 영역에 구성될 수 있다. 제1 단차 보상층(161)은 제2 도전 배선(122)의 주변 영역과 대응되도록 구성될 수 있다. 제1 단차 보상층(161)의 두께는 제2 도전 배선(122)의 두께와 동일하거나 작게 구성될 수 있다. 이에 따라, 본 명세서의 다른 실시예는 제2 도전 배선(122)의 두께에 따른 제2 도전 배선(122) 주변 영역의 단차를 1차로 보상할 수 있다.

제2 단차 보상층(162)은 제1 단차 보상층(161)과 발광 소자층(170) 사이에 구성될 수 있다. 제2 단차 보상층(162)은 제1 단차 보상층(161)의 상부 전면에 구성될 수 있다. 제2 단차 보상층(162)은 제1 단차 보상층(161)을 덮도록 구성될 수 있다. 제2 단차 보상층(162)의 폭은 제1 단차 보상층(161)의 폭 보다 넓게 구성될 수 있다. 이에 따라, 본 명세서의 다른 실시예는 박막 트랜지스터(130)와 커패시터(140)의 금속층에 따른, 박막 트랜지스터(130)와 커패시터(140) 주변 영역의 단차를 추가로 보상할 수 있다. 예를 들면, 제1 단차 보상층(161)을 이용하여 1차로 단차를 보상하고, 제2 단차 보상층(162)을 이용하여 2차로 단차를 보상할 수 있다.

본 명세서의 다른 실시예는 오버 코팅층(119)과 발광 소자층(170) 사이에 제1 및 제2 단차 보상층(161, 162)이 서로 다른 폭을 가지고 순차적으로 구성됨으로써, 오버 코팅층(119)의 단차를 보상하여 이후 형성되는 발광 소자층(170)의 표면을 평탄화 할 수 있다. 이에 따라, 본 명세서의 다른 실시예는 발광 소자층(170)의 단차를 보상하여 두께 균일도를 향상시킬 수 있으며, 발광 효율을 향상시킬 수 있다. 또한, 본 명세서의 다른 실시예는 발광 효율을 향상시킴으로써, 저전력 구동이 가능하게 할 수 있다.

도 5는 본 명세서의 또 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다. 도 5는 단차 보상층의 또 다른 예에 관한 것으로서, 제1 단차 보상층이 오버코트층과 절연층 사이에 구성되는 제3 단차 보상층으로 대체 되는 것을 것을 제외하고는 본 명세서의 일 실시예와 동일하다. 따라서, 이하에서는 상이한 구성에 대해서만 설명된다.

도 5를 참고하면, 본 발명의 또 다른 실시예에 따른 상부 절연층(117)은 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)를 덮도록 하부 기판(111) 전체에 구성될 수 있다. 상부 절연층(117)은 아래에 구성된 도전 배선들(120), 박막 트랜지스터(130) 및 커패시터(140)의 금속층에 의해 복수의 평탄부(117a) 및 비평탄부(117b)를 포함할 수 있다.

상부 절연층(117)의 복수의 평탄부(117a)는 오버코트층(119)과 접촉된 영역일 수 있다. 예를 들어, 복수의 평탄부(117a)는 하부 기판(111)으로부터의 거리가 가장 먼 상부 절연층(117)의 최상면일 수 있다.

상부 절연층(117)의 비평탄부(117b)는 상부 절연층(117)의 복수의 평탄부(117a) 사이에 배치될 수 있다. 상부 절연층(117)의 비평탄부(117b)는 박막 트랜지스터(130) 및 커패시터(140)와 중첩되지 않는 영역일 수 있다. 예를 들어, 복수의 비평탄부(117b)는 오버코트층(119)과 접촉된 상부 절연층(117)의 최상면을 제외한 나머지 영역일 수 있다.

단차 보상층(160)은 제3 단차 보상층(163)을 포함할 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)에 구성될 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)의 상면을 따라 구성될 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)와 오버코트층(119) 사이에 구성될 수 있다. 이에 따라, 오버코트층(171)은 상부 절연층(117) 및 제3 단차 보상층(163) 각각과 접촉될 수 있다. 예를 들어, 오버코트층(119)의 일부 영역은 상부 절연층(117)의 평탄부(117a)와 접촉될 수 있다. 예를 들어, 오버코트층(119)의 일부 영역을 제외한 나머지 영역은 상부 절연층(117)의 비평탄부(117b) 위에 있는 제3 단차 보상층(163)과 접촉될 수 있다.

제3 단차 보상층(163)은 도전 배선들(120)에 대응되도록 구성될 수 있다. 제3 단차 보상층(163)은 도전 배선들(120)들 상부 및 도전 배선들(120)의 주변 영역 상부에 구성될 수 있다. 이에 따라, 제3 단차 보상층(163)의 폭(W1)은 도전 배선들(120)들의 폭(W2)보다 크게 구성될 수 있다. 예를 들어, 제3 단차 보상층(163)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질을 포함할 수 있다.

본 명세서의 또 다른 실시예는 상부 절연층(117)과 오버 코팅층(119) 사이에 제3 단차 보상층(163)이 구성됨으로써, 오버 코팅층(119)의 단차를 보상하여 이후 형성되는 발광 소자층(170)의 표면을 평탄화 할 수 있다. 이에 따라, 본 명세서의 또 다른 실시예는 발광 소자층(170)의 단차를 보상하여 두께 균일도를 향상시킬 수 있으며, 발광 효율을 향상시킬 수 있다.

도 6은 본 명세서의 또 다른 실시예에 따른 화소의 구조를 나타내는 단면도이다. 도 6은 단차 보상층의 또 다른 예에 관한 것으로서, 단차 보상층이 오버코트층과 절연층 사이에 구성된 제3 단차 보상층을 포함하는 것을 제외하고는 도 3을 참고로 설명된 본 명세서의 일 실시예와 동일하다. 따라서, 이하에서는 상이한 구성에 대해서만 설명된다.

도 6을 참고하면, 본 명세서의 또 다른 실시예에 따른 발광 표시장치는 발광 소자층(170)과 기판(111) 사이에 있는 단차 보상층(160)을 포함할 수 있다. 단차 보상층(160)은 제3 단차 보상층(163) 및 제1 단차 보상층(161)을 포함할 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)에 구성될 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)의 상면을 따라 구성될 수 있다. 제3 단차 보상층(163)은 상부 절연층(117)의 비평탄부(117b)와 오버코트층(119) 사이에 구성될 수 있다. 이에 따라, 오버코트층(171)은 상부 절연층(117) 및 제3 단차 보상층(163) 각각과 접촉될 수 있다.

제3 단차 보상층(163)은 도전 배선들(120)과 중첩되지 않을 수 있다. 제3 단차 보상층(163)은 도전 배선들(120)의 주변 영역에 대응되도록 구성될 수 있다. 예를 들어, 제3 단차 보상층(163)의 두께는 도전 배선들(120) 각각의 두께와 동일한 두께를 가질 수 있다. 이에 따라, 제3 단차 보상층(163)은 보다 정밀하게 도전 배선들(120)에 의해 형성된 단차를 보상할 수 있다. 예를 들어, 제3 보상층(163)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx)과 같은 무기 물질을 포함할 수 있다.

오버코트층(119)은 제3 단차 보상층(163) 위에 구성될 수 있다. 오버코트층(119)은 제3 단차 보상층(163) 상면 및 상부 절연층(117) 상면을 덮을 수 있다. 이 때, 오버코트층(190)의 비평탄부(119b)는 제3 단차 보상층(163)에 의에 1차 단차 보상이 이루어질 수 있다. 1차 단차 보상이 이루어진 오버코트층(119)의 비평탄부(119b)와 제1 전극(171) 사이에는 2차 단차 보상을 위한 제1 단차 보상층(161)이 구성될 수 있다.

본 명세서의 또 다른 실시예는 발광 소자층(170)과 기판(111) 사이에 단차 보상층(160)이 구성됨으로써, 상부 절연층(117) 및 오버 코팅층(119)의 단차를 보상하여 이후 형성되는 발광 소자층(170)의 표면을 평탄화 할 수 있다. 이에 따라, 본 명세서의 또 다른 실시예는 발광 소자층(170)의 단차를 보상하여 두께 균일도를 향상시킬 수 있으며, 발광 효율을 향상시킬 수 있다.

또한, 본 명세서의 또 다른 실시예는 상부 절연층(117)과 오버코트층(119) 사이에 제3 단차 보상층(163)을 구성하여 1차 단차 보상을 수행하고, 오버 코팅층(119)과 발광 소자층(170) 사이에 제1 단차 보상층(160)을 구성하여 2차 단차 보상을 함으로써, 오버 코팅층(119)의 단차를 보다 효율적으로 보상하여 이후 형성되는 발광 소자층(170)의 표면을 평탄화 할 수 있다. 이에 따라, 본 명세서의 또 다른 실시예는 발광 소자층(170)의 단차를 보상하여 두께 균일도를 더욱 향상시킬 수 있으며, 발광 효율을 더욱 향상시킬 수 있다. 또한, 본 명세서의 일 실시예는 발광 효율을 향상시킴으로써, 저전력 구동이 가능하게 할 수 있다.

상기 도 3 내지 도 6의 실시예를 통해 볼수 있듯이 단차 보상층(160, 161, 162, 163)은 기판(111)과 발광 소자층(171)사이에 단층 또는 복수의 층으로 구성할 수 있으며, 발광 소자층 아래의 단차를 개선하여 발광 효율을 향상시킬 수 있다.

본 명세서의 실시예에 따른 발광 표시 장치는 다음과 같이 설명될 수 있다.

본 명세서의 실시예에 따른 발광 표시 장치는 표시 영역 및 상기 표시 영역 주변의 비 표시 영역을 포함하는 기판, 및 상기 표시 영역에 배치된 서브 픽셀을 포함하고, 상기 서브 픽셀은 상기 기판 위에 있는 도전 배선들 및 박막 트랜지스터, 상기 도전 배선들 및 상기 박막 트랜지스터 위에 있는 오버코트층, 상기 오버코트층 위에 있는 발광 소자층, 및 상기 발광 소자층과 상기 기판 사이에 있는 단차 보상층을 포함할 수 있다.

서브 픽셀은 상기 도전 배선들 및 박막 트랜지스터와 중첩된 발광 영역을 포함하며, 상기 단차 보상층은 상기 발광 영역에서 상기 발광 소자층 아래에 있을 수 있다.

발광 소자층은 상기 오버코트층 위에 있는 제1 전극, 발광층 및 제2 전극을 포함하며, 상기 제1 전극은 상기 오버코트층 및 상기 단차 보상층 각각과 접촉될 수 있다.

발광 소자층은 상기 오버코트층 위에 있는 제1 전극, 발광층 및 제2 전극을 포함하며, 상기 단차 보상층은 상기 오버코트층과 상기 제1 전극 사이에 있을 수 있다.

오버코트층은 상기 발광 소자층과 접촉된 복수의 평탄부, 및 상기 복수의 평탄부 사이의 비평탄부를 포함하며, 상기 단차 보상층은 상기 오버코트층의 비평탄부와 상기 발광 소자층 사이에 있을 수 있다.

단차 보상층의 폭은 상기 도전 배선들의 폭보다 넓을 수 있다.

기판 위에 있으며, 상기 비 표시 영역에 마련된 도전 패드, 및 상기 도전 패드를 덮는 패드 보호 전극을 더 포함할 수 있다.

단차 보상층은 상기 패드 보호 전극과 동일한 재질로 구성될 수 있다.

단차 보상층은 도전성 물질을 포함할 수 있다.

단차 보상층은 상기 오버코트층 위에 있는 제1 단차 보상층, 및 상기 제1 단차 보상층과 상기 발광 소자층 사이에 있는 제2 단차 보상층을 포함할 수 있다.

제2 단차 보상층은 상기 제1 단차 보상층의 상부 전면에 구성될 수 있다.

제1 단차 보상층과 상기 제2 단차 보상층은 서로 다른 폭을 가질 수 있다.

제1 단차 보상층은 상기 도전 배선들과 중첩되지 않을 수 있다.

제1 단차 보상층의 두께는 상기 도전 배선들의 두께와 동일할 수 있다.

오버코트층 아래에 배치된 절연층을 더 포함하고, 상기 단차 보상층은 상기 오버코트층과 상기 절연층 사이에 있을 수 있다.

절연층은 상기 오버코트층과 접촉된 복수의 평탄부, 및 상기 복수의 평탄부 사이의 비평탄부를 포함하며, 상기 단차 보상층은 상기 절연층의 비평탄부와 상기 오버코트층 사이에 있을 수 있다.

단차 보상층은 무기막일 수 있다.

단차 보상층은 상기 오버코트층 위에 있는 제1 단차 보상층, 및 상기 오버코트층과 상기 오버코트층 아래에 있는 절연층 사이에 구성된 제3 단차 보상층을 포함할 수 있다.

제3 단차 보상층은 상기 도전 배선들과 중첩되지 않을 수 있다.

제3 단차 보상층의 두께는 상기 도전 배선들의 두께와 동일할 수 있다.

본 명세서에 따른 발광 표시 장치는 발광 표시 패널 및 발광 표시 패널에 내장된 게이트 구동 회로부를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 명세서에 따른 발광 표시 장치는 모바일 디바이스, 영상 전화기, 스마트 와치(smart watch), 와치 폰(watch phone), 웨어러블 기기(wearable device), 폴더블 기기(foldable device), 롤러블 기기(rollable device), 벤더블 기기(bendable device), 플렉서블 기기(flexible device), 커브드 기기(curved device), 전자 수첩, 전자 책, PMP(portable multimedia player), PDA(personal digital assistant), MP3 플레이어, 모바일 의료기기, 데스크탑 PC(desktop PC), 랩탑 PC(laptop PC), 넷북 컴퓨터(netbook computer), 워크스테이션(workstation), 네비게이션, 차량용 네비게이션, 차량용 표시장치, 텔레비전, 월페이퍼(wall paper) 표시장치, 샤이니지(signage) 기기, 게임기기, 노트북, 모니터, 카메라, 캠코더, 및 가전 기기 등에 적용될 수 있다.

이상에서 설명한 본 명세서는 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 명세서의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 명세서의 범위는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 명세서의 범위에 포함되는 것으로 해석되어야 한다.

100: 발광 표시 장치 103: 게이트 구동부
104: 데이터 구동부 110: 박막 트랜지스터 기판
111: 하부 기판 112: 차광층
113: 버퍼층 115: 게이트 절연층
116: 하부 절연층 117: 상부 절연층
119: 오버코트층 120: 도전 배선들
130: 박막 트랜지스터 131: 제1 액티브층
135: 제1 게이트 전극 138: 소스 전극 및 드레인 전극
140: 커패시터 141: 제1 액티브층
145: 제2 게이트 전극 151: 도전 패드
153: 패드 보호 전극 160: 단차 보상층
161: 제1 단차 보상층 162: 제2 단차 보상층
163: 제3 단차 보상층 170: 발광 소자층
171: 제1 전극 172: 제2 전극
173: 발광층 180: 뱅크
190: 컬러필터 기판 191: 상부 기판
192: 컬러필터층 193: 블랙 매트릭스
195: 충진층 198: 댐

Claims

표시 영역 및 상기 표시 영역 주변의 비 표시 영역을 포함하는 기판; 및
상기 표시 영역에 배치된 서브 픽셀을 포함하고,
상기 서브 픽셀은,
상기 기판 위에 있는 도전 배선들 및 박막 트랜지스터;
상기 도전 배선들 및 상기 박막 트랜지스터 위에 있는 오버코트층;
상기 오버코트층 위에 있는 발광 소자층; 및
상기 발광 소자층과 상기 기판 사이에 있는 단차 보상층을 포함하는, 발광 표시 장치.
제 1 항에 있어서,
상기 서브 픽셀은 상기 도전 배선들 및 박막 트랜지스터와 중첩된 발광 영역을 포함하며,
상기 단차 보상층은 상기 발광 영역에서 상기 발광 소자층 아래에 있는, 발광 표시 장치.
제 2 항에 있어서,
상기 발광 소자층은 상기 오버코트층 위에 있는 제1 전극, 발광층 및 제2 전극을 포함하며,
상기 제1 전극은 상기 오버코트층 및 상기 단차 보상층 각각과 접촉된, 발광 표시 장치.
제 2 항에 있어서,
상기 발광 소자층은 상기 오버코트층 위에 있는 제1 전극, 발광층 및 제2 전극을 포함하며,
상기 단차 보상층은 상기 오버코트층과 상기 제1 전극 사이에 있는, 발광 표시 장치.
제 1 항에 있어서,
상기 오버코트층은 상기 발광 소자층과 접촉된 복수의 평탄부, 및 상기 복수의 평탄부 사이의 비평탄부를 포함하며,
상기 단차 보상층은 상기 오버코트층의 비평탄부와 상기 발광 소자층 사이에 있는, 발광 표시 장치.
제 1 항에 있어서,
상기 단차 보상층의 폭은 상기 도전 배선들의 폭보다 넓은, 발광 표시 장치.
제 1 항에 있어서,
상기 기판 위에 있으며, 상기 비 표시 영역에 마련된 도전 패드; 및
상기 도전 패드를 덮는 패드 보호 전극을 더 포함하는, 발광 표시 장치.
제 7 항에 있어서,
상기 단차 보상층은
상기 패드 보호 전극과 동일한 재질로 구성된, 발광 표시 장치.
제 8 항에 있어서,
상기 단차 보상층은 도전성 물질을 포함하는, 발광 표시 장치.
제 2 항에 있어서,
상기 단차 보상층은,
상기 오버코트층 위에 있는 제1 단차 보상층; 및
상기 제1 단차 보상층과 상기 발광 소자층 사이에 있는 제2 단차 보상층을 포함하는, 발광 표시 장치.
제 10 항에 있어서,
상기 제2 단차 보상층은 상기 제1 단차 보상층의 상부 전면에 구성되는, 발광 표시 장치.
제 10 항에 있어서,
상기 제1 단차 보상층과 상기 제2 단차 보상층은 서로 다른 폭을 가지는, 발광 표시 장치.
제 10 항에 있어서,
상기 제1 단차 보상층은 상기 도전 배선들과 중첩되지 않는, 발광 표시 장치.
제 10 항에 있어서,
상기 제1 단차 보상층의 두께는 상기 도전 배선들의 두께와 동일한 발광 표시 장치.
제 1 항에 있어서,
상기 오버코트층 아래에 배치된 절연층을 더 포함하고,
상기 단차 보상층은 상기 오버코트층과 상기 절연층 사이에 있는, 발광 표시 장치.
제 15 항에 있어서,
상기 절연층은 상기 오버코트층과 접촉된 복수의 평탄부, 및 상기 복수의 평탄부 사이의 비평탄부를 포함하며,
상기 단차 보상층은 상기 절연층의 비평탄부와 상기 오버코트층 사이에 있는, 발광 표시 장치.
제 15 항에 있어서,
상기 단차 보상층은 무기막인, 발광 표시 장치.
제 1 항에 있어서,
상기 단차 보상층은,
상기 오버코트층 위에 있는 제1 단차 보상층; 및
상기 오버코트층과 상기 오버코트층 아래에 있는 절연층 사이에 구성된 제3 단차 보상층을 포함하는, 발광 표시 장치.
제 18 항에 있어서,
상기 제3 단차 보상층은 상기 도전 배선들과 중첩되지 않는, 발광 표시 장치.
제 18 항에 있어서,
상기 제3 단차 보상층의 두께는 상기 도전 배선들의 두께와 동일한, 발광 표시 장치.