KR20240027706A - Member for forming solder bumps - Google Patents
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Abstract
땜납 범프 형성용 부재(1)는, 회로 부재(21)의 전극(22)으로의 땜납 범프(S2)의 형성에 이용되는 부재이며, 제1 면(2a) 및 제1 면(2a)과 반대 측의 제2 면(2b)을 갖는 본체부(2)를 구비하고, 본체부(2)에 있어서, 제1 면(2a) 측에는, 땜납 입자(S1)가 유지되는 복수의 오목부(3)가 마련되며, 제1 면(2a)을 포함하는 오목부(3)의 구성 부분은, 땜납 입자(S1)의 융점에 있어서 변형 가능한 변형부(6)를 갖고 있다.The solder bump forming member 1 is a member used to form the solder bump S2 on the electrode 22 of the circuit member 21, and is opposite to the first surface 2a and the first surface 2a. It has a main body portion (2) having a second surface (2b) on the side, and in the main body portion (2), on the first surface (2a) side, a plurality of concave portions (3) in which solder particles (S1) are held. is provided, and the constituent part of the concave portion 3 including the first surface 2a has a deformable portion 6 that is deformable at the melting point of the solder particles S1.
Description
본 개시는, 땜납 범프 형성용 부재에 관한 것이다.This disclosure relates to a member for forming solder bumps.
최근, 전자 부품을 고밀도 실장하는 수법의 하나로서, 플립 칩 실장이 알려져 있다. 플립 칩 실장에서는, 예를 들면 일방의 회로 부재에 마련된 전극에 미리 땜납 범프를 형성하고, 일방의 회로 부재의 전극과 타방의 회로 부재의 전극을 땜납 범프의 용융에 의하여 접합한다. 이로써, 회로 부재끼리의 접속 구조체가 형성된다.Recently, flip chip packaging has been known as one of the techniques for high-density packaging of electronic components. In flip chip mounting, for example, a solder bump is formed in advance on an electrode provided on one circuit member, and the electrode of one circuit member is joined to the electrode of the other circuit member by melting the solder bump. In this way, a connection structure between circuit members is formed.
전극에 땜납 범프를 형성하는 기술로서는, 예를 들면 특허문헌 1에 기재된 땜납 범프 형성 방법이 있다. 이 종래의 땜납 범프 형성 방법에서는, 기판의 전극의 상호 간격에 대응하여 복수의 오목부를 형성한 위치 결정판을 준비하고, 당해 위치 결정판의 각 오목부 내에 땜납 입자를 각각 배치한다. 다음으로, 외주면이 점착면인 전사 롤을 위치 결정판의 표면에서 굴림으로써, 전사 롤의 점착면에 땜납 입자를 전사한다. 그리고, 점착재를 마련한 기판의 전극에 전사 롤을 굴림으로써, 전사 롤로부터 기판의 전극에 땜납 입자를 전사한다.As a technique for forming solder bumps on an electrode, for example, there is a solder bump forming method described in
상기 특허문헌 1에 기재된 땜납 범프 형성 방법과 같은 수법에서는, 전극으로의 땜납 입자의 전사의 확실성을 담보하는 관점에서는, 위치 결정판의 오목부로부터 돌출되는 땜납 볼의 높이가 정렬되어 있는 것이 바람직하다. 그러나, 예를 들면 수μm 레벨의 간격에서의 전극 사이의 접속에 이용되는 것 같은 미소한 땜납 입자를 이용하는 것 같은 경우에서는, 땜납 입자의 형상을 정렬하는 것이 어려워, 전극으로의 땜납 입자의 전사의 확실성의 담보가 어렵다는 문제가 있었다.In a method such as the solder bump forming method described in
본 개시는, 상기 과제의 해결을 위하여 이루어진 것이며, 땜납 입자의 형상을 정렬하지 않고도 전극으로의 땜납 입자의 전사의 확실성을 담보할 수 있는 땜납 범프 형성용 부재를 제공하는 것을 목적으로 한다.The present disclosure was made to solve the above problems, and its purpose is to provide a member for forming solder bumps that can ensure the reliability of transfer of solder particles to an electrode without aligning the shape of the solder particles.
본 개시의 일 측면에 관한 땜납 범프 형성용 부재는, 회로 부재의 전극으로의 땜납 범프의 형성에 이용되는 땜납 범프 형성용 부재로서, 제1 면 및 제1 면과 반대 측의 제2 면을 갖는 본체부를 구비하고, 본체부에 있어서, 제1 면 측에는, 땜납 입자가 유지되는 복수의 오목부가 마련되며, 제1 면을 포함하는 오목부의 구성 부분은, 땜납 입자의 융점에 있어서 변형 가능한 변형부를 갖고 있다.A member for forming solder bumps according to one aspect of the present disclosure is a member used for forming solder bumps on an electrode of a circuit member, and has a first surface and a second surface opposite to the first surface. It has a main body portion, and in the main body portion, a plurality of concave portions in which solder particles are held are provided on a first surface side, and a constituent part of the concave portion including the first surface has a deformable portion that is deformable at the melting point of the solder particles. there is.
이 땜납 범프 형성용 부재에서는, 복수의 오목부에 땜납 입자를 유지하고, 전사 대상이 되는 전극과 함께 열 및 압력을 부가함으로써, 전극 상에 땜납 범프를 형성할 수 있다. 이 땜납 범프 형성용 부재에서는, 제1 면을 포함하는 오목부의 구성 부분이, 땜납 입자의 융점에 있어서 변형 가능한 변형부를 갖고 있다. 이로써, 전극을 제1 면 측에 압압하여 열을 부가했을 때에 변형부가 변형되어, 오목부에 유지된 땜납 입자를 전극 측에 노출시킬 수 있다. 따라서, 이 땜납 범프 형성용 부재에서는, 땜납 입자의 형상을 정렬하지 않고도 전극으로의 땜납 입자의 전사의 확실성을 담보할 수 있다.In this solder bump forming member, solder bumps can be formed on the electrode by holding solder particles in a plurality of recesses and applying heat and pressure together with the electrode to be transferred. In this solder bump forming member, the constitutive portion of the concave portion including the first surface has a deformable portion that can be deformed at the melting point of the solder particles. Accordingly, when the electrode is pressed against the first surface side and heat is added, the deformed portion is deformed, and the solder particles held in the concave portion can be exposed to the electrode side. Therefore, in this member for forming solder bumps, the reliability of transfer of solder particles to the electrode can be ensured without aligning the shapes of the solder particles.
변형부는, 제1 면으로부터 오목부의 깊이 방향으로, 당해 오목부의 깊이의 1/2 이상의 두께로 마련되어 있어도 된다. 변형부를 일정한 두께로 마련함으로써, 전극을 제1 면 측에 압압하여 열을 부가했을 때의 변형부의 변형량을 충분히 확보할 수 있다. 따라서, 땜납 입자의 형상을 정렬하지 않는 경우이더라도, 오목부에 유지된 땜납 입자를 보다 확실히 전극 측에 노출시킬 수 있어, 전극으로의 땜납 입자의 전사의 확실성을 담보할 수 있다.The deformation portion may be provided in the depth direction of the concave portion from the first surface to have a thickness of 1/2 or more of the depth of the concave portion. By providing the deformed portion with a constant thickness, it is possible to ensure a sufficient amount of deformation of the deformed portion when the electrode is pressed against the first surface and heat is applied. Therefore, even in the case where the shapes of the solder particles are not aligned, the solder particles held in the concave portion can be exposed to the electrode side more reliably, thereby ensuring the certainty of transfer of the solder particles to the electrode.
본체부의 제2 면 측에는, 땜납 입자의 융점에 있어서 변형부보다 높은 체적 탄성률을 갖는 기체부가 마련되어 있어도 된다. 이 경우, 땜납 범프 형성용 부재의 보형성을 적합하게 유지할 수 있어, 전사 중의 땜납 입자의 유지 성능을 보다 확실히 담보할 수 있다.On the second surface side of the main body portion, a base portion having a higher bulk modulus of elasticity than the deformation portion at the melting point of the solder particles may be provided. In this case, the retention properties of the solder bump forming member can be appropriately maintained, and the retention performance of solder particles during transfer can be more reliably secured.
복수의 오목부의 각각에 땜납 입자가 단체(單體)로 배치되어 있어도 된다. 이 경우, 비교적 큰 입경의 땜납 입자를 일정한 확실성으로 전극에 전사할 수 있다.Solder particles may be arranged individually in each of the plurality of recesses. In this case, solder particles with a relatively large particle size can be transferred to the electrode with a certain degree of certainty.
복수의 오목부의 각각에 땜납 입자가 복수 배치되어 있어도 된다. 이 경우, 오목부 내에 유지되는 땜납 입자의 체적을 조정하기 쉬워져, 전극에 형성된 땜납 범프의 크기나 높이를 일정한 범위로 정렬하는 것이 용이해진다. 또, 전극과 땜납 입자가 접촉하는 확률을 높일 수 있어, 전극 상으로의 땜납 범프의 형성을 보다 확실히 실시할 수 있다.A plurality of solder particles may be arranged in each of the plurality of recesses. In this case, it becomes easy to adjust the volume of solder particles held in the concave portion, and it becomes easy to align the size and height of the solder bumps formed on the electrode within a certain range. Additionally, the probability of contact between the electrode and the solder particles can be increased, and the formation of solder bumps on the electrode can be performed more reliably.
본체부의 제1 면 측에는, 얼라인먼트 마크가 마련되어 있어도 된다. 이로써, 오목부에 유지된 땜납 입자와 전극의 위치 맞춤이 용이해진다. 따라서, 전극 상의 목표 위치에 땜납 입자를 한층 양호한 정밀도로 형성할 수 있다.An alignment mark may be provided on the first surface side of the main body portion. This makes it easy to align the solder particles held in the concave portion with the electrode. Accordingly, solder particles can be formed at the target position on the electrode with much greater precision.
본 개시에 의하면, 땜납 입자의 형상을 정렬하지 않고도 전극으로의 땜납 입자의 전사의 확실성을 담보할 수 있다.According to the present disclosure, the reliability of transfer of solder particles to the electrode can be ensured without aligning the shape of the solder particles.
도 1은 본 개시의 일 실시형태에 관한 땜납 범프 형성용 부재의 구성을 나타내는 모식적인 단면도이다.
도 2의 (a) 및 (b)는, 땜납 범프 형성 장치의 구성의 일례를 모식적으로 나타내는 도이다.
도 3은 접속 구조체의 구성의 일례를 나타내는 모식적인 단면도이다.
도 4는 땜납 범프 형성 방법의 일례를 나타내는 플로차트이다.
도 5는 땜납 범프 형성의 공정을 나타내는 모식적인 단면도이다.
도 6은 도 5의 후속의 공정을 나타내는 모식적인 단면도이다.
도 7은 도 6의 후속의 공정을 나타내는 모식적인 단면도이다.
도 8은 도 7의 후속의 공정을 나타내는 모식적인 단면도이다.
도 9는 도 8의 후속의 공정을 나타내는 모식적인 단면도이다.
도 10의 (a)~(c)는, 땜납 범프 형성용 부재의 변형예를 나타내는 모식적인 단면도이다.
도 11의 (a) 및 (b)는, 땜납 입자의 변형예를 나타내는 모식적인 요부(要部) 확대 단면도이다.1 is a schematic cross-sectional view showing the configuration of a member for forming solder bumps according to an embodiment of the present disclosure.
FIG. 2(a) and FIG. 2(b) are diagrams schematically showing an example of the configuration of a solder bump forming device.
Figure 3 is a schematic cross-sectional view showing an example of the structure of the connection structure.
Figure 4 is a flow chart showing an example of a method for forming solder bumps.
Figure 5 is a schematic cross-sectional view showing the solder bump formation process.
FIG. 6 is a schematic cross-sectional view showing the subsequent process of FIG. 5.
FIG. 7 is a schematic cross-sectional view showing the subsequent process of FIG. 6.
FIG. 8 is a schematic cross-sectional view showing a subsequent process of FIG. 7.
FIG. 9 is a schematic cross-sectional view showing the subsequent process of FIG. 8.
10(a) to 10(c) are schematic cross-sectional views showing modified examples of members for forming solder bumps.
Figures 11 (a) and (b) are schematic enlarged cross-sectional views showing modified examples of solder particles.
이하, 도면을 참조하면서, 본 개시의 일 측면에 관한 땜납 범프 형성용 부재의 적합한 실시형태에 대하여 상세하게 설명한다.Hereinafter, with reference to the drawings, preferred embodiments of a member for forming solder bumps according to one aspect of the present disclosure will be described in detail.
본 명세서에 있어서, "~"를 이용하여 나타난 수치 범위는, "~"의 전후에 기재되는 수치를 각각 최솟값 및 최댓값으로서 포함한다. 본 명세서에 있어서 단계적으로 기재되어 있는 수치 범위의 상한값 또는 하한값은, 다른 단계의 수치 범위의 상한값 또는 하한값으로 치환해도 된다.In this specification, the numerical range indicated using “~” includes the numerical values written before and after “~” as the minimum and maximum values, respectively. In this specification, the upper or lower limit of the numerical range described in stages may be replaced with the upper or lower limit of the numerical range of another stage.
[땜납 범프 형성용 부재의 구성][Configuration of members for forming solder bumps]
도 1은, 본 개시의 일 실시형태에 관한 땜납 범프 형성용 부재의 구성을 나타내는 모식적인 단면도이다. 도 1에 나타내는 땜납 범프 형성용 부재(1)는, 예를 들면 회로 부재의 전극에 땜납 범프를 형성할 때에 이용되는 부재이다. 도 1에 나타내는 바와 같이, 땜납 범프 형성용 부재(1)는, 본체부(2)를 구비하고 있다. 본체부(2)는, 평면시에 있어서 예를 들면 직사각형상을 이루고 있고, 제1 면(2a) 및 제1 면(2a)과 반대 측의 제2 면(2b)을 갖고 있다.1 is a schematic cross-sectional view showing the configuration of a member for forming solder bumps according to an embodiment of the present disclosure. The
본체부(2)의 제1 면(2a) 측에는, 땜납 입자(S1)가 유지되는 복수의 오목부(3)가 마련되어 있다. 이들 오목부(3)는, 예를 들면 임프린트법, 포토리소그래피법, 기계 가공, 레이저 가공 등의 공지의 방법을 이용하여 형성할 수 있다. 특히, 나노 임프린트법을 이용하는 경우에는, 원하는 형의 가압에 의하여, 비교적 짧은 공정으로 양호한 정밀도로 오목부(3)를 형성할 수 있다.On the
오목부(3)의 사이즈(폭, 용적, 깊이 등)는, 땜납 입자(S1)의 사이즈에 따라 적절히 설정된다. 오목부(3)의 평면 형상은, 예를 들면 원형상으로 되어 있다. 오목부(3)의 평면 형상은, 원형상 외에, 타원형, 삼각형, 사각형, 다각형 등의 다양한 형상이어도 된다. 오목부(3)의 단면 형상은, 도 1의 예에서는, 직사각형상으로 되어 있다. 오목부(3)의 단면 형상은, 저면(底面)(3b) 측으로부터 개구면 측(제1 면(2a) 측)을 향하여 개구 면적이 확대되는 것 같은 테이퍼 형상을 이루고 있어도 된다. 오목부(3)의 저면(3b)은, 평탄면에 한정되지 않고, 예를 들면 오목 형상의 만곡면 등이어도 된다.The size (width, volume, depth, etc.) of the
또, 본체부(2)의 제1 면(2a) 측에는, 얼라인먼트 마크(4)가 마련되어 있어도 된다. 얼라인먼트 마크(4)는, 예를 들면 본체부(2)의 제1 면(2a)에 마련된 요철 형상, 잉크나 안료에 의한 인쇄, 도금이나 스퍼터링에 의한 무기물의 인쇄, 레이저에 의한 베이킹 등에 의하여 형성되어 있다. 얼라인먼트 마크(4)는, 평면시에 있어서, 예를 들면 원형, 이중 원형, 다중 원형, 삼각형, 직사각형, 다각형, 그들의 다중 각형 등을 이루고 있다. 얼라인먼트 마크(4)는, 자성체, 전자파의 흡수·반사·회절을 수반하는 재료에 의하여 구성되어 있어도 되고, 이 경우의 형상은 특별히 한정되지 않는다.Additionally, an
얼라인먼트 마크(4)를 카메라 등의 촬상 장치(15A, 15B)로 검출함으로써, 땜납 범프 형성 시에, 형성 대상이 되는 전극과 오목부(3) 내의 땜납 입자(S1)의 위치 맞춤이 용이해진다. 이로써, 전극으로의 땜납 입자(S1)의 전사를 양호한 정밀도로 실시할 수 있다. 얼라인먼트 마크(4)는, 제1 면(2a) 측에 1개소 이상 마련되어 있으면 되지만, 복수 마련함으로써 위치 맞춤의 정밀도를 더 높이는 것이 가능해진다. 또, 얼라인먼트 마크(4)는, 예를 들면 본체부(2)가 투명한 경우에는, 본체부(2)의 제2 면(2b) 측에 더 마련되어 있어도 된다.By detecting the
본체부(2)는, 당해 제1 면(2a)을 포함하여 구성되는 변형부(6)와, 제2 면(2b) 측을 구성하는 기체부(7)를 구비하여 구성되어 있어도 된다. 변형부(6)는, 오목부(3)의 적어도 제1 면(2a) 측을 구성하는 부분이며, 제1 면(2a)으로부터 오목부(3)의 깊이 방향으로, 당해 오목부(3)의 깊이(D)의 1/3 이상의 두께로 마련되어 있어도 되고, 1/2 이상의 두께로 마련되어 있어도 되며, 2/3 이상의 두께로 마련되어 있어도 된다. 도 1의 예에서는, 변형부(6)의 두께(T)는, 오목부(3)의 깊이(D)와 동등하게 되어 있다. 이로써, 인접하는 오목부(3, 3)를 구획하는 격벽부(8)의 전체가 변형부(6)로 되어 있고, 오목부(3)의 내벽면(3a)이 변형부(6)로 구성되는 한편, 오목부(3)의 저면(3b)이 기체부(7)로 구성되어 있다.The
격벽부(8)의 폭(인접하는 오목부(3, 3) 사이의 이간 거리)에는, 특별히 제한은 없지만, 예를 들면 오목부(3)에 유지되는 땜납 입자의 평균 입자경의 0.1배 이상으로 할 수 있다. 격벽부(8)의 폭은, 오목부(3)에 유지되는 땜납 입자의 평균 입자경의 0.2배 이상이어도 되고, 0.3배 이상이어도 된다. 오목부(3, 3) 사이의 이간 거리는, 예를 들면 일방의 오목부(3)의 개구 가장자리와 타방의 오목부(3)의 개구 가장자리의 사이의 최단 거리로 규정된다.There is no particular limitation on the width of the partition 8 (the separation distance between
변형부(6)는, 예를 들면 오목부(3)에 유지되는 땜납 입자(S1)의 융점에 있어서 변형 가능한 탄성체(9)에 의하여 형성되어 있다. 이 때문에, 변형부(6)는, 땜납 범프 형성 시에, 형성 대상이 되는 전극이 압압됨으로써 압축 방향으로 탄성 변형 가능하게 되어 있다. 여기에서의 땜납 입자(S1)의 융점이란, DSC(시차 주사 열량계)를 이용하여 승온 속도 10℃/min로 He가스 플로 중에서의 DSC 측정을 행했을 때에, 최초로 흡열 피크가 발생하는 온도이다. 땜납 입자(S1)의 전사성 향상의 관점에서, 땜납 입자(S1)의 융점에 있어서의 탄성체(9)의 체적 탄성률은, 예를 들면 0.5GPa 이상 5GPa 이하로 되어 있어도 된다. 땜납 입자(S1)의 융점에 있어서의 탄성체(9)의 체적 탄성률은, 예를 들면 0.5GPa 이상 3GPa 이하여도 되고, 0.8GPa 이상 2GPa 이하여도 된다.The
변형부(6)를 구성하는 탄성체(9)로서는, 예를 들면 광경화성물, 열경화성물, 열가소성물 등을 들 수 있다. 또, 변형부(6)를 구성하는 탄성체(9)로서는, 예를 들면 수지, 폴리머, 고무, 엘라스토머, 이들의 혼합물 등을 들 수 있다. 땜납 입자(S1)의 구성 재료가 SnBi(융점: 139℃)인 경우, 변형부(6)를 구성하는 탄성체(9)로서는, 예를 들면 폴리에틸렌테레프탈레이트(융점에서의 체적 탄성률: 0.6GPa), 아크릴(융점에서의 체적 탄성률: 1GPa), PMMA(융점에서의 체적 탄성률: 1GPa)를 이용할 수 있다. 땜납 입자(S1)의 구성 재료가 SnAgCu(융점: 217℃)인 경우, 변형부(6)를 구성하는 탄성체(9)로서는, 예를 들면 폴리이미드(융점에서의 체적 탄성률: 1GPa)를 이용할 수 있다.Examples of the
기체(基體)부(7)는, 본체부(2)의 제2 면(2b) 측을 구성하는 부분이다. 기체부(7)는, 땜납 입자(S1)의 융점에 있어서 변형부(6)보다 높은 체적 탄성률을 갖는 재료에 의하여 형성되어 있다. 따라서, 기체부(7)는, 땜납 범프 형성 시의 땜납 범프 형성용 부재(1)의 보형성에 기여한다. 땜납 입자(S1)의 융점에 있어서의 기체부(7)의 체적 탄성률은, 예를 들면 1GPa 이상으로 되어 있다. 땜납 입자(S1)의 융점에 있어서의 기체부(7)의 체적 탄성률은, 예를 들면 3GPa 이상이어도 되고, 5GPa 이상이어도 된다.The
기체부(7)의 구성 재료로서는, 예를 들면 실리콘, 각종 세라믹스, 유리, 스테인리스 스틸 등의 무기 재료, 각종 수지 등의 유기 재료를 들 수 있다. 또, 기체부(7)의 구성 재료는, 광투과성이 높은 재료여도 된다. 이와 같은 재료로서는, 예를 들면 폴리에틸렌테레프탈레이트, 투명(무색)의 폴리이미드, 폴리아마이드 등을 들 수 있다. 기체부(7)의 구성 재료는, 땜납 입자(S1)의 융점에 있어서 변질되지 않는 내열성을 갖는 재료여도 된다. 기체부(7)의 구성 재료는, 땜납 입자(S1)를 구성하는 재료와 합금화 혹은 반응하여 변화하지 않는 재료여도 된다.Examples of the constituent materials of the
기체부(7)의 구성 재료로서는, 예를 들면 가요성을 갖는 필름상이면, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 염화 바이닐 수지, 폴리스타이렌, 폴리에틸렌폴리페닐렌설파이드, 폴리카보네이트 등을 이용할 수 있다. 또, 기체부(7)의 취급성을 향상시키는 관점에서는, 앞서 열거한 재료의 두께를 늘림으로써 변형을 억제할 수 있다. 또, 땜납 입자(S1)를 전극 상에 전사할 때의 위치 정밀도를 향상시키는 관점에서는, 엔지니어링 플라스틱, 슈퍼 엔지니어링 플라스틱, 앞서 열거한 범용 플라스틱에 필러나 섬유를 복합화한 재료, 무기 재료를 이용할 수 있다. 예를 들면 폴리아마이드, 폴리아세탈, 폴리카보네이트, 폴리페닐렌설파이드, 폴리이미드, 폴리에터이미드, 폴리아마이드이미드, 폴리설폰, 폴리에터에터케톤 등을 이용할 수 있다.As a constituent material of the
땜납 입자(S1)의 구성 재료가 SnBi(융점: 139℃)인 경우, 기체부(7)의 구성 재료로서는, 예를 들면 유리(융점에서의 체적 탄성률: 40GPa), 실리콘 웨이퍼(융점에서의 체적 탄성률: 40GPa), 스테인리스(융점에서의 체적 탄성률: 165GPa)를 이용할 수 있다. 땜납 입자(S1)의 구성 재료가 SnAgCu(융점: 217℃)인 경우, 기체부(7)를 구성 재료로서는, 예를 들면 유리(융점에서의 체적 탄성률: 40GPa), 실리콘 웨이퍼(융점에서의 체적 탄성률: 40GPa), 스테인리스(융점에서의 체적 탄성률: 165GPa), 알루미늄(융점에서의 체적 탄성률: 75GPa)을 이용할 수 있다.When the constituent material of the solder particle S1 is SnBi (melting point: 139°C), the constituent material of the
변형부(6)보다 기체부(7) 쪽이 높은 체적 탄성률을 갖고 있으면, 변형부(6)와 기체부(7)가 동일한 재료계로 구성되어 있어도 된다. 예를 들면 수지 재료의 경우, 가교도의 차이나 필러나 섬유 등 보강 재료의 첨가, 타재료의 혼련에 의하여 체적 탄성률을 조정할 수 있다. 예를 들면 변형부(6)가 열경화성 에폭시계 수지로 구성되고, 기체부(7)가 상기 열경화성 에폭시계 수지에 유리 섬유를 첨가하여 체적 탄성률을 보강한 것으로 구성되어 있어도 된다.As long as the
변형부(6)가 광경화성 아크릴계 수지로 구성되고, 기체부(7)가 폴리에틸렌테레프탈레이트로 구성되어 있어도 된다. 이 경우, 볼록부 형상을 갖는 스탬퍼에 미경화의 광경화성 아크릴 수지를 도포하고, 폴리에틸렌테레프탈레이트를 압압하면서 광을 조사한 후, 스탬퍼를 떼어냄으로써 광경화성 아크릴 수지에 오목부(3)를 형성할 수 있다. 이 방법이면, 연속적으로 롤상의 오목부(3)를 갖는 본체부(2)가 얻어진다. 또, 광조도, 경화 시간, 및 광경화성 아크릴 수지의 개시재의 양을 조정함으로써, 가교도를 조정하고, 체적 탄성률을 조정할 수 있다.The
기체부(7)는, 무기 재료여도 된다. 예를 들면 변형부(6)가 광경화성 아크릴계 수지(체적 탄성률: 0.1GPa)로 구성되고, 기체부(7)가 유리(체적 탄성률: 40GPa) 구성되어 있어도 된다. 이 경우, 기체부(7)의 융점에서의 체적 탄성률을 충분히 확보할 수 있고, 얼라인먼트 마크(4)를 이용하여 땜납 입자(S1)를 전극에 전사할 때의 위치 정밀도를 향상시킬 수 있다. 또, 전극에 전사할 때의 땜납 입자(S1)를 그 융점 이상으로 가열했다고 해도, 기체부(7)가 변형되기 어렵기 때문에, 본체부(2) 전체의 변형이나 신도를 억제할 수 있다. 또, 본체부(2)를 반복하여 사용하는 것도 가능해진다.The
기체부(7)가 실리콘 웨이퍼로 구성되고, 변형부(6)의 형성에 감광성 재료를 이용하면, 오목부(3)의 형성이 용이해진다. 이 경우, 감광성 재료로서는, 예를 들면 아크릴계, 에폭시계, 폴리이미드계, 이들의 혼합물을 이용할 수 있다.If the
변형부(6) 및 기체부(7)의 체적 탄성률(K)은, 재료의 영률을 E, 푸아송비를 ν로 하면, K=E/3(1-2ν)로 구할 수 있다. 변형부(6) 및 기체부(7)의 체적 탄성률(K)은, 예를 들면 기계적 시험법, 공진법, 초음파 펄스법에 의하여 측정할 수 있다. 측정에는, 예를 들면 나노인덴터, 표면 경도계가 이용된다. 예를 들면 표면 경도계(피셔 인스트루먼츠제)에 가열 스테이지를 장착하고, 변형부(6) 및 기체부(7)를 가열 스테이지에 올려 스테이지를 가열하여, 변형부(6) 및 기체부(7)를 소정의 온도로 승온한다. 그 후, 측정 대상의 표면에 압자를 접촉시키고, 하중-변위(Stress-Strein) 곡선을 얻음으로써, 체적 탄성률을 산출할 수 있다.The bulk elastic modulus (K) of the
도 1의 예에서는, 복수의 오목부(3)의 각각에는, 땜납 입자(S1)가 단체로 유지되어 있다. 오목부(3) 내의 땜납 입자(S1)는, 적어도 오목부(3)의 저면(3b)에 접촉한 상태로 되어 있다. 오목부(3) 내의 땜납 입자(S1)는, 오목부(3)의 내벽면(3a)에 접촉하고 있어도 된다. 또, 도 1의 예에서는, 모든 땜납 입자(S1)가 오목부(3) 내에 위치하고 있고, 땜납 입자(S1)의 정부(頂部)가 오목부(3)의 개구면보다 외측으로는 돌출되지 않는 상태로 되어 있다. 즉, 오목부(3)의 깊이를 D로 하고, 땜납 입자(S1)의 높이(저면(3b)으로부터의 높이)를 H로 한 경우에, D>H를 충족시키도록 되어 있다.In the example of FIG. 1, solder particles S1 are held individually in each of the plurality of
오목부(3)의 깊이(D)에 대한 땜납 입자(S1)의 높이의 비는, 특별히 제한은 없지만, 변형부(6)의 압축 방향의 변형량을 고려하면, 예를 들면 0.3~1.5여도 된다. 비를 0.3 이상으로 함으로써, 전극의 압압 시에 전극과 땜납 입자(S1)를 보다 확실히 접촉시킬 수 있다. 비를 1.5 이하로 함으로써, 오목부(3)로부터 땜납 입자(S1)가 탈락하는 것을 적합하게 억제할 수 있다. 또, 전사 시에 땜납 입자(S1)가 오목부(3)로부터 돌출되는 것을 억제할 수 있어, 인접하는 오목부(3, 3) 사이에서 땜납 입자(S1)끼리가 결합해 버리는 것을 억제할 수 있다. 오목부(3)의 깊이(D)에 대한 땜납 입자(S1)의 높이의 비는, 0.5~1.2여도 되고, 0.6~1이어도 된다.The ratio of the height of the solder particle S1 to the depth D of the
땜납 입자(S1)는, 예를 들면 주석 또는 주석 합금을 포함하여 구성되어 있다. 주석 합금으로서는, 예를 들면 In-Sn 합금, In-Sn-Ag 합금, Sn-Au 합금, Sn-Bi 합금, Sn-Bi-Ag 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Cu 합금 등을 들 수 있다. 땜납 입자(S1)는, 인듐 또는 인듐 합금을 포함하는 것이어도 된다. 인듐 합금으로서는, 예를 들면 In-Bi 합금, In-Ag 합금 등을 들 수 있다.The solder particles S1 are composed of, for example, tin or a tin alloy. As tin alloys, for example, In-Sn alloy, In-Sn-Ag alloy, Sn-Au alloy, Sn-Bi alloy, Sn-Bi-Ag alloy, Sn-Ag alloy, Sn-Ag-Cu alloy, Sn- Cu alloy, etc. can be mentioned. The solder particles (S1) may contain indium or indium alloy. Examples of indium alloys include In-Bi alloy and In-Ag alloy.
땜납 입자(S1)는, Ag, Cu, Ni, Bi, Zn, Pd, Pb, Au, Sb, Ge, Mn, Co, Si, Al, P 및 B로부터 선택되는 1종 이상의 원소를 포함해도 된다. 땜납 입자(S1)는, 양호한 도통 신뢰성을 얻는 관점에서, 상술한 원소 중, Ag 또는 Cu를 포함해도 된다. 땜납 입자(S1)가 Ag 또는 Cu를 포함함으로써, 땜납 입자(S1)의 융점을 220℃ 정도까지 저하시킬 수 있고, 또한 전극과의 접합 강도를 향상시킬 수 있다.The solder particles (S1) may contain one or more elements selected from Ag, Cu, Ni, Bi, Zn, Pd, Pb, Au, Sb, Ge, Mn, Co, Si, Al, P, and B. The solder particles (S1) may contain Ag or Cu among the above-mentioned elements from the viewpoint of obtaining good conduction reliability. When the solder particles (S1) contain Ag or Cu, the melting point of the solder particles (S1) can be lowered to about 220°C, and the bonding strength with the electrode can be improved.
땜납 입자(S1)의 평균 입자경은, 예를 들면 35μm 이하이다. 땜납 입자(S1)의 평균 입자경은, 30μm 이하, 25μm 이하, 20μm 이하, 15μm 이하여도 된다. 땜납 입자(S1)의 평균 입자경은, 예를 들면 1μm 이상이다. 땜납 입자(S1)의 평균 입자경은, 2μm 이상, 3μm 이상, 5μm 이상이어도 된다.The average particle diameter of the solder particles (S1) is, for example, 35 μm or less. The average particle diameter of the solder particles (S1) may be 30 μm or less, 25 μm or less, 20 μm or less, and 15 μm or less. The average particle diameter of the solder particles (S1) is, for example, 1 μm or more. The average particle diameter of the solder particles (S1) may be 2 μm or more, 3 μm or more, or 5 μm or more.
땜납 입자(S1)의 평균 입자경은, 사이즈에 맞춘 각종 방법을 이용하여 측정할 수 있다. 측정 수법으로서는, 예를 들면 동적 광산란법, 레이저 회절법, 원심 침강법, 전기적 검지대법, 공진식 질량 측정법 등을 들 수 있다. 다른 측정 수법으로서는, 광학 현미경 혹은 전자현미경 등에 의하여 얻어지는 화상에 근거하여 입자 사이즈를 측정하는 방법을 들 수 있다. 구체적인 장치로서는, 플로식 입자상(像) 분석 장치, 마이크로 트랙, 쿨터 카운터 등을 들 수 있다. 땜납 입자(S1)의 평균 입자경은, 땜납 범프 형성용 부재(1)의 제1 면(2a)에 대하여 수직 방향으로부터 땜납 입자(S1)를 관찰한 경우의 투영 면적 원상당 직경(입자의 투영 면적과 동등한 면적을 갖는 원의 직경)에 근거하여 산출할 수 있다. 복수의 오목부(3)의 각각에 땜납 입자(S1)가 단체로 배치되는 경우에는, 땜납 입자(S1)의 크기(평균 입자경)가 정렬되어 있어도 된다.The average particle diameter of the solder particles (S1) can be measured using various methods tailored to the size. Measurement methods include, for example, dynamic light scattering method, laser diffraction method, centrifugal sedimentation method, electrical detection band method, resonance mass measurement method, etc. Another measurement method includes a method of measuring particle size based on an image obtained by an optical microscope or an electron microscope. Specific devices include flow-type particle image analysis devices, microtracks, and Coulter counters. The average particle diameter of the solder particles S1 is the projected area circle equivalent diameter (projected area of the particle) when the solder particles S1 are observed from a direction perpendicular to the
땜납 입자(S1)의 C.V.값은, 상술한 방법에 의하여 측정된 입자경의 표준 편차를 평균 입자경으로 나눈 값에 100을 곱함으로써 산출되는 값이다. 복수의 오목부(3)의 각각에 복수의 땜납 입자(S1)가 배치되는 경우에는, 땜납 입자(S1)의 C.V.값은, 보다 우수한 도전 신뢰성 및 절연 신뢰성을 실현할 수 있는 관점에서, 20% 이하로 되어 있어도 된다. 땜납 입자(S1)의 C.V.값은, 10% 이하여도 되고, 7% 이하여도 된다. 땜납 입자(S1)의 C.V.값의 하한은, 특별히 한정되지 않는다. 예를 들면 땜납 입자(S1)의 C.V.값은, 1% 이상이어도 되고, 2% 이상이어도 된다.The C.V. value of the solder particles (S1) is a value calculated by dividing the standard deviation of the particle diameter measured by the above-described method by the average particle diameter and multiplying it by 100. When a plurality of solder particles S1 are disposed in each of the plurality of
이상, 땜납 범프 형성용 부재의 일 실시형태에 대하여 설명했지만, 본 개시의 땜납 범프 형성용 부재는, 상기 실시형태에 한정되는 것은 아니다.Although one embodiment of the member for forming solder bumps has been described above, the member for forming solder bumps of the present disclosure is not limited to the above-described embodiment.
[땜납 범프 형성 장치][Solder bump forming device]
도 2의 (a) 및 도 2의 (b)는, 땜납 범프 형성 장치의 구성의 일례를 나타내는 모식적인 도이다. 도 2의 (a)는 측면시, 도 2의 (b)는 평면시이다. 동 도면에 나타내는 땜납 범프 형성 장치(11)는, 상술한 땜납 범프 형성용 부재(1)의 오목부(3)에 유지된 땜납 입자(S1)를 회로 부재(21)의 전극(22)에 전사함으로써, 땜납 범프 부착 회로 부재(21A)(도 9 참조)를 형성하는 장치이다.FIG. 2(a) and FIG. 2(b) are schematic diagrams showing an example of the configuration of a solder bump forming apparatus. Figure 2(a) is a side view, and Figure 2(b) is a plan view. The solder
땜납 범프 형성 장치(11)는, 도 2의 (a) 및 도 2의 (b)에 나타내는 바와 같이, 수평 방향으로 변위 가능한 스테이지(12)와, 땜납 범프 형성용 부재(1)를 공급하는 제1 공급부(13)와, 회로 부재(21)를 공급하는 제2 공급부(14)와, 촬상 장치(15A, 15B)와, 가열 가압 헤드(16)를 구비하고 있다. 본 실시형태에서는, 땜납 범프 형성 장치(11)는, 땜납 범프(S2)(도 9 참조)를 형성하는 공정의 후공정으로서, 땜납 범프(S2)를 형성한 회로 부재(21)를 다른 회로 부재(31)에 전기적으로 접속하여 접속 구조체(41)(도 3 참조)를 형성하는 기능을 갖고 있다. 땜납 범프 형성 장치(11)는, 다른 회로 부재(31)를 공급하는 제3 공급부(17)를 더 구비하고 있다. 땜납 범프 형성 장치(11)의 동작은, 도시하지 않은 제어부에 의하여 제어된다. 접속 구조체(41)를 형성하는 기능은, 반드시 땜납 범프 형성 장치(11)와 일체화되어 있지 않아도 되고, 독립적인 장치로서 구성되어 있어도 된다.As shown in FIGS. 2(a) and 2(b), the solder
스테이지(12)에는, 제2 공급부(14)로부터 공급되는 회로 부재(21)가 재치되는 재치 영역(R1)과, 땜납 범프(S2)의 형성이 실시되는 제1 실시 영역(R2)과, 접속 구조체(41)의 형성이 실시되는 제2 실시 영역(R3)이 마련되어 있다. 촬상 장치(15A, 15B)는, 땜납 범프 형성용 부재(1)의 얼라인먼트 마크(4) 및 회로 부재(21, 31)의 얼라인먼트 마크(도시하지 않음)를 판독하는 부분이다. 촬상 장치(15A)는, 스테이지(12)의 표면 측(제1 실시 영역(R2), 제2 실시 영역(R3)의 설정면 측)에 배치되고, 촬상 장치(15B)는, 스테이지(12)의 이면 측에 배치되어 있다. 촬상 장치(15B)는, 스테이지(12)에 내장되어 있어도 된다. 스테이지(12)는, 촬상 장치(15A, 15B)에 의한 얼라인먼트 마크의 판독 결과에 따라 변위하고, 땜납 범프 형성용 부재(1)와 회로 부재(21)의 위치 맞춤, 및 땜납 범프 부착 회로 부재(21A)와 회로 부재(31)의 위치 맞춤을 실시한다.The
가열 가압 헤드(16)는, 제1 실시 영역(R2) 및 제2 실시 영역(R3)에 있어서의 가열 가압을 행하는 부분이다. 가열 가압 헤드(16)는, 흡착 기능을 갖고 있고, 재치 영역(R1)으로부터 제1 실시 영역(R2)으로의 회로 부재(21)의 이송, 및 제1 실시 영역(R2)으로부터 제2 실시 영역(R3)으로의 땜납 범프 부착 회로 부재(21A)의 이송, 얻어진 접속 구조체(41)의 이송을 실시한다. 가열 가압 헤드(16)는, 스테이지(12)에 대하여 상하 이동 가능하게 구성되어 있고, 스테이지(12)를 향하여 하강함으로써, 땜납 범프(S2)를 형성할 때의 가열 가압, 및 접속 구조체(41)를 형성할 때의 가열 가압을 실시한다.The heating and
이상, 땜납 범프 형성 장치의 일 실시형태에 대하여 설명했지만, 본 개시의 땜납 범프 형성 장치는, 상기 실시형태에 한정되는 것은 아니다.Although one embodiment of the solder bump forming apparatus has been described above, the solder bump forming apparatus of the present disclosure is not limited to the above embodiment.
[접속 구조체][Connection structure]
도 3은, 접속 구조체의 구성의 일례를 나타내는 모식적인 단면도이다. 도 3에 나타내는 바와 같이, 접속 구조체(41)는, 일방의 회로 부재(21)의 전극(22)과, 타방의 회로 부재(31)의 전극(32)이 땜납 범프(S2)를 개재하여 전기적으로 접속됨으로써 구성되어 있다. 본 실시형태에서는, 일방의 회로 부재(21)와 타방의 회로 부재(21)의 사이의 공간에는, 예를 들면 에폭시 수지를 주제로 하는 언더필재(42)가 충전되어 있다. 언더필재(42)는, 예를 들면 전극(22, 32) 및 전극(22, 32) 사이의 땜납 범프(S2)를 덮도록 형성되어 있다.Figure 3 is a schematic cross-sectional view showing an example of the structure of the bonded structure. As shown in FIG. 3, the
접속 구조체(41)의 구체예로서는, 반도체 메모리, 반도체 로직 칩 등의 접속부, 반도체 패키지의 1차 실장 및 2차 실장의 접속부, CMOS 화상 소자, 레이저 소자, LED 발광 소자 등의 접합체, 그들을 이용한 카메라, 센서, 액정 디스플레이, 퍼스널 컴퓨터, 휴대전화, 스마트폰, 태블릿 등의 디바이스를 들 수 있다.Specific examples of the
회로 부재(21, 31)의 구체예로서는, IC칩(반도체 칩), 저항체 칩, 콘덴서 칩, 드라이버 IC 등의 칩 부품, 리지드형의 패키지 기판 등을 들 수 있다. 이들 회로 부재는, 회로 전극을 구비하고 있고, 다수의 회로 전극을 구비하고 있는 것이 일반적이다. 복수의 전극을 표면에 갖는 기판의 그 외의 예로서는, 금속 배선을 갖는 플렉시블 테이프 기판, 플렉시블 프린트 배선판, 인듐 주석 산화물(ITO)이 증착된 유리 기판 등의 배선 기판을 들 수 있다.Specific examples of the
전극(22, 32)의 구체예로서는, 구리, 구리/니켈, 구리/니켈/금, 구리/니켈/팔라듐, 구리/니켈/팔라듐/금, 구리/니켈/금, 구리/팔라듐, 구리/팔라듐/금, 구리/주석, 구리/은, 인듐 주석 산화물 등의 전극을 들 수 있다. 전극(22, 32)은, 예를 들면 무전해 도금, 전해 도금, 스퍼터링, 금속박의 에칭 등의 수법을 이용하여 형성할 수 있다.Specific examples of the
이상, 접속 구조체의 일 실시형태에 대하여 설명했지만, 본 개시의 접속 구조체는, 상기 실시형태에 한정되는 것은 아니다.Although one embodiment of the bonded structure has been described above, the bonded structure of the present disclosure is not limited to the above-described embodiment.
[땜납 범프 형성 방법][Solder bump formation method]
도 4는, 땜납 범프 형성 방법의 일례를 나타내는 플로차트이다. 동 도면에 나타내는 플로차트는, 상술한 땜납 범프 형성 장치(11)를 이용하여 땜납 범프(S2)의 형성을 행할 때의 공정을 나타내는 것이며, 땜납 범프(S2)의 형성에 이어서 접속 구조체(41)를 형성하는 공정도 포함되어 있는, 각 공정의 상세는, 도 5~도 9를 적절히 참조하여 설명한다.Figure 4 is a flow chart showing an example of a method for forming solder bumps. The flow chart shown in the same figure shows the process for forming the solder bump S2 using the above-described solder
이 땜납 범프 형성 방법에서는, 먼저, 제1 실시 영역(R2)을 향하여 일방의 회로 부재(21) 및 땜납 범프 형성용 부재(1)를 공급한다(스텝 S01). 스텝 S01에서는, 오목부(3)가 상향이 되도록 제1 공급부(13)로부터 제1 실시 영역(R2)에 땜납 범프 형성용 부재(1)를 공급한다. 또, 전극(22)이 하향이 되도록 제2 공급부(14)로부터 재치 영역(R1)에 회로 부재(21)를 공급한다.In this solder bump forming method, first, one of the
다음으로, 제1 실시 영역(R2)에 있어서, 오목부(3)의 유지된 땜납 입자(S1)와 회로 부재(21)의 전극(22)을 대향 배치한다(스텝 S02). 스텝 S02에서는, 회로 부재(21)를 가열 가압 헤드(16)에 흡착한 상태에서 스테이지(12)를 변위시키고, 도 5에 나타내는 바와 같이, 회로 부재(21)를 재치 영역(R1)으로부터 제1 실시 영역(R2) 상으로 이송한다. 이때, 예를 들면 땜납 범프 형성용 부재(1) 측의 얼라인먼트 마크(4)의 위치를 촬상 장치(15A)로 확인함과 함께, 회로 부재(21) 측의 얼라인먼트 마크의 위치를 촬상 장치(15B)로 확인함으로써, 오목부(3)에 유지된 땜납 입자(S1)와 회로 부재(21)의 전극(22)의 위치 맞춤을 실시한다.Next, in the first implementation region R2, the solder particles S1 held in the
계속해서, 땜납 입자(S1)로의 전극(22)의 압압 및 가열을 행한다(스텝 S03). 스텝 S03에서는, 도 6에 나타내는 바와 같이, 가열 가압 헤드(16)에 흡착한 회로 부재(21)를 스테이지(12) 상의 땜납 범프 형성용 부재(1)를 향하여 하강시켜, 땜납 입자(S1)로의 전극(22)의 압압 및 가열을 행한다. 여기에서는, 회로 부재(21)의 전극(22)을 땜납 범프 형성용 부재(1)의 제1 면(2a)에 접촉시킨 후, 전극(22)을 땜납 범프 형성용 부재(1) 측에 압압한 상태에서, 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도(예를 들면 130℃~260℃ 정도)로 가열해도 되고, 땜납 입자(S1)의 융점 이하의 온도로 가열해도 된다. 또, 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도(예를 들면 130℃~260℃ 정도)로 가열한 후에, 전극(22)을 땜납 범프 형성용 부재(1) 측에 압압하여도 된다. 전극(22)을 땜납 범프 형성용 부재(1)의 제1 면(2a)에 밀착시킴으로써, 전극(22) 상에만 땜납 범프(S2)를 형성할 수 있어, 인접하는 전극(22, 22) 사이의 땜납에 의한 브리지의 형성을 억제할 수 있다.Subsequently, the
가열 가압 헤드(16)에 의한 땜납 범프 형성용 부재(1)로의 전극(22)의 가압력은, 예를 들면 0.1MPa~600MPa이다. 이 가압력은, 1MPa~300MPa여도 되고, 10MPa~100MPa여도 된다.The pressing force of the
본 실시형태에서는, 땜납 범프 형성용 부재(1)의 복수의 오목부(3)의 각각에 유지된 땜납 입자(S1)는, 오목부(3)의 개구면보다 외측으로는 돌출되지 않는 상태로 되어 있어도 된다. 이 때문에, 전극(22)을 땜납 범프 형성용 부재(1)의 제1 면(2a)에 접촉시킨 시점에서는, 전극(22)과, 오목부(3)의 개구면보다 외측으로 돌출되어 있지 않은 오목부(3) 내의 땜납 입자(S1)는 접촉하지 않는다. 이 상태에서 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도로 가열하면, 도 6에 나타내는 바와 같이, 땜납 범프 형성용 부재(1)의 본체부(2) 중, 변형부(6)(오목부(3, 3) 사이의 격벽부(8))가 압축 방향으로 변형된다. 이로써, 전극(22)이 오목부(3) 내에 진입하여 전극(22)에 땜납 입자(S1)가 접촉함과 함께, 땜납 입자(S1)의 용융에 의하여 전극(22) 상에 땜납 범프(S2)가 전사된다.In this embodiment, the solder particles S1 held in each of the plurality of
또한, 탄성체(9)의 체적 탄성률이 작은 경우, 혹은, 전극(22)의 총 면적이 작고 가열 가압 헤드(16)의 추력에 대하여 압입 압력이 높아지는 경우 등에는, 가열 가압 헤드(16)를 가열하지 않는 상태에서도 탄성체(9)가 변형되어, 전극(22)과 땜납 입자(S1)를 접촉시킬 수도 있다. 전극(22)과 땜납 입자(S1)를 접촉시킨 후에, 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도로 가열함으로써, 땜납 입자(S1)의 용융에 의하여 전극(22) 상에 땜납 범프(S2)가 전사된다.In addition, when the bulk elastic modulus of the
전극(22) 상에 땜납 범프(S2)를 전사한 후, 가열 가압 헤드(16)에 의한 가열 및 가압을 정지한다. 그 후, 도 7에 나타내는 바와 같이, 가열 가압 헤드(16)를 회로 부재(21)와 함께 상승시키고, 회로 부재(21)를 땜납 범프 형성용 부재(1)로부터 이간시킨 상태에서 회로 부재(21)의 전극(22) 및 전극(22) 상의 땜납 범프(S2)를 냉각한다. 이로써, 전극(22)과, 땜납 입자(S1)가 용융되어 형성된 땜납 범프(S2)가 고착되어, 양자가 전기적으로 접속된다. 전극(22)과 땜납 범프(S2)의 전기적인 접속에 의하여, 땜납 범프 부착 회로 부재(21A)가 얻어진다.After transferring the solder bump S2 onto the
땜납 입자(S1)는, 대기하에서는 가열에 의하여 급격하게 산화가 진행되어, 전극(22) 상으로의 젖음 확산이 저해되는 것이 생각된다. 따라서, 스텝 S03에 있어서의 가열 가압 시의 분위기는, 탈산소 분위기여도 된다. 탈산소 분위기는, 예를 들면 질소, 아르곤 등을 이용한 불활성 가스 분위기, 진공 분위기여도 된다. 노(爐)로서는, 땜납의 접합 공정에 일반적으로 사용되는 리플로 노(질소 분위기하), 진공 리플로 노를 이용할 수 있다. 또, 질소 분위기하의 컨베이어형 리플로 노, 배치(batch)식(챔버식) 리플로 노 등을 이용할 수 있다. 이들 리플로 노를 이용할 때, 땜납이 용융된 후에 진공으로 하는 공정을 실시하면, 땜납 범프(S2) 내의 기포(보이드)를 제거할 수 있다.It is thought that the solder particles S1 are rapidly oxidized by heating in the atmosphere, thereby inhibiting the spread of wetness onto the
또, 땜납 입자(S1)는, 산화 피막의 영향으로 융점 이상의 온도로 가열해도 용융되지 않는 경우나, 젖음 확산이 발생하지 않는 경우가 있다. 따라서, 스텝 S02보다 전 또는 스텝 S02와 스텝 S03의 사이에, 땜납 입자(S1) 및 전극(22) 중 적어도 일방을 환원 분위기에 노출시키는 공정을 더 구비하고 있어도 된다. 땜납 입자(S1)의 표면의 산화 피막 혹은 전극(22)의 표면의 산화 피막을 환원함으로써, 전극(22) 상에서의 땜납 입자(S1)의 용융 및 젖음 확산을 효율적으로 진행시킬 수 있다. 스텝 S03의 공정을 환원 분위기하에서 실시하는 양태로 해도 된다. 환원 분위기의 형성에는, 예를 들면 수소 가스, 수소 라디칼, 폼산 가스 등을 이용할 수 있다. 노로서는, 수소 환원로, 수소 리플로 노, 수소 라디칼 노, 폼산 노, 이들의 진공로, 연속로, 컨베이어 노 등을 이용할 수 있다.In addition, the solder particles (S1) may not melt even when heated to a temperature above the melting point due to the influence of the oxide film, or may not cause wetting diffusion. Therefore, before step S02 or between steps S02 and S03, a step of exposing at least one of the solder particles S1 and the
땜납 범프 부착 회로 부재(21A)를 형성한 후, 접속 구조체(41)의 형성을 행한다. 먼저, 제2 실시 영역(R3)을 향하여 타방의 회로 부재(31)를 공급한다(스텝 S04). 스텝 S04에서는, 전극(32)이 상향이 되도록 제3 공급부(17)로부터 제2 실시 영역(R3)에 회로 부재(31)를 공급한다. 제2 실시 영역(R3)에 공급되는 회로 부재(31)에는, 전극(32)을 덮도록 언더필재(42)가 배치되어 있어도 된다.After forming the
다음으로, 제2 실시 영역(R3)에 있어서, 땜납 범프 부착 회로 부재(21A)와 회로 부재(31)를 대향 배치한다(스텝 S05). 스텝 S05에서는, 도 8에 나타내는 바와 같이, 땜납 범프 부착 회로 부재(21A)를 가열 가압 헤드(16)에 흡착한 상태에서 스테이지(12)를 변위시켜, 땜납 범프 부착 회로 부재(21A)를 제2 실시 영역(R3) 상에 배치한다. 이때, 예를 들면 회로 부재(31) 측의 얼라인먼트 마크의 위치를 촬상 장치(15A)로 확인함과 함께, 땜납 범프 부착 회로 부재(21A) 측의 얼라인먼트 마크의 위치를 촬상 장치(15B)로 확인함으로써, 땜납 범프 부착 회로 부재(21A)의 전극(22)과 회로 부재(31)의 전극(32)의 위치 맞춤을 실시한다.Next, in the second implementation region R3, the circuit member with
계속해서, 땜납 범프(S2)를 개재한 회로 부재(21) 및 회로 부재(31)로의 가열 및 가압을 행한다(스텝 S06). 스텝 S06에서는, 도 9에 나타내는 바와 같이, 가열 가압 헤드(16)에 흡착한 땜납 범프 부착 회로 부재(21A)를 스테이지(12) 상의 회로 부재(31)를 향하여 하강시켜, 땜납 범프 부착 회로 부재(21A)의 전극(22)과 회로 부재(31)의 전극(32) 사이에 땜납 범프(S2)를 끼워 넣고, 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도(예를 들면 130℃~260℃ 정도)로 가열함으로써, 전극(22, 32) 사이에서 땜납 범프(S2)를 용융시켜도 된다. 또, 가열 가압 헤드(16)를 땜납 입자(S1)의 융점 이상의 온도(예를 들면 130℃~260℃ 정도)로 가열한 후, 땜납 범프 부착 회로 부재(21A)의 전극(22)과 회로 부재(31)의 전극(32) 사이에 땜납 범프(S2)를 끼워 넣음으로써, 전극(22, 32) 사이에서 땜납 범프(S2)를 용융시켜도 된다. 가열 가압 헤드(16)에 의한 회로 부재(21) 및 회로 부재(31)로의 가압력은, 스텝 S03에서 이용한 가압력과 동등하게 할 수 있다.Subsequently, heating and pressurization are performed on the
그 후, 가열 가압 헤드(16)에 의한 가열 및 가압을 정지하고, 회로 부재(21)를 흡착하지 않고 가열 가압 헤드(16)를 상승시킨다. 이 상태에서 회로 부재(21)의 전극(22), 회로 부재(31)의 전극(32), 및 전극(22, 32) 사이의 땜납 범프(S2)를 냉각한다. 이로써, 전극(22, 32)과 땜납 범프(S2)가 고착되어, 회로 부재(21, 31)끼리가 전기적으로 접속된다. 회로 부재(21, 31)끼리의 전기적인 접속에 의하여, 도 3에 나타낸 접속 구조체(41)가 얻어진다. 마지막으로, 얻어진 접속 구조체(41)를 가열 가압 헤드(16)에 흡착시켜 소정의 재치 영역으로 이송하고, 처리를 완료한다(스텝 S07).After that, the heating and pressurization by the heating and pressurizing
스텝 S06에 있어서도, 땜납 범프(S2) 및 전극(22, 32) 중 적어도 하나를 환원 분위기에 노출시키는 공정을 더 구비하고 있어도 된다. 환원 분위기의 형성에는, 스텝 S03과 동일하게, 예를 들면 수소 가스, 수소 라디칼, 폼산 가스 등을 이용할 수 있다. 노로서는, 스텝 S03과 동일하게, 수소 환원로, 수소 리플로 노, 수소 라디칼 노, 폼산 노, 이들의 진공로, 연속로, 컨베이어 노 등을 이용할 수 있다.Step S06 may further include exposing at least one of the solder bump S2 and the
환원 분위기를 형성하는 방법으로서는, 환원 작용이 있는 재료를 이용할 수도 있다. 예를 들면 플럭스 재료 또는 플럭스 성분을 함유하는 재료를 땜납 범프(S2) 및 전극(22, 32)의 근방에 배치할 수 있다. 플럭스 재료 및 플럭스 성분을 함유하는 재료에는, 이들 재료를 함유하는 페이스트, 필름 등을 이용할 수 있다. 플럭스 성분을 함유하는 페이스트 및 필름은, 열경화성 재료를 함유하고 있어도 된다. 이로써, 땜납 범프(S2)의 용해와 동시에 열경화성 성분이 경화되어, 회로 부재(21, 31)끼리를 고정할 수 있다. 열경화성 재료의 경화는, 땜납 범프(S2)의 용해 가열과는 별도로, 후공정에서 다시 가열함으로써 실시해도 된다.As a method of forming a reducing atmosphere, a material with a reducing effect can also be used. For example, a flux material or a material containing a flux component can be placed near the solder bump S2 and the
[본 개시의 작용 효과][Operation and effect of this disclosure]
이상 설명한 바와 같이, 땜납 범프 형성용 부재(1)에서는, 복수의 오목부(3)에 땜납 입자(S1)를 유지하고, 전사 대상이 되는 전극(22)과 함께 열 및 압력을 부가함으로써, 전극(22) 상에 땜납 범프(S2)를 형성할 수 있다. 땜납 범프 형성용 부재(1)에서는, 제1 면(2a)을 포함하는 오목부(3)의 구성 부분이, 땜납 입자(S1)의 융점에 있어서 변형 가능한 변형부(6)에 의하여 형성되어 있다. 이로써, 전극(22)을 제1 면(2a) 측에 압압하여 열을 부가했을 때에 변형부(6)가 변형되어, 오목부(3)에 유지된 땜납 입자(S1)를 전극(22) 측에 노출시킬 수 있다. 따라서, 땜납 범프 형성용 부재(1)에서는, 땜납 입자(S1)의 형상을 정렬하지 않고도 전극(22)으로의 땜납 입자(S1)의 전사의 확실성을 담보할 수 있다.As explained above, in the solder
본 실시형태에서는, 전극(22)을 압압하여 열을 부가함으로써 변형부(6)가 압축 방향으로 변형되어, 회로 부재(21)의 전극(22)이 오목부(3) 내에 진입한 상태에서 땜납 입자(S1)와 접촉한다. 이로써, 전극(22)에 형성된 땜납 범프(S2)의 높이를 일정한 범위로 정렬할 수 있다. 전극(22) 상의 땜납 범프(S2)의 높이를 정렬함으로써, 접속 구조체(41)의 형성 시의 전극(22, 32) 사이의 도통 신뢰성을 높이는 것이 가능해진다.In this embodiment, by pressing the
본 실시형태에서는, 땜납 입자(S1)의 융점에 있어서의 체적 탄성률이 0.5GPa 이상 5GPa 이하인 탄성체(9)에 의하여 변형부(6)가 구성되어 있다. 변형부(6)의 체적 탄성률을 5GPa 이하로 함으로써, 전극(22)을 제1 면(2a) 측에 압압하여 열을 부가했을 때에, 변형부(6)가 충분히 변형되어, 오목부(3)에 유지된 땜납 입자(S1)를 보다 확실히 전극 측에 노출시킬 수 있다. 한편, 변형부(6)의 체적 탄성률을 0.5GPa 이상으로 함으로써, 오목부(3)의 보형성을 유지할 수 있고, 전사 중의 땜납 입자(S1)의 유지 성능을 담보할 수 있다. 이로써, 전극(22) 상의 목표 위치에 땜납 입자(S1)를 양호한 정밀도로 형성하는 것이 가능해진다. 또, 변형부(6)를 탄성체(9)로 구성하는 경우, 전극(22)으로의 땜납 입자(S1)의 전사를 행한 후, 변형부(6)를 원래의 형상으로 복귀시키는 것이 가능해진다. 이로써, 땜납 범프 형성용 부재(1)를 재이용할 수 있다.In the present embodiment, the
본 실시형태에서는, 변형부(6)는, 제1 면(2a)으로부터 오목부(3)의 깊이 방향으로, 당해 오목부(3)의 깊이의 1/2 이상의 두께로 마련되어 있다. 변형부(6)를 일정한 두께로 마련함으로써, 전극(22)을 제1 면(2a) 측에 압압하여 열을 부가했을 때의 변형부(6)의 변형량을 충분히 확보할 수 있다. 따라서, 땜납 입자(S1)의 형상을 정렬하지 않는 경우이더라도, 오목부(3)에 유지된 땜납 입자(S1)를 보다 확실히 전극 측에 노출시킬 수 있어, 전극으로의 땜납 입자의 전사의 확실성을 담보할 수 있다.In this embodiment, the
본 실시형태에서는, 본체부(2)의 제2 면(2b) 측에, 땜납 입자(S1)의 융점에 있어서 변형부(6)보다 높은 체적 탄성률을 갖는 기체부(7)가 마련되어 있다. 이 때문에, 땜납 범프 형성용 부재(1)의 보형성을 적합하게 유지할 수 있어, 전사 중의 땜납 입자(S1)의 유지 성능을 보다 확실히 담보할 수 있다.In the present embodiment, a
본 실시형태에서는, 복수의 오목부(3)의 각각에 땜납 입자(S1)가 단체로 배치되어 있다. 이로써, 비교적 큰 입경의 땜납 입자(S1)를 일정한 확실성으로 전극(22)에 전사할 수 있다.In this embodiment, solder particles S1 are arranged individually in each of the plurality of
본 실시형태에서는, 본체부(2)의 제1 면(2a) 측에 얼라인먼트 마크(4)가 마련되어 있다. 이로써, 오목부(3)에 유지된 땜납 입자(S1)와 전극(22)의 위치 맞춤이 용이해진다. 따라서, 전극(22) 상의 목표 위치에 땜납 입자(S1)를 한층 양호한 정밀도로 형성할 수 있다.In this embodiment, an
[변형예][Variation example]
본 개시는, 상기 실시형태에 한정되는 것은 아니다. 예를 들면 도 1의 예에서는, 변형부(6)가 제1 면(2a)으로부터 제2 면(2b) 측을 향하여 오목부(3)의 깊이에 대응하는 두께로 마련되어 있지만, 변형부(6)의 두께는, 이것에 한정되는 것은 아니다. 예를 들면 도 10의 (a)에 나타내는 땜납 범프 형성용 부재(1A)와 같이, 변형부(6)의 두께(T)가 오목부(3)의 깊이(D)보다 작게 되어 있어도 된다. 이 경우, 인접하는 오목부(3, 3)를 구획하는 격벽부(8)의 제1 면(2a) 측만이 변형부(6)로 구성된다. 따라서, 오목부(3)의 내벽면(3a)의 제1 면(2a) 측이 변형부(6)로 구성되는 한편, 오목부(3)의 내벽면(3a)의 제2 면(2b) 측 및 오목부(3)의 저면(3b)이 기체부(7)로 구성된다.The present disclosure is not limited to the above embodiments. For example, in the example of FIG. 1, the
도 10의 (a)의 예와 같이, 변형부(6)의 두께(T)를 오목부(3)의 깊이(D)보다 작게 하는 경우, 오목부(3)에 유지되는 땜납 입자(S1)는, 변형부(6)와 기체부(7)의 계면보다 제1 면(2a) 측으로 돌출되어 있어도 된다. 즉, 땜납 입자(S1)의 높이(H)는, 오목부(3)의 깊이(D) 및 변형부(6)의 두께(T)에 대하여, H>D-T를 충족시키고 있어도 된다. 이렇게 함으로써, 변형부(6)의 변형 시의 땜납 입자(S1)와 전극(22)의 확실한 접촉을 담보할 수 있다.As in the example of FIG. 10(a), when the thickness T of the
또, 변형부(6)의 변형량을 충분히 확보하는 관점에서, 변형부(6)의 두께(T)를 오목부(3)의 깊이(D)보다 작게 하는 경우에서도, 변형부(6)는, 제1 면(2a)으로부터 오목부(3)의 깊이 방향으로, 당해 오목부(3)의 깊이(D)의 1/2 이상의 두께로 마련되어 있어도 된다. 이 경우, 변형부(6)는, 제1 면(2a)으로부터 오목부(3)의 깊이 방향으로, 당해 오목부(3)의 깊이(D)의 3/5 이상의 두께로 마련되어 있어도 되고, 4/5 이상의 두께로 마련되어 있어도 된다.In addition, from the viewpoint of ensuring a sufficient amount of deformation of the
또, 예를 들면 도 10(b)에 나타내는 땜납 범프 형성용 부재(1B)와 같이, 변형부(6)의 두께(T)가 오목부(3)의 깊이(D)보다 크게 되어 있어도 된다. 이 경우, 인접하는 오목부(3, 3)를 구획하는 격벽부(8)의 전체가 변형부(6)가 되고, 오목부(3)의 내벽면(3a) 및 저면(3b)의 모두가 변형부(6)로 구성된다. 변형부(6)와 기체부(7)의 계면은, 오목부(3)의 저면(3b)과 제2 면(2b)의 사이의 임의의 위치에서 설정할 수 있다. 예를 들면 도 10의 (c)에 나타내는 땜납 범프 형성용 부재(1C)와 같이, 기체부(7)를 마련하지 않고, 본체부(2)의 전체를 변형부(6)에 의하여 구성해도 된다.Also, for example, as in the solder
상기 실시형태에서는, 모든 땜납 입자(S1)가 오목부(3)의 개구면보다 외측으로는 돌출되지 않는 상태로 되어 있지만, 본 개시는, 오목부(3) 내의 땜납 입자(S1)의 높이를 정렬하지 않고도 전극(22)으로의 땜납 입자(S1)의 전사의 확실성을 발휘시키는 것이기 때문에, 일부 또는 모든 땜납 입자(S1)가 오목부(3)의 개구면보다 외측으로 돌출된 상태로 되어 있어도 된다. 즉, 도 11의 (a)에 나타내는 바와 같이, 일부 또는 모든 땜납 입자(S1)의 높이(H)가, 오목부(3)의 깊이(D)에 대하여, H>D를 충족시키는 것이어도 된다.In the above embodiment, all solder particles S1 are in a state where they do not protrude outward from the opening surface of the
상기 실시형태에서는, 복수의 오목부(3)의 각각에 땜납 입자(S1)가 단체로 배치되어 있는 구성을 예시했지만, 복수의 오목부(3)의 각각에 땜납 입자(S1)가 복수 배치되어 있어도 된다. 이 경우, 예를 들면 도 11의 (b)에 나타내는 바와 같이, 도 1의 예보다 평균 입자경이 작은 땜납 입자(S1)가 오목부(3) 내에 복수 배치되어 있어도 된다. 이 경우, 오목부(3) 내에 유지되는 땜납 입자(S1)의 체적을 조정하기 쉬워지고, 전극(22)에 형성되는 땜납 범프(S2)의 크기나 높이를 일정한 범위로 정렬하는 것이 용이해진다. 또, 전극(22)과 땜납 입자(S1)가 접촉하는 확률을 높일 수 있어, 전극(22) 상으로의 땜납 범프(S2)의 형성을 보다 확실히 실시할 수 있다.In the above embodiment, a configuration in which the solder particles S1 are arranged singly in each of the plurality of
땜납 입자(S1)를 오목부(3) 내에 복수 배치하는 경우에서도, 땜납 입자(S1)와 격벽부(8)의 사이에 작용하는 힘(예를 들면 반데르발스 힘과 같은 분자간력)은, 땜납 입자(S1)에 작용하는 중력에 비하여 큰 것이라고 생각된다. 따라서, 오목부(3)를 하방을 향한 자세로 한 경우에서도, 땜납 입자(S1)는, 오목부(3) 내에 머물 수 있다. 땜납 입자(S1)의 외표면에 평탄 부분이 있고, 당해 평탄 부분이 오목부(3)의 내벽면(3a) 혹은 저면(3b)에 접하는 경우에는, 오목부(3)로부터의 땜납 입자(S1)의 탈락을 보다 적합하게 방지할 수 있다.Even in the case where a plurality of solder particles S1 are arranged in the
1, 1A~1C…땜납 범프 형성용 부재
2…본체부
2a…제1 면
2b…제2 면
3…오목부
4…얼라인먼트 마크
6…변형부
7…기체부
9…탄성체
21…회로 부재
22…전극
S1…땜납 입자
S2…땜납 범프1, 1A~1C… Member for forming solder bumps
2… main body
2a…
2b…
3… recess
4… alignment mark
6… deformation part
7… Ministry of Gas and Gas
9… elastic body
21… circuit absence
22… electrode
S1… solder particles
S2… solder bumps
Claims (6)
제1 면 및 상기 제1 면과 반대 측의 제2 면을 갖는 본체부를 구비하고,
상기 본체부에 있어서,
상기 제1 면 측에는, 땜납 입자가 유지되는 복수의 오목부가 마련되며,
상기 제1 면을 포함하는 상기 오목부의 구성 부분은, 상기 땜납 입자의 융점에 있어서 변형 가능한 변형부를 갖고 있는 땜납 범프 형성용 부재.A member for forming solder bumps used to form solder bumps on electrodes of circuit members,
A main body portion having a first side and a second side opposite to the first side,
In the main body part,
On the first surface side, a plurality of recesses in which solder particles are held are provided,
A member for forming a solder bump, wherein the constitutive portion of the concave portion including the first surface has a deformable portion that is deformable at the melting point of the solder particle.
상기 변형부는, 상기 제1 면으로부터 상기 오목부의 깊이 방향으로, 당해 오목부의 깊이의 1/2 이상의 두께로 마련되어 있는 땜납 범프 형성용 부재.In claim 1,
The member for forming a solder bump, wherein the deformation portion is provided in a depth direction from the first surface to a thickness of 1/2 or more of the depth of the concave portion.
상기 본체부의 상기 제2 면 측에는, 상기 땜납 입자의 융점에 있어서 상기 변형부보다 높은 체적 탄성률을 갖는 기체부가 마련되어 있는 땜납 범프 형성용 부재.In claim 1 or claim 2,
A member for forming a solder bump, wherein a base portion having a higher bulk elastic modulus than the deformation portion at the melting point of the solder particles is provided on the second surface side of the main body portion.
상기 복수의 오목부의 각각에 상기 땜납 입자가 단체로 배치되어 있는 땜납 범프 형성용 부재.In claim 3,
A member for forming a solder bump, wherein the solder particles are arranged singly in each of the plurality of recesses.
상기 복수의 오목부의 각각에 상기 땜납 입자가 복수 배치되어 있는 땜납 범프 형성용 부재.In claim 3,
A member for forming solder bumps, wherein a plurality of the solder particles are arranged in each of the plurality of recesses.
상기 본체부의 상기 제1 면 측에는, 얼라인먼트 마크가 마련되어 있는 땜납 범프 형성용 부재.The method according to any one of claims 1 to 5,
A member for forming solder bumps, wherein an alignment mark is provided on the first surface side of the main body portion.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2021-108630 | 2021-06-30 | ||
JP2021108630 | 2021-06-30 | ||
PCT/JP2022/026032 WO2023277085A1 (en) | 2021-06-30 | 2022-06-29 | Member for forming solder bump |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20240027706A true KR20240027706A (en) | 2024-03-04 |
Family
ID=84691854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020247002225A Pending KR20240027706A (en) | 2021-06-30 | 2022-06-29 | Member for forming solder bumps |
Country Status (5)
Country | Link |
---|---|
JP (1) | JPWO2023277085A1 (en) |
KR (1) | KR20240027706A (en) |
CN (1) | CN117581342A (en) |
TW (1) | TW202318605A (en) |
WO (1) | WO2023277085A1 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017157626A (en) | 2016-02-29 | 2017-09-07 | 三菱マテリアル株式会社 | Method of forming solder bump |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP6428407B2 (en) * | 2015-03-18 | 2018-11-28 | 三菱マテリアル株式会社 | Method for producing solder powder and method for producing solder paste using the powder |
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-
2022
- 2022-06-29 WO PCT/JP2022/026032 patent/WO2023277085A1/en active Application Filing
- 2022-06-29 KR KR1020247002225A patent/KR20240027706A/en active Pending
- 2022-06-29 CN CN202280045732.5A patent/CN117581342A/en active Pending
- 2022-06-29 JP JP2023532034A patent/JPWO2023277085A1/ja active Pending
- 2022-06-29 TW TW111124292A patent/TW202318605A/en unknown
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017157626A (en) | 2016-02-29 | 2017-09-07 | 三菱マテリアル株式会社 | Method of forming solder bump |
Also Published As
Publication number | Publication date |
---|---|
CN117581342A (en) | 2024-02-20 |
WO2023277085A1 (en) | 2023-01-05 |
TW202318605A (en) | 2023-05-01 |
JPWO2023277085A1 (en) | 2023-01-05 |
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