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KR20230040221A - 쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치 - Google Patents

쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치 Download PDF

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KR20230040221A
KR20230040221A KR1020210123540A KR20210123540A KR20230040221A KR 20230040221 A KR20230040221 A KR 20230040221A KR 1020210123540 A KR1020210123540 A KR 1020210123540A KR 20210123540 A KR20210123540 A KR 20210123540A KR 20230040221 A KR20230040221 A KR 20230040221A
Authority
KR
South Korea
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pulse
shift
phase
synthesized
internal
Prior art date
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Pending
Application number
KR1020210123540A
Other languages
English (en)
Inventor
최근호
백영현
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210123540A priority Critical patent/KR20230040221A/ko
Priority to US17/551,653 priority patent/US11469747B1/en
Priority to CN202210050066.6A priority patent/CN115810387A/zh
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Abstract

쉬프트레지스터는 제1 위상펄스 및 제2 위상펄스 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스를 생성하고, 상기 합성펄스로부터 내부쉬프트합성펄스 및 쉬프트합성펄스를 생성하며, 상기 내부쉬프트합성펄스의 펄스폭을 감지하여 감지신호를 생성하고, 상기 감지신호를 토대로 상기 쉬프트합성펄스를 제1 쉬프트위상펄스 및 제2 쉬프트위상펄스 중 하나로 출력한다.

Description

쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치{A SHIFT REGISTER AND ELECTRONIC DEVICE INCLUDING THE SHIFT REGISTER}
본 개시는 쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치에 관한 것이다.
전자장치는 높은 동작속도에서도 안정적인 동작을 수행하기 위해 서로 다른 위상을 가지는 클럭들을 이용할 수 있다. 이때, 전자장치는 서로 다른 위상을 가지는 클럭들에 동기하여 입력되는 신호를 쉬프트하는 쉬프트레지스터를 구비할 수 있다.
본 개시는 쉬프트레지스터 및 쉬프트레지스터를 포함하는 전자장치를 제공한다.
이를 위해 본 개시는 제1 위상펄스 및 제2 위상펄스 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스를 생성하는 합성펄스생성회로; 상기 합성펄스로부터 내부쉬프트합성펄스 및 쉬프트합성펄스를 생성하는 쉬프트합성펄스생성회로; 상기 내부쉬프트합성펄스의 펄스폭을 감지하여 감지신호를 생성하는 펄스폭감지회로; 및 상기 감지신호를 토대로 상기 쉬프트합성펄스를 제1 쉬프트위상펄스 및 제2 쉬프트위상펄스 중 하나로 출력하는 쉬프트펄스출력회로를 포함하는 쉬프트레지스터를 제공한다.
또한, 본 개시는 동작제어펄스의 위상에 따라 제1 위상펄스 및 제2 위상펄스 중 하나를 생성하는 위상펄스생성회로; 및 상기 제1 위상펄스 및 상기 제2 위상펄스 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스를 생성하고, 상기 합성펄스를 쉬프트하여 내부쉬프트합성펄스를 생성하며, 상기 내부쉬프트합성펄스의 펄스폭에 따라 제1 쉬프트위상펄스 및 제2 쉬프트위상펄스 중 하나를 생성하는 쉬프트레지스터를 포함하는 전자장치를 제공한다.
서로 다른 위상을 가지는 입력펄스들을 쉬프트하는 쉬프트레지스터들을 공유하기 위해 입력펄스들을 합성하고, 입력펄스의 위상을 구분하기 위해 입력펄스의 위상에 따라 합성된 펄스의 펄스폭을 조절하여 쉬프트함으로써, 쉬프트레지스터에서 소모되는 면적 및 전력을 줄일 수 있다.
도 1은 본 개시의 일 예에 따른 전자장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 위상클럭생성회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 도 1에 도시된 쉬프트레지스터에 포함된 합성펄스생성회로의 일 예에 따른 회로도이다.
도 4는 도 1에 도시된 쉬프트레지스터에 포함된 쉬프트합성펄스생성회로의 일 예에 따른 회로도이다.
도 5는 도 1에 도시된 쉬프트레지스터에 포함된 펄스폭감지회로의 일 예에 따른 회로도이다.
도 6은 도 1에 도시된 쉬프트레지스터에 포함된 펄스폭감지회로의 다른 예에 따른 회로도이다.
도 7은 도 1에 도시된 쉬프트레지스터에 포함된 쉬프트펄스출력회로의 일 예에 따른 회로도이다.
도 8 및 도 9는 도 1에 도시된 전자장치의 동작을 설명하기 위한 타이밍도들이다.
도 10은 도 1에 도시된 전자장치의 동작을 설명하기 위한 플로우차트이다.
도 11은 본 개시의 다른 예에 따른 전자장치의 구성을 도시한 블럭도이다.
도 12는 도 11에 도시된 쉬프트레지스터에 포함된 합성펄스생성회로의 일 예에 따른 회로도이다.
다음의 실시예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 실시예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면 "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 개시의 일 예에 따른 전자장치(1)의 구성을 도시한 블럭도이다. 도 1에 도시된 바와 같이, 전자장치(1)는 위상클럭생성회로(PHASE CLOCK GEN)(10a), 위상펄스생성회로(PHASE PULSE GEN)(20a), 쉬프트레지스터(30a) 및 내부회로(INTERNAL CIRCUIT)(40a)를 포함할 수 있다. 전자장치(1)는 클럭(CLK) 및 동작제어펄스(CMDP)를 토대로 다양한 내부동작들을 수행할 수 있다. 전자장치(1)는 클럭(CLK) 및 동작제어펄스(CMDP)를 외부장치(미도시)로부터 인가받을 수 있다.
위상클럭생성회로(10a)는 클럭(CLK)을 토대로 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 위상클럭생성회로(10a)는 클럭(CLK)의 주파수를 분주하여 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 일 예로, 위상클럭생성회로(10a)는 클럭(CLK)의 주파수를 1/2로 분주하여 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)은 서로 다른 위상을 가질 수 있다. 일 예로, 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)은 180° 위상차를 가질 수 있다. 위상클럭생성회로(10a)의 동작은 도 2를 참고하여 구체적으로 후술한다.
위상펄스생성회로(20a)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 토대로 동작제어펄스(CMDP)로부터 제1 위상펄스(PA) 및 제2 위상펄스(PB)를 생성할 수 있다. 위상펄스생성회로(20a)는 동작제어펄스(CMDP)의 위상에 따라 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB) 중 어느 하나에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나를 생성할 수 있다. 일 예로, 위상펄스생성회로(20a)는 동작제어펄스(CMDP)가 제1 위상클럭(CLKA)에 동기될 때 제1 위상펄스(PA)를 생성할 수 있다. 위상펄스생성회로(20a)는 동작제어펄스(CMDP)가 제2 위상클럭(CLKB)에 동기될 때 제2 위상펄스(PB)를 생성할 수 있다. 제1 위상펄스(PA)는 제1 위상클럭(CLKA)과 동일한 위상을 가질 수 있다. 제2 위상펄스(PB)는 제2 위상클럭(CLKB)과 동일한 위상을 가질 수 있다. 제1 위상펄스(PA) 및 제2 위상펄스(PB)는 동일한 기 설정된 펄스폭을 가질 수 있다. 기 설정된 펄스폭은 실시예에 따라 다양하게 설정될 수 있다. 일 예로, 제1 위상펄스(PA) 및 제2 위상펄스(PB)는 각각 클럭(CLK)의 2 주기에 대응하는 펄스폭을 가질 수 있다.
쉬프트레지스터(30a)는 합성펄스생성회로(SP GEN)(31a), 쉬프트합성펄스생성회로(SP_SFT GEN)(33a), 펄스폭감지회로(PW DETECTION CIRCUIT)(35a) 및 쉬프트펄스출력회로(P_SFT OUTPUT CIRCUIT)(37a)를 포함할 수 있다. 쉬프트레지스터(30a)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 토대로 제1 위상펄스(PA) 및 제2 위상펄스(PB)로부터 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT)를 생성할 수 있다. 쉬프트레지스터(30a)는 제1 위상펄스(PA)를 쉬프트하여 제1 위상클럭(CLKA)에 동기된 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 쉬프트레지스터(30a)는 제2 위상펄스(PB)를 쉬프트하여 제2 위상클럭(CLKB)에 동기된 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다.
쉬프트레지스터(30a)는 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나를 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)로 생성할 수 있다. 쉬프트레지스터(30a)는 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스(SP)를 생성할 수 있다. 쉬프트레지스터(30a)는 제1 위상펄스(PA)가 입력될 때 기 설정된 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다. 쉬프트레지스터(30a)는 제2 위상펄스(PB)가 입력될 때 기 설정된 펄스폭과 상이한 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다.
쉬프트레지스터(30a)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 내부쉬프트합성펄스(SP_ISFT)를 생성할 수 있다. 쉬프트레지스터(30a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)를 생성할 수 있다.
쉬프트레지스터(30a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 감지한 결과에 따라 쉬프트합성펄스(SP_SFT)를 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT) 중 하나로 출력할 수 있다. 쉬프트레지스터(30a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭과 동일할 때, 쉬프트합성펄스(SP_SFT)를 제1 위상클럭(CLKA)에 동기하여 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 쉬프트레지스터(30a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭과 상이할 때, 쉬프트합성펄스(SP_SFT)를 제2 위상클럭(CLKB)에 동기하여 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다. 이에 따라, 쉬프트레지스터(30a)는 서로 다른 위상을 가지는 위상펄스들(PA, PB)을 쉬프트하는 회로를 공유함으로써, 위상펄스들(PA, PB)을 쉬프트할 때 소모되는 면적 및 전력을 줄일 수 있다.
합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB)를 토대로 내부합성펄스(ISP), 반전합성펄스(SPB) 및 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나로부터 내부합성펄스(ISP)를 생성할 수 있다. 합성펄스생성회로(31a)는 내부합성펄스(ISP)로부터 반전합성펄스(SPB) 및 합성펄스(SP)를 생성할 수 있다. 즉, 합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나를 합성펄스(SP)로 출력할 수 있다. 합성펄스생성회로(31a)는 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31a)는 제1 위상펄스(PA)가 입력될 때 기 설정된 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다. 일 예로, 합성펄스생성회로(31a)는 제1 위상펄스(PA)가 입력될 때 클럭(CLK)의 2 주기에 대응하는 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31a)는 제2 위상펄스(PB)가 입력될 때 기 설정된 펄스폭과 상이한 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다. 일 예로, 합성펄스생성회로(31a)는 제2 위상펄스(PB)가 입력될 때 클럭(CLK)의 4 주기에 대응하는 펄스폭을 가지는 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31a)의 구성 및 동작 방법은 도 3을 참고하여 구체적으로 후술한다.
쉬프트합성펄스생성회로(33a)는 제1 위상클럭(CLKA)에 동기하여 반전합성펄스(SPB)를 토대로 합성펄스(SP)로부터 내부쉬프트합성펄스(SP_ISFT) 및 쉬프트합성펄스(SP_SFT)를 생성할 수 있다. 쉬프트합성펄스생성회로(33a)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 내부쉬프트합성펄스(SP_ISFT)를 생성할 수 있다. 쉬프트합성펄스생성회로(33a)는 반전합성펄스(SPB)를 토대로 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)를 생성할 수 있다. 일 예로, 쉬프트합성펄스생성회로(33a)는 반전합성펄스(SPB)를 토대로 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 클럭(CLK)의 제2 주기로 조절하여 쉬프트합성펄스(SP_SFT)로 출력할 수 있다. 쉬프트합성펄스생성회로(33a)의 구성 및 동작 방법은 도 4를 참고하여 구체적으로 후술한다.
펄스폭감지회로(35a)는 내부합성펄스(ISP)를 토대로 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 감지하여 감지신호(DET)를 생성할 수 있다. 펄스폭감지회로(35a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭과 상이할 때 감지신호(DET)를 활성화시킬 수 있다. 일 예로, 펄스폭감지회로(35a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 클럭(CLK)의 4 주기일 때, 감지신호(DET)를 활성화시킬 수 있다. 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭과 동일할 때 감지신호(DET)를 비활성화시킬 수 있다. 일 예로, 펄스폭감지회로(35a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 클럭(CLK)의 2 주기일 때, 감지신호(DET)를 비활성화시킬 수 있다. 펄스폭감지회로(35a)의 구성 및 동작 방법은 도 5 및 도 6을 참고하여 구체적으로 후술한다.
쉬프트펄스출력회로(37a)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)에 동기하여 감지신호(DET)를 토대로 쉬프트합성펄스(SP_SFT)를 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT) 중 하나로 출력할 수 있다. 쉬프트펄스출력회로(37a)는 감지신호(DET)가 비활성화될 때 쉬프트합성펄스(SP_SFT)를 제1 위상클럭(CLKA)에 동기하여 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 쉬프트펄스출력회로(37a)는 감지신호(DET)가 활성화될 때 쉬프트합성펄스(SP_SFT)를 제2 위상클럭(CLKB)에 동기하여 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다. 쉬프트펄스출력회로(37a)의 구성 및 동작 방법은 도 7을 참고하여 구체적으로 후술한다.
내부회로(40a)는 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT)를 토대로 다양한 내부동작들을 수행할 수 있다.
도 2는 도 1에 도시된 위상클럭생성회로(10a)의 동작을 설명하기 위한 타이밍도이다. 도 2를 참고하면, 위상클럭생성회로(10a)는 클럭(CLK)의 주파수를 1/2로 분주하여 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 위상클럭생성회로(10a)는 클럭(CLK)의 첫 번째 라이징에지(T1)에서 라이징되는 제1 위상클럭(CLKA)을 생성할 수 있다. 위상클럭생성회로(10a)는 클럭(CLK)의 두 번째 라이징에지(T2)에서 라이징되는 제2 위상클럭(CLKB)을 생성할 수 있다.
도 3은 도 1에 도시된 쉬프트레지스터(30a)에 포함된 합성펄스생성회로(31a)의 일 예에 따른 회로도이다. 도 3에 도시된 바와 같이, 합성펄스생성회로(31a)는 위상변환펄스생성회로(31a_1), 내부합성펄스생성회로(31a_2), 쉬프트회로(31a_3) 및 합성펄스출력회로(31a_4)를 포함할 수 있다.
위상변환펄스생성회로(31a_1)는 제2 위상펄스(PB)를 제1 위상클럭(CLKA)에 동기하여 위상변환펄스(PB_A)로 출력할 수 있다. 위상변환펄스(PB_A)는 기 설정된 펄스폭을 가질 수 있다. 위상변환펄스생성회로(31a_1)는 제2 위상펄스(PB)를 제1 위상클럭(CLKA)의 1/2 주기만큼 쉬프트하는 래치회로(LAT)(31a_1_1)로 구현될 수 있다.
내부합성펄스생성회로(31a_2)는 위상변환펄스(PB_A) 및 제1 위상펄스(PA) 중 하나로부터 내부합성펄스(ISP)를 생성할 수 있다. 내부합성펄스(ISP)는 기 설정된 펄스폭을 가질 수 있다. 내부합성펄스생성회로(31a_2)는 위상변환펄스(PB_A) 및 제1 위상펄스(PA) 중 하나가 활성화될 때 내부합성펄스(ISP)를 활성화시킬 수 있다. 내부합성펄스생성회로(31a_2)는 노어게이트(31a_2_1) 및 인버터(31a_2_2)로 구현될 수 있다.
쉬프트회로(31a_3)는 제1 위상클럭(CLKA)에 동기하여 내부합성펄스(ISP)를 쉬프트하여 쉬프트내부합성펄스(ISP_SFT)로 출력할 수 있다. 쉬프트내부합성펄스(ISP_SFT)는 기 설정된 펄스폭을 가질 수 있다. 쉬프트회로(31a_3)는 내부합성펄스(ISP)를 제1 위상클럭(CLKA)의 1 주기만큼 쉬프트하는 플립플롭(FF)(31a_3_1)으로 구현될 수 있다.
합성펄스출력회로(31a_4)는 위상변환펄스(PB_A) 및 쉬프트내부합성펄스(ISP_SFT)를 합성하여 합성펄스(SP)로 출력할 수 있다. 합성펄스출력회로(31a_4)는 위상변환펄스(PB_A)가 비활성화될 때, 기 설정된 펄스폭을 가지는 쉬프트내부합성펄스(ISP_SFT)를 합성펄스(SP)로 출력할 수 있다. 즉, 합성펄스(SP)는 위상변환펄스(PB_A)가 비활성화될 때, 기 설정된 펄스폭을 가질 수 있다. 일 예로, 합성펄스(SP)는 위상변환펄스(PB_A)가 비활성화될 때, 클럭의 2 주기에 대응하는 펄스폭을 가질 수 있다. 합성펄스출력회로(31a_4)는 위상변환펄스(PB_A)가 활성화될 때, 위상변환펄스(PB_A) 및 쉬프트내부합성펄스(ISP_SFT)를 합성하여 합성펄스(SP)로 출력할 수 있다. 즉, 합성펄스(SP)는 위상변환펄스(PB_A)가 활성화될 때, 기 설정된 펄스폭과 상이한 펄스폭을 가질 수 있다. 일 예로, 합성펄스(SP)는 위상변환펄스(PB_A)가 활성화될 때, 클럭의 4 주기에 대응하는 펄스폭을 가질 수 있다. 합성펄스출력회로(31a_4)는 노어게이트(31a_4_1) 및 인버터(31a_4_2)를 포함할 수 있다. 노어게이트(31a_4_1)는 위상변환펄스(PB_A)가 로직로우레벨로 비활성화되는 구간에서 쉬프트내부합성펄스(ISP_SFT)를 반전버퍼링하여 반전합성펄스(SPB)로 출력할 수 있다. 노어게이트(31a_4_1)는 위상변환펄스(PB_A)가 로직하이레벨로 활성화되는 구간에서 로직로우레벨을 가지는 반전합성펄스(SPB)를 생성할 수 있다. 인버터(31a_4_2)는 반전합성펄스(SPB)를 반전버퍼링하여 합성펄스(SP)로 출력할 수 있다.
도 4는 도 1에 도시된 쉬프트레지스터(30a)에 포함된 쉬프트합성펄스생성회로(33a)의 일 예에 따른 회로도이다. 도 4에 도시된 바와 같이, 쉬프트합성펄스생성회로(33a)는 쉬프트회로(33a_1) 및 펄스폭조절회로(33a_2)를 포함할 수 있다.
쉬프트회로(33a_1)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 내부쉬프트합성펄스(SP_ISFT)로 출력할 수 있다. 쉬프트회로(33a_1)는 합성펄스(SP)를 제1 위상클럭(CLKA)의 1 주기만큼 쉬프트하는 플립플롭(FF)(33a_1_1)을 포함할 수 있다.
펄스폭조절회로(33a_2)는 반전합성펄스(SPB)를 토대로 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)로 출력할 수 있다. 일 예로, 펄스폭조절회로(33a_2)는 반전합성펄스(SPB)가 로직로우레벨을 가지는 구간에서 내부쉬프트합성펄스(SP_ISFT)의 입력을 차단하고, 반전합성펄스(SPB)가 로직하이레벨을 가지는 구간에서 내부쉬프트합성펄스(SP_ISFT)를 쉬프트합성펄스(SP_SFT)로 출력함으로써, 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 조절할 수 있다. 펄스폭조절회로(33a_2)는 낸드게이트(33a_2_1) 및 인버터(33a_2_2)로 구현될 수 있다.
도 5는 도 1에 도시된 쉬프트레지스터(30a)에 포함된 펄스폭감지회로(35a)의 일 예에 따른 회로도이다. 도 5에 도시된 바와 같이, 펄스폭감지회로(35a_1)는 낸드게이트(35a_1_1), 인버터(35a_1_2) 및 플립플롭(35a_1_3)을 포함할 수 있다.
펄스폭감지회로(35a_1)는 내부합성펄스(ISP) 및 내부쉬프트합성펄스(SP_ISFT)를 토대로 감지신호(DET)를 생성할 수 있다. 펄스폭감지회로(35a_1)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 활성화되는지에 따라 내부감지신호(IDET)를 생성할 수 있다. 좀 더 구체적으로, 펄스폭감지회로(35a_1)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 활성화될 때 내부감지신호(IDET)를 활성화시킬 수 있다. 펄스폭감지회로(35a_1)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 비활성화될 때 내부감지신호(IDET)를 비활성화시킬 수 있다. 펄스폭감지회로(35a_1)는 내부감지신호(IDET)가 활성화될 때 감지신호(DET)를 활성화시킬 수 있다.
낸드게이트(35a_1_1)는 내부쉬프트합성펄스(SP_ISFT) 및 내부합성펄스(ISP)가 모두 로직하이레벨일 때, 로직로우레벨을 가지는 내부감지신호(IDET)를 생성할 수 있다. 인버터(35a_1_2)는 내부감지신호(IDET)를 반전버퍼링하여 반전내부감지신호(IDETB)로 출력할 수 있다. 플립플롭(35a_1_3)은 리셋신호(RST)를 토대로 내부감지신호(IDET) 및 반전내부감지신호(IDETB)에 동기하여 전원전압(VDD)으로부터 감지신호(DET)를 생성할 수 있다. 리셋신호(RST)는 초기화동작 시 로직하이레벨로 활성화될 수 있다. 전원전압(VDD)는 전원패드(미도시)로부터 인가될 수 있다. 플립플롭(35a_1_3)은 내부감지신호(IDET)가 로직하이레벨이고, 반전내부감지신호(IDETB)가 로직로우레벨일 때, 전원전압(VDD)에 의해 내부노드(nd11)를 로직하이레벨로 구동할 수 있다. 플립플롭(35a_1_3)은 내부감지신호(IDET)가 로직로우레벨이고, 반전내부감지신호(IDETB)가 로직하이레벨일 때, 내부노드(nd11)에 의해 내부노드(nd12)를 로직하이레벨로 구동하여 감지신호(DET)로 출력할 수 있다. 플립플롭(35a_1_3)은 리셋신호(RST)가 활성화될 때 내부노드(nd11) 및 내부노드(nd12)를 각각 로직하이레벨 및 로직로우레벨로 초기화시킬 수 있다. 플립플롭(35a_1_3)은 인버터들(35a_1_4, 35a_1_5, 35a_1_7, 35a_1_8, 35a_1_10), 낸드게이트(35a_1_6) 및 노어게이트(35a_1_9)로 구현될 수 있다.
도 6은 도 1에 도시된 쉬프트레지스터(30a)에 포함된 펄스폭감지회로(35a)의 다른 예에 따른 회로도이다. 도 6에 도시된 바와 같이, 펄스폭감지회로(35a_2)는 낸드게이트들(35a_2_1, 35a_2_2, 35a_2_3) 및 인버터(35a_2_4)를 포함할 수 있다.
펄스폭감지회로(35a_2)는 내부합성펄스(ISP), 내부쉬프트합성펄스(SP_ISFT) 및 제2 쉬프트위상펄스(PB_SFT)를 토대로 감지신호(DET)를 생성할 수 있다. 펄스폭감지회로(35a_2)는 쉬프트펄스출력회로(도 1의 37a)로부터 제2 쉬프트위상펄스(PB_SFT)를 입력받을 수 있다. 펄스폭감지회로(35a_2)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 활성화되는지에 따라 내부감지신호(IDET)를 생성할 수 있다. 펄스폭감지회로(35a_2)는 내부감지신호(IDET)가 활성화될 때 감지신호(DET)를 활성화시킬 수 있다. 펄스폭감지회로(35a_2)는 제2 쉬프트위상펄스(PB_SFT)가 활성화될 때 활성화된 감지신호(DET)를 비활성화시킬 수 있다.
낸드게이트(35a_2_1)는 내부쉬프트합성펄스(SP_ISFT) 및 내부합성펄스(ISP)가 모두 로직하이레벨일 때, 로직로우레벨을 가지는 내부감지신호(IDET)를 생성할 수 있다. 낸드게이트들(35a_2_2, 35a_2_3)은 내부감지신호(IDET)가 로직로우레벨일 때, 감지신호(DET)를 로직하이레벨로 활성화시킬 수 있다. 인버터(35a_2_4)는 제2 쉬프트위상펄스(PB_SFT)를 반전버퍼링하여 제2 반전쉬프트위상펄스(PB_SFTB)로 출력할 수 있다. 낸드게이트들(35a_2_2, 35a_2_3)은 제2 반전쉬프트위상펄스(PB_SFTB)가 로직로우레벨일 때, 감지신호(DET)를 로직로우레벨로 비활성화시킬 수 있다.
도 7은 도 1에 도시된 쉬프트레지스터(30a)에 포함된 쉬프트펄스출력회로(37a)의 일 예에 따른 회로도이다. 도 7에 도시된 바와 같이, 쉬프트펄스출력회로(37a)는 선택출력회로(37a_1), 제1 쉬프트위상펄스출력회로(37a_2) 및 제2 쉬프트위상펄스출력회로(37a_3)를 포함할 수 있다.
선택출력회로(37a_1)는 감지신호(DET)를 토대로 쉬프트합성펄스(SP_SFT)를 제1 내부펄스(IPULA) 및 제2 내부펄스(IPULB) 중 하나로 출력할 수 있다. 선택출력회로(37a_1)는 감지신호(DET)가 비활성화될 때 쉬프트합성펄스(SP_SFT)를 제1 내부펄스(IPULA)로 출력할 수 있다. 선택출력회로(37a_1)는 감지신호(DET)가 활성화될 때 쉬프트합성펄스(SP_SFT)를 제2 내부펄스(IPULB)로 출력할 수 있다. 선택출력회로(37a_1)는 인버터들(37a_1_1, 37a_1_3, 37a_1_5) 및 낸드게이트들(37a_1_2, 37a_1_4)을 포함할 수 있다. 인버터(37a_1_1)는 감지신호(DET)를 반전버퍼링하여 반전감지신호(DETB)를 생성할 수 있다. 낸드게이트(37a_1_2) 및 인버터(37a_1_3)는 반전감지신호(DETB)가 로직하이레벨일 때 쉬프트합성펄스(SP_SFT)를 버퍼링하여 제1 내부펄스(IPULA)로 출력할 수 있다. 낸드게이트(37a_1_4) 및 인버터(37a_1_5)는 감지신호(DET)가 로직하이레벨일 때 쉬프트합성펄스(SP_SFT)를 버퍼링하여 제2 내부펄스(IPULB)로 출력할 수 있다.
제1 쉬프트위상펄스출력회로(37a_2)는 제1 위상클럭(CLKA)에 동기하여 제1 내부펄스(IPULA)를 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 제1 쉬프트위상펄스출력회로(37a_2)는 플립플롭들(FF)(37a_2_1, 37a_2_2)을 포함할 수 있다. 플립플롭(37a_2_1)은 제1 내부펄스(IPULA)를 제1 위상클럭(CLKA)의 1 주기만큼 쉬프트하여 제1 전치쉬프트위상펄스(PRE_PA_SFT)로 출력할 수 있다. 플립플롭(37a_2_2)은 제1 전치쉬프트위상펄스(PRE_PA_SFT)를 제1 위상클럭(CLKA)의 1 주기만큼 쉬프트하여 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다.
제2 쉬프트위상펄스출력회로(37a_3)는 제2 위상클럭(CLKB)에 동기하여 제2 내부펄스(IPULB)를 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다. 제2 쉬프트위상펄스출력회로(37a_3)는 래치회로(LAT)(37a_3_1) 및 플립플롭(FF)(37a_3_2)을 포함할 수 있다. 래치회로(37a_3_1)는 제2 내부펄스(IPULB)를 제2 위상클럭(CLKB)의 1/2 주기만큼 쉬프트하여 제2 전치쉬프트위상펄스(PRE_PB_SFT)로 출력할 수 있다. 플립플롭(37a_3_2)은 제2 전치쉬프트위상펄스(PRE_PB_SFT)를 제2 위상클럭(CLKB)의 1 주기만큼 쉬프트하여 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다.
도 8은 동작제어펄스(CMDP)가 제1 위상클럭(CLKA)에 동기될 때 도 1에 도시된 전자장치(1)의 동작을 설명하기 위한 타이밍도이다. 도 8을 참고하면, 위상클럭생성회로(10a)는 클럭(CLK)의 주파수를 분주하여 위상이 서로 다른 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다.
위상펄스생성회로(20a)는 동작제어펄스(CMDP)가 제1 위상클럭(CLKA)에 동기될 때 기 설정된 펄스폭('PW1')을 가지는 제1 위상펄스(PA)를 생성할 수 있다.
합성펄스생성회로(31a)는 제1 위상펄스(PA)로부터 내부합성펄스(ISP)를 생성할 수 있다. 합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 내부합성펄스(ISP)를 쉬프트하여 쉬프트내부합성펄스(도 3의 ISP_SFT)를 생성할 수 있다. 합성펄스생성회로(31a)는 비활성화된 위상변환펄스(도 3의 PB_A)를 토대로 쉬프트내부합성펄스(도 3의 ISP_SFT)로부터 기 설정된 펄스폭('PW1')을 가지는 합성펄스(SP)를 생성할 수 있다.
쉬프트합성펄스생성회로(33a)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 기 설정된 펄스폭('PW1')을 가지는 내부쉬프트합성펄스(SP_ISFT)로 출력할 수 있다. 쉬프트합성펄스생성회로(33a)는 내부쉬프트합성펄스(SP_ISFT)를 쉬프트합성펄스(SP_SFT)로 출력할 수 있다.
펄스폭감지회로(35a)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 활성화되지 않을 때 내부감지신호(도 6 및 도 7의 IDET)를 비활성화시킬 수 있다. 펄스폭감지회로(35a)는 비활성화된 내부감지신호(도 6 및 도 7의 IDET)를 토대로 감지신호(DET)를 비활성화시킬 수 있다.
쉬프트펄스출력회로(37a)는 비활성화된 감지신호(DET)를 토대로 쉬프트합성펄스(SP_SFT)를 제1 내부펄스(도 8의 IPULA)로 출력할 수 있다. 쉬프트펄스출력회로(37a)는 제1 위상클럭(CLKA)에 동기하여 제1 내부펄스(도 8의 IPULA)를 쉬프트함으로써, 기 설정된 펄스폭('PW1')을 가지는 제1 전치쉬프트위상펄스(도 8의 PRE_PA_SFT) 및 제1 쉬프트위상펄스(PA_SFT)를 순차적으로 생성할 수 있다.
도 9는 동작제어펄스(CMDP)가 제2 위상클럭(CLKB)에 동기될 때 도 1에 도시된 전자장치(1)의 동작을 설명하기 위한 타이밍도이다. 도 9를 참고하면, 위상클럭생성회로(10a)는 클럭(CLK)의 주파수를 분주하여 위상이 서로 다른 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다.
위상펄스생성회로(20a)는 동작제어펄스(CMDP)가 제2 위상클럭(CLKB)에 동기될 때 기 설정된 펄스폭('PW1')을 가지는 제2 위상펄스(PB)를 생성할 수 있다.
합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 제2 위상펄스(PB)를 위상변환펄스(도 3의 PB_A)로 출력할 수 있다. 합성펄스생성회로(31a)는 위상변환펄스(도 3의 PB_A)로부터 내부합성펄스(ISP)를 생성할 수 있다. 합성펄스생성회로(31a)는 제1 위상클럭(CLKA)에 동기하여 내부합성펄스(ISP)를 쉬프트하여 쉬프트내부합성펄스(도 3의 ISP_SFT)를 생성할 수 있다. 합성펄스생성회로(31a)는 위상변환펄스(도 3의 PB_A) 및 쉬프트내부합성펄스(도 3의 ISP_SFT)를 합성하여 기 설정된 펄스폭('PW1')과 상이한 펄스폭('PW2')을 가지는 합성펄스(SP)를 생성할 수 있다.
쉬프트합성펄스생성회로(33a)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 펄스폭('PW2')을 가지는 내부쉬프트합성펄스(SP_ISFT)로 출력할 수 있다. 쉬프트합성펄스생성회로(33a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 기 설정된 펄스폭('PW1')으로 조절하여 쉬프트합성펄스(SP_SFT)를 생성할 수 있다.
펄스폭감지회로(35a)는 내부합성펄스(ISP)가 활성화되는 구간에서 내부쉬프트합성펄스(SP_ISFT)가 활성화될 때 내부감지신호(도 6 및 도 7의 IDET)를 활성화시킬 수 있다. 펄스폭감지회로(35a)는 활성화된 내부감지신호(도 6 및 도 7의 IDET)를 토대로 감지신호(DET)를 활성화시킬 수 있다.
쉬프트펄스출력회로(37a)는 활성화된 감지신호(DET)를 토대로 쉬프트합성펄스(SP_SFT)를 제2 내부펄스(도 8의 IPULB)로 출력할 수 있다. 쉬프트펄스출력회로(37a)는 제2 위상클럭(CLKB)에 동기하여 제2 내부펄스(도 8의 IPULB)를 쉬프트함으로써, 기 설정된 펄스폭('PW1')을 가지는 제2 전치쉬프트위상펄스(도 8의 PRE_PB_SFT) 및 제2 쉬프트위상펄스(PB_SFT)를 순차적으로 생성할 수 있다.
도 10은 도 1에 도시된 전자장치(1)의 동작을 설명하기 위한 플로우차트이다.
위상펄스생성회로(20a)는 내부동작을 제어하기 위한 동작제어펄스(CMDP)를 수신한다.(S101)
위상펄스생성회로(20a)는 수신한 동작제어펄스(CMDP)가 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB) 중 어느 하나에 동기되는지 판단한다.(S103)
위상펄스생성회로(20a)는 S103에서 동작제어펄스(CMDP)가 제1 위상클럭(CLKA)에 동기될 때, 기 설정된 펄스폭을 가지는 제1 위상펄스(PA)를 생성한다.(S105) 합성펄스생성회로(31a)는 제1 위상펄스(PA)로부터 기 설정된 펄스폭을 가지는 합성펄스(SP)를 생성한다.(S107)
위상펄스생성회로(20a)는 S103에서 동작제어펄스(CMDP)가 제2 위상클럭(CLKB)에 동기될 때, 기 설정된 펄스폭을 가지는 제2 위상펄스(PB)를 생성한다.(S109) 합성펄스생성회로(31a)는 제2 위상펄스(PB)로부터 기 설정된 펄스폭과 상이한 펄스폭을 가지는 합성펄스(SP)를 생성한다.(S111)
쉬프트합성펄스생성회로(33a)는 합성펄스(SP)를 쉬프트하여 내부쉬프트합성펄스(SP_ISFT)를 생성한다.(S113) 쉬프트합성펄스생성회로(33a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)를 생성한다.(S115)
펄스폭감지회로(35a)는 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭인지 감지한다.(S117, S119)
쉬프트펄스출력회로(37a)는 S119에서 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭일 때, 제1 위상클럭(CLKA)에 동기하여 쉬프트합성펄스(SP_SFT)를 제1 쉬프트위상펄스(PA_SFT)로 출력한다.(S121)
쉬프트펄스출력회로(37a)는 S119에서 내부쉬프트합성펄스(SP_ISFT)의 펄스폭이 기 설정된 펄스폭과 다를 때, 제2 위상클럭(CLKB)에 동기하여 쉬프트합성펄스(SP_SFT)를 제2 쉬프트위상펄스(PB_SFT)로 출력한다.(S123)
도 11은 본 개시의 다른 예에 따른 전자장치(2)의 구성을 도시한 블럭도이다. 도 11에 도시된 바와 같이, 전자장치(2)는 위상클럭생성회로(PHASE CLOCK GEN)(10b), 위상펄스생성회로(PHASE PULSE GEN)(20b), 쉬프트레지스터(30b) 및 내부회로(INTERNAL CIRCUIT)(40b)를 포함할 수 있다.
위상클럭생성회로(10b)는 클럭(CLK)을 토대로 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 위상클럭생성회로(10b)는 클럭(CLK)의 주파수를 분주하여 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 생성할 수 있다. 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)은 서로 다른 위상을 가질 수 있다. 위상클럭생성회로(10b)는 도 1에 도시된 위상클럭생성회로(10a)와 동일하게 구현될 수 있다.
위상펄스생성회로(20b)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 토대로 동작제어펄스(CMDP)로부터 제1 위상펄스(PA) 및 제2 위상펄스(PB)를 생성할 수 있다. 위상펄스생성회로(20b)는 동작제어펄스(CMDP)의 위상에 따라 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB) 중 어느 하나에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나를 생성할 수 있다. 제1 위상펄스(PA) 및 제2 위상펄스(PB)는 동일한 기 설정된 펄스폭을 가질 수 있다. 위상펄스생성회로(20b)는 도 1에 도시된 위상펄스생성회로(20a)와 동일하게 구현될 수 있다.
쉬프트레지스터(30b)는 합성펄스생성회로(SP GEN)(31b), 쉬프트합성펄스생성회로(SP_SFT GEN)(33b), 펄스폭감지회로(PW DETECTION CIRCUIT)(35b) 및 쉬프트펄스출력회로(P_SFT OUTPUT CIRCUIT)(37b)를 포함할 수 있다. 쉬프트레지스터(30b)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)을 토대로 제1 위상펄스(PA) 및 제2 위상펄스(PB)로부터 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT)를 생성할 수 있다. 쉬프트레지스터(30b)는 제1 위상펄스(PA)를 쉬프트하여 제1 위상클럭(CLKA)에 동기된 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 쉬프트레지스터(30b)는 제2 위상펄스(PB)를 쉬프트하여 제2 위상클럭(CLKB)에 동기된 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다.
합성펄스생성회로(31b)는 제1 위상클럭(CLKA)에 동기하여 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 하나로부터 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31b)는 제1 위상펄스(PA) 및 제2 위상펄스(PB) 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스(SP)를 생성할 수 있다. 합성펄스생성회로(31b)의 구성 및 동작 방법은 도 1에 도시된 합성펄스생성회로(31a)와 동일하게 구현되므로 구체적인 설명은 생략한다.
쉬프트합성펄스생성회로(33b)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)로부터 내부쉬프트합성펄스(SP_ISFT) 및 쉬프트합성펄스(SP_SFT)를 생성할 수 있다. 내부쉬프트합성펄스(SP_ISFT)는 제1 내지 제N 내부쉬프트합성펄스(SP_ISFT<1:N>)를 포함할 수 있다. 쉬프트합성펄스생성회로(33b)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 연속적으로 쉬프트하여 제1 내지 제N 내부쉬프트합성펄스(SP_ISFT<1:N>)를 순차적으로 생성할 수 있다. 쉬프트합성펄스생성회로(33b)는 제N 내부쉬프트합성펄스(SP_ISFT<N>)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)를 생성할 수 있다. 쉬프트합성펄스생성회로(33b)의 구성 및 동작 방법은 도 12를 참고하여 구체적으로 후술한다.
펄스폭감지회로(35b)는 제1 내지 제N-1 내부쉬프트합성펄스(SP_ISFT<1:N-1>) 중 어느 하나를 토대로 제N 내부쉬프트합성펄스(SP_ISFT<N>)의 펄스폭을 감지하여 감지신호(DET)를 생성할 수 있다. 일 예로, 펄스폭감지회로(35b)는 제N-2 내부쉬프트합성펄스(SP_ISFT<N-2>)가 활성화되는 구간에서 제N 내부쉬프트합성펄스(SP_ISFT<N>)가 활성화되는지를 감지하여 감지신호(DET)를 생성할 수 있다. 펄스폭감지회로(35b)의 구성 및 동작 방법은 도 4에 도시된 펄스폭감지회로(35a_1) 또는 도 5에 도시된 펄스폭감지회로(35a_2)와 동일하게 구현될 수 있다.
쉬프트펄스출력회로(37b)는 제1 위상클럭(CLKA) 및 제2 위상클럭(CLKB)에 동기하여 감지신호(DET)를 토대로 쉬프트합성펄스(SP_SFT)를 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT) 중 하나로 출력할 수 있다. 쉬프트펄스출력회로(37b)는 감지신호(DET)가 비활성화될 때 쉬프트합성펄스(SP_SFT)를 제1 위상클럭(CLKA)에 동기하여 제1 쉬프트위상펄스(PA_SFT)로 출력할 수 있다. 쉬프트펄스출력회로(37b)는 감지신호(DET)가 활성화될 때 쉬프트합성펄스(SP_SFT)를 제2 위상클럭(CLKB)에 동기하여 제2 쉬프트위상펄스(PB_SFT)로 출력할 수 있다. 쉬프트펄스출력회로(37b)의 구성 및 동작 방법은 도 1에 도시된 쉬프트펄스출력회로(37a)와 동일하게 구현되므로 구체적인 설명은 생략한다.
내부회로(40b)는 제1 쉬프트위상펄스(PA_SFT) 및 제2 쉬프트위상펄스(PB_SFT)를 토대로 다양한 내부동작들을 수행할 수 있다.
도 12는 도 11에 도시된 쉬프트레지스터(30b)에 포함된 쉬프트합성펄스생성회로(33b)의 일 예에 따른 회로도이다. 도 12에 도시된 바와 같이, 쉬프트합성펄스생성회로(33b)는 쉬프트회로(33b_1) 및 펄스폭조절회로(33b_2)를 포함할 수 있다.
쉬프트회로(33b_1)는 제1 위상클럭(CLKA)에 동기하여 합성펄스(SP)를 쉬프트하여 제1 내지 제N 내부쉬프트합성펄스(SP_ISFT<1:N>)를 순차적으로 생성할 수 있다. 쉬프트회로(33b_1)는 합성펄스(SP)를 제1 위상클럭(CLKA)의 1 주기만큼 연속적으로 쉬프트하는 다수의 플립플롭들(33b_1_1-N)을 포함할 수 있다.
펄스폭조절회로(33b_2)는 제N-1 내부쉬프트합성펄스(SP_ISFT<N-1>)를 토대로 제N 내부쉬프트합성펄스(SP_ISFT<N>)의 펄스폭을 기 설정된 펄스폭으로 조절하여 쉬프트합성펄스(SP_SFT)로 출력할 수 있다. 일 예로, 펄스폭조절회로(33b_2)는 제N-1 내부쉬프트합성펄스(SP_ISFT<N-1>)가 로직하이레벨을 가지는 구간에서 제N 내부쉬프트합성펄스(SP_ISFT<N>)의 입력을 차단하고, 제N-1 내부쉬프트합성펄스(SP_ISFT<N-1>)가 로직로우레벨을 가지는 구간에서 제N 내부쉬프트합성펄스(SP_ISFT<N>)를 쉬프트합성펄스(SP_SFT)로 출력함으로써, 제N 내부쉬프트합성펄스(SP_ISFT<N>)의 펄스폭을 조절할 수 있다. 펄스폭조절회로(33b_2)는 인버터들(33b_2_1, 33b_2_3) 및 낸드게이트(33a_2_2)로 구현될 수 있다.
이상 위에서 살펴본 바와 같이, 본 개시에 의하면 서로 다른 위상을 가지는 입력펄스들을 쉬프트하는 쉬프트레지스터들을 공유하기 위해 입력펄스들을 합성하고, 입력펄스의 위상을 구분하기 위해 입력펄스의 위상에 따라 합성된 펄스의 펄스폭을 조절하여 쉬프트함으로써, 쉬프트레지스터에서 소모되는 면적 및 전력을 줄일 수 있다.
1, 2: 전자장치 10a, 10b: 위상클럭생성회로
20a, 20b: 위상펄스생성회로 30a, 30b: 쉬프트레지스터
31a, 31b: 합성펄스생성회로 33a, 33b: 쉬프트합성펄스생성회로
35a, 35b: 펄스폭감지회로 37a, 37b: 쉬프트펄스출력회로
40a, 40b: 내부회로

Claims (20)

  1. 제1 위상펄스 및 제2 위상펄스 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스를 생성하는 합성펄스생성회로;
    상기 합성펄스로부터 내부쉬프트합성펄스 및 쉬프트합성펄스를 생성하는 쉬프트합성펄스생성회로;
    상기 내부쉬프트합성펄스의 펄스폭을 감지하여 감지신호를 생성하는 펄스폭감지회로; 및
    상기 감지신호를 토대로 상기 쉬프트합성펄스를 제1 쉬프트위상펄스 및 제2 쉬프트위상펄스 중 하나로 출력하는 쉬프트펄스출력회로를 포함하는 쉬프트레지스터.
  2. 제 1 항에 있어서, 상기 합성펄스생성회로는
    제1 위상클럭에 동기된 상기 제1 위상펄스 및 제2 위상클럭에 동기된 상기 제2 위상펄스 중 하나로부터 상기 합성펄스를 생성하되, 상기 제1 위상펄스 및 상기 제2 위상펄스는 동일한 기 설정된 펄스폭을 가지는 쉬프트레지스터.
  3. 제 2 항에 있어서, 상기 합성펄스생성회로는
    상기 제1 위상펄스 및 상기 제2 위상펄스 중 하나를 상기 제1 위상클럭에 동기하여 상기 합성펄스로 출력하는 쉬프트레지스터.
  4. 제 1 항에 있어서, 상기 합성펄스생성회로는
    상기 제1 위상펄스가 입력될 때 기 설정된 펄스폭을 가지는 상기 합성펄스를 생성하고, 상기 제2 위상펄스가 입력될 때 상기 기 설정된 펄스폭과 상이한 펄스폭을 가지는 상기 합성펄스를 생성하는 쉬프트레지스터.
  5. 제 1 항에 있어서, 상기 쉬프트합성펄스생성회로는
    상기 합성펄스를 쉬프트하여 상기 내부쉬프트합성펄스를 생성하고, 상기 내부쉬프트합성펄스의 펄스폭을 조절하여 상기 쉬프트합성펄스를 생성하는 쉬프트레지스터.
  6. 제 5 항에 있어서, 상기 쉬프트합성펄스생성회로는
    제1 위상클럭에 동기하여 상기 합성펄스를 쉬프트하는 적어도 하나 이상의 플립플롭을 포함하는 쉬프트레지스터.
  7. 제 5 항에 있어서, 상기 쉬프트합성펄스생성회로는
    상기 내부쉬프트합성펄스의 펄스폭을 기 설정된 펄스폭으로 조절하여 상기 쉬프트합성펄스로 출력하는 쉬프트레지스터.
  8. 제 1 항에 있어서, 상기 펄스폭감지회로는
    상기 내부쉬프트합성펄스의 펄스폭이 기 설정된 펄스폭과 상이할 때 상기 감지신호를 활성화시키는 쉬프트레지스터.
  9. 제 1 항에 있어서, 상기 쉬프트펄스출력회로는
    상기 감지신호가 비활성화될 때 상기 쉬프트합성펄스를 제1 위상클럭에 동기하여 상기 제1 쉬프트위상펄스로 출력하고, 상기 감지신호가 활성화될 때 상기 쉬프트합성펄스를 제2 위상클럭에 동기하여 상기 제2 쉬프트위상펄스로 출력하는 쉬프트레지스터.
  10. 동작제어펄스의 위상에 따라 제1 위상펄스 및 제2 위상펄스 중 하나를 생성하는 위상펄스생성회로; 및
    상기 제1 위상펄스 및 상기 제2 위상펄스 중 어느 하나가 입력되는지에 따라 펄스폭이 상이한 합성펄스를 생성하고, 상기 합성펄스를 쉬프트하여 내부쉬프트합성펄스를 생성하며, 상기 내부쉬프트합성펄스의 펄스폭에 따라 제1 쉬프트위상펄스 및 제2 쉬프트위상펄스 중 하나를 생성하는 쉬프트레지스터를 포함하는 전자장치.
  11. 제 10 항에 있어서, 상기 위상펄스생성회로는
    상기 동작제어펄스가 제1 위상클럭에 동기될 때 상기 제1 위상펄스를 생성하고, 상기 동작제어펄스가 제2 위상클럭에 동기될 때 상기 제2 위상펄스를 생성하는 전자장치.
  12. 제 11 항에 있어서,
    클럭의 주파수를 분주하여 위상이 서로 다른 상기 제1 위상클럭 및 상기 제2 위상클럭을 생성하는 위상클럭생성회로를 더 포함하는 전자장치.
  13. 제 10 항에 있어서, 상기 쉬프트레지스터는
    제1 위상클럭에 동기된 상기 제1 위상펄스를 쉬프트하여 상기 제1 위상클럭에 동기된 상기 제1 쉬프트위상펄스로 출력하고, 제2 위상클럭에 동기된 상기 제2 위상펄스를 쉬프트하여 상기 제2 위상클럭에 동기된 상기 제2 쉬프트위상펄스로 출력하는 전자장치.
  14. 제 10 항에 있어서, 상기 쉬프트레지스터는
    상기 제1 위상펄스가 입력될 때 기 설정된 펄스폭을 가지는 상기 합성펄스를 생성하고, 상기 제2 위상펄스가 입력될 때 상기 기 설정된 펄스폭과 상이한 펄스폭을 가지는 상기 합성펄스를 생성하되, 상기 제1 위상펄스 및 상기 제2 위상펄스는 각각 상기 기 설정된 펄스폭을 가지는 전자장치.
  15. 제 10 항에 있어서, 상기 쉬프트레지스터는
    상기 제1 위상펄스 및 상기 제2 위상펄스 중 하나를 제1 위상클럭에 동기하여 상기 합성펄스로 생성하는 전자장치.
  16. 제 15 항에 있어서, 상기 쉬프트레지스터는
    상기 제1 위상클럭에 동기하여 상기 합성펄스를 쉬프트하는 적어도 하나 이상의 플립플롭을 포함하는 전자장치.
  17. 제 10 항에 있어서, 상기 쉬프트레지스터는
    상기 내부쉬프트합성펄스의 펄스폭을 조절하여 쉬프트합성펄스를 생성하고, 상기 내부쉬프트합성펄스의 펄스폭을 감지한 결과에 따라 상기 쉬프트합성펄스를 상기 제1 쉬프트위상펄스 및 상기 제2 쉬프트위상펄스 중 하나로 출력하는 전자장치.
  18. 제 17 항에 있어서, 상기 쉬프트레지스터는
    상기 내부쉬프트합성펄스의 펄스폭을 기 설정된 펄스폭으로 조절하여 상기 쉬프트합성펄스를 생성하는 전자장치.
  19. 제 17 항에 있어서, 상기 쉬프트레지스터는
    상기 내부쉬프트합성펄스의 펄스폭이 기 설정된 펄스폭과 동일할 때, 상기 쉬프트합성펄스를 제1 위상클럭에 동기하여 상기 제1 쉬프트위상펄스로 출력하는 전자장치.
  20. 제 17 항에 있어서, 상기 쉬프트레지스터는
    상기 내부쉬프트합성펄스의 펄스폭이 기 설정된 펄스폭과 상이할 때, 상기 쉬프트합성펄스를 제2 위상클럭에 동기하여 상기 제2 쉬프트위상펄스로 출력하는 전자장치.
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