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KR20230039211A - 반도체 장치 - Google Patents

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KR20230039211A
KR20230039211A KR1020210122231A KR20210122231A KR20230039211A KR 20230039211 A KR20230039211 A KR 20230039211A KR 1020210122231 A KR1020210122231 A KR 1020210122231A KR 20210122231 A KR20210122231 A KR 20210122231A KR 20230039211 A KR20230039211 A KR 20230039211A
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KR
South Korea
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electrode
substrate
stop layer
protrusion
etch stop
Prior art date
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Pending
Application number
KR1020210122231A
Other languages
English (en)
Inventor
최지민
이종민
이연진
이전일
이주익
최민정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US17/751,740 priority patent/US20230077803A1/en
Priority to CN202210920766.6A priority patent/CN115810579A/zh
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Abstract

반도체 장치는 기판, 상기 기판 상에 형성되며, 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 식각 저지막, 상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하며, 상기 식각 저지막의 상기 제2 면보다 돌출된 돌출부를 포함하는 관통 전극, 및 상기 관통 전극의 상기 돌출부를 커버하는 도전 패드를 포함할 수 있으며, 상기 관통 전극의 상기 돌출부는 편평하지 않을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게 본 발명은 관통 전극을 포함하는 반도체 장치에 관한 것이다.
고 대역폭 메모리(High Bandwidth Memory: HBM) 장치는 수직하게 적층된 반도체 칩들을 포함할 수 있다. 상기 반도체 칩들은 실리콘 관통 실리콘 비아(Through Silicon Via: TSV)과 같은 관통 전극에 의해 전기적으로 연결될 수 있다. 상기 관통 전극은 상기 HBM 장치의 메모리 성능 향상을 위해 복수 개로 형성될 수 있으며, 이들은 서로 다른 폭을 가지도록 형성될 수도 있다.
본 발명의 과제는 개선된 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 일 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성되며, 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 식각 저지막, 상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하며, 상기 식각 저지막의 상기 제2 면보다 돌출된 돌출부를 포함하는 관통 전극, 및 상기 관통 전극의 상기 돌출부를 커버하는 도전 패드를 포함할 수 있으며, 상기 관통 전극의 상기 돌출부는 편평하지 않을 수 있다.
상기한 일 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성된 식각 저지막, 상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고, 상기 기판의 상면에 평행한 수평 방향에 대해 일정한 기울기를 가지는 측벽, 및 상기 기판의 상면에 대해 상기 수평 방향을 따라 변하는 기울기를 가지는 상면을 포함하는 관통 전극, 및 상기 관통 전극의 상기 상면을 커버하는 도전 패드를 포함할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판, 상기 기판 상에 형성되며, 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 식각 저지막, 상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고, 상기 식각 저지막의 상기 제2 면보다 돌출된 제1 돌출부를 포함하는 제1 관통 전극, 및 상기 제1 관통 전극의 측벽을 커버하는 제1 절연 패턴을 포함하는 제1 관통 전극 구조물, 상기 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고, 상기 제1 관통 전극 구조물과 다른 폭을 가지며, 상기 식각 저지막의 상기 제2 면보다 돌출된 제2 돌출부를 포함하는 제2 관통 전극, 및 상기 제2 관통 전극의 측벽을 커버하는 제2 절연 패턴을 포함하는 제2 관통 전극 구조물, 상기 제1 관통 전극 구조물의 상기 제1 돌출부 및 상기 제2 관통 전극 구조물의 상기 제2 돌출부를 각각 커버하는 제1 및 제2 도전 패드들을 포함할 수 있으며, 상기 제1 관통 전극의 상기 제1 돌출부 및 상기 제2 관통 전극의 상기 제2 돌출부는 편평하지 않을 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 관통 전극들은 실질적으로 동일한 높이를 가지도록 형성될 수 있고, 이들을 커버하는 도전 패드들도 실질적으로 동일한 높이를 가지도록 형성될 수 있다. 즉, 상기 관통 전극들의 높이 산포 및 상기 도전 패드들의 높이 산포가 발생하지 않으므로, 상기 반도체 장치들은 용이하게 적층될 수 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
한편, 기준이 되는 기판, 혹은 제1 기판 및/또는 제2 기판의 표면에 대해 평행한 방향은 수평 방향으로, 상기 표면에 대해 수직한 방향은 수직 방향으로 지칭한다. 본 명세서에서, 위로(up)과 아래로(down), 상에(on, over)와 아래에(beneath, under), 상면(upper surface)과 하면(lower surface), 및 상부(upper portion)와 하부(lower portion)는 각각 상기 수직 방향을 기준으로 양 측을 나타내기 위한 상대적인 개념으로서 절대적인 것이 아니며, 설명하는 부분에 따라 서로 반대의 의미를 가질 수도 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 희생 기판(100), 도전 패드막(110), 식각 저지막(120), 및 기판(130)을 순차적으로 형성할 수 있다.
희생 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 희생 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
도전 패드막(110)은 희생 기판(100) 상에 형성될 수 있다. 도전 패드막(110)은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다.
식각 저지막(120)은 도전 패드막(110) 상에 형성될 수 있으며, 서로 대향하는 제1 면(121) 및 제2 면(122)을 포함할 수 있다. 식각 저지막(120)은 예를 들어, 실리콘 산화물(SiO2)과 같은 산화물, 실리콘 질화물(SiN)과 같은 질화물 및/또는 실리콘 탄질화물(SiCN)과 같은 탄질화물을 포함할 수 있다.
기판(130)은 식각 저지막(120)의 제1 면(121) 상에 형성될 수 있으며, 서로 대향하는 활성면(131) 및 비활성면(132)을 포함할 수 있다.
기판(130)은 희생 기판(100)과 동일한 물질, 예를 들어, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(130)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
도 2를 참조하면, 기판(130)의 활성면(131) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 층간 절연막(190)을 형성할 수 있다.
상기 회로 패턴은 예를 들어, 트랜지스터 및 제1 내지 제3 콘택 플러그들(200, 202, 204) 등을 포함할 수 있다.
상기 트랜지스터는 기판(130)의 활성면(131) 상에 형성된 게이트 구조물(170), 및 이에 인접하는 기판(130) 상부에 형성되어 소스/드레인 역할을 수행하는 불순물 영역들(도시되지 않음)을 포함할 수 있다.
게이트 구조물(170)은 상기 수직 방향을 따라 순차적으로 적층된 게이트 절연막(140), 게이트 전극(150) 및 게이트 마스크(160)를 포함할 수 있다. 게이트 구조물(170)의 측벽 상에는 게이트 스페이서(180)가 더 형성될 수 있다.
게이트 절연막(140)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 게이트 전극(150)은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 게이트 마스크(160) 및 게이트 스페이서(180)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 층간 절연막(190)은 기판(130)의 활성면(131) 상에 형성되어 상기 트랜지스터를 커버할 수 있으며, 이를 관통하여 상기 불순물 영역들에 접촉하는 제1 및 제3 콘택 플러그들(200, 204), 및 게이트 전극(150)에 접촉하는 제2 콘택 플러그(202)가 형성될 수 있다.
제1 층간 절연막(190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 내지 제3 콘택 플러그들(200, 202, 204)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
상기 회로 패턴을 구성하는 각 구성 요소들은 양각 패턴 방법 혹은 다마신(damascene) 공정에 의해 형성될 수 있다.
도 3을 참조하면, 제1 건식 식각 공정을 통해 제1 층간 절연막(190), 기판(130), 식각 저지막(120), 및 도전 패드막(110) 일부를 관통하여 상기 수직 방향으로 연장되는 제1 및 제2 비아 홀(via hole)들(210, 220)을 형성할 수 있다.
제1 및 제2 비아 홀들(210, 220)은 서로 다른 폭을 가지도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 비아 홀(210)은 제1 폭(W1)을 가지고, 제2 비아 홀(220)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 비아 홀들(210, 220)은 제1 층간 절연막(190) 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 노광 및 현상 공정을 통해 제거함으로써 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제1 층간 절연막(190), 기판(130), 식각 저지막(120), 및 도전 패드막(110) 일부를 순차적으로 식각함으로써 형성될 수 있다. 이후, 상기 포토레지스트 패턴은 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
상기 제1 건식 식각 공정은 상기 포토레지스트 패턴에 의해 노출된 제1 층간 절연막(190) 부분에 대해 이온 또는 플라즈마를 포함하는 식각 가스를 공급함으로써 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 건식 식각 공정은 스퍼터링(sputtering) 공정 또는 플라즈마 식각 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 건식 식각 공정은 상기 포토레지스트 패턴에 의해 노출된 제1 층간 절연막(190) 부분에 대해 상기 수평 방향으로 달라지는 이온 또는 플라즈마 농도를 가지는 상기 식각 가스를 상기 수직 방향으로 공급함으로써 수행될 수 있으며, 이에 따라 제1 및 제2 비아 홀들(210, 220)은 편평하지 않은 저면을 가지도록 형성될 수 있다. 즉, 제1 및 제2 비아 홀들(210, 220)의 저면은 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다.
일 실시예에 있어서, 상기 제1 건식 식각 공정은 상기 노출된 제1 층간 절연막(190) 부분의 중앙부에 대해서는 높은 이온 또는 플라즈마 농도를 가지는 상기 식각 가스를 상기 수직 방향으로 공급하고, 상기 노출된 제1 층간 절연막(190) 부분의 측부에 대해서는 낮은 이온 또는 플라즈마 농도를 가지는 상기 식각 가스를 상기 수직 방향으로 공급함으로써 수행될 수 있으며, 이에 따라 제1 및 제2 비아 홀들(210, 220)은 볼록한 저면을 가지도록 형성될 수 있다.
도면 상에서는 1개의 제1 비아 홀(210) 및 1개의 제2 비아 홀(220)이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 제1 및 제2 비아 홀들(210, 220)은 각각 복수 개로 형성될 수도 있다.
상기 제1 건식 식각 공정은 식각 저지막(120) 및 도전 패드막(110)에 의해 종료될 수 있고, 이에 따라 제1 비아 홀들(210)은 서로 실질적으로 동일한 깊이를 가지도록 형성될 수 있으며, 제2 비아 홀들(220)은 서로 실질적으로 동일한 깊이를 가지도록 형성될 수 있고, 나아가 서로 다른 폭을 가지는 제1 및 제2 비아 홀들(210, 220)도 서로 실질적으로 동일한 깊이를 가지도록 형성될 수 있다. 즉, 제1 비아 홀들(210) 간의 깊이 산포, 제2 비아 홀들(220) 간의 깊이 산포, 및 제1 및 제2 비아 홀들(210, 220) 간의 깊이 산포는 1차적으로 식각 저지막(120)에 의해 조절될 수 있고, 2차적으로 도전 패드막(110)에 의해 조절될 수 있다.
도 4를 참조하면, 제1 및 제2 비아 홀들(210, 220), 제1 층간 절연막(190) 및 상기 회로 패턴 상에 절연막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막(230)은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
절연막(230)은 예를 들어, 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물 및/또는 실리콘 탄질화물과 같은 탄질화물을 포함할 수 있다.
도 5를 참조하면, 절연막(230)에 대해 제2 건식 식각 공정을 수행하여 도전 패드막(110)을 노출시킬 수 있다.
상기 제2 건식 식각 공정은 제1 및 제2 비아 홀들(210, 220)의 저면의 중앙부 상에 형성된 절연막(230) 부분에 대해 이온 또는 플라즈마를 포함하는 식각 가스를 공급함으로써 수행될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 건식 식각 공정은 스퍼터링(sputtering) 공정 또는 플라즈마 식각 공정을 포함할 수 있다.
도 6을 참조하면, 절연막(230) 상에 제1 및 제2 비아 홀들(210, 220)을 채우는 관통 전극막을 형성한 후, 제1 층간 절연막(190)의 상면이 노출될 때까지 절연막(230) 및 상기 관통 전극막을 평탄화하여 제1 및 제2 관통 전극 구조물들(252, 254)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극막은 물리 기상 증착(PVD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
제1 관통 전극 구조물(252)은 제1 관통 전극(242) 및 제1 관통 전극(242)의 측벽을 커버하는 제1 절연 패턴(232)을 포함할 수 있다. 제1 관통 전극(242)은 식각 저지막(120)의 제2 면(122)보다 돌출된 제1 돌출부(242a) 및 제1 돌출부(242a)를 제외한 제1 본체부(242b)를 포함할 수 있다. 제1 관통 전극 구조물(252)는 제1 관통 전극(242) 및 제1 절연 패턴(232) 사이에 형성된 제1 배리어 패턴(도시되지 않음)을 더 포함할 수도 있다.
제2 관통 전극 구조물(254)은 제2 관통 전극(244) 및 제2 관통 전극(244)의 측벽을 커버하는 제2 절연 패턴(234)을 포함할 수 있다. 제2 관통 전극(244)은 식각 저지막(120)의 제2 면(122)보다 돌출된 제2 돌출부(244a) 및 제2 돌출부(244a)를 제외한 제2 본체부(244b)를 포함할 수 있다. 제2 관통 전극 구조물(254)는 제2 관통 전극(244) 및 제2 절연 패턴(234) 사이에 형성된 제2 배리어 패턴(도시되지 않음)을 더 포함할 수도 있다.
제1 및 제2 관통 전극 구조물들(252, 254)의 저면은 편평하지 않을 수 있으며, 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다. 이에 따라, 제1 관통 전극 구조물(252)의 제1 돌출부(242a) 및 제2 관통 전극 구조물(254)의 제2 돌출부(244a)는 편평하지 않을 수 있으며, 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다. 또한, 제1 돌출부(242a)의 측벽을 커버하는 제1 절연 패턴(232) 부분 및 제2 돌출부(244a)의 측벽을 커버하는 제2 절연 패턴(234) 부분도 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다.
일 실시예에 있어서, 제1 및 제2 관통 전극 구조물들(252, 254)의 저면은 볼록할 수 있다. 이에 따라, 제1 관통 전극 구조물(252)의 제1 돌출부(242a) 및 제2 관통 전극 구조물(254)의 제2 돌출부(244a)는 볼록할 수 있다.
제1 및 제2 관통 전극 구조물들(252, 254)은 제1 및 제2 폭(W1, W2)들을 각각 가질 수 있다.
상기 관통 전극막은 예를 들어, 텅스텐(W), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있고, 상기 제1 및 제2 배리어 패턴들은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
도 7을 참조하면, 제1 층간 절연막(190) 상에 제1 내지 제8 배선들(272, 274, 276, 278, 292, 294, 296, 298), 제1 내지 제6 비아들(282, 284, 286, 288, 302, 304), 및 제1 및 제2 본딩 패드들(312, 314)을 포함하는 배선층(260)을 형성할 수 있다.
배선층(260)은 버퍼막들 및 배선 절연막들을 상기 수직 방향을 따라 교대로 반복적으로 적층하여 형성될 수 있다. 상기 버퍼막은 예를 들어, 실리콘 질화물, 실리콘 탄질화물 또는 실리콘 탄산질화물(SiCON)을 포함할 수 있고, 상기 배선 절연막은 예를 들어, 실리콘 산화물, 탄소로 도핑된 실리콘 산화물 또는 실리콘 탄질화물을 포함할 수 있다.
제1 내지 제4 배선들(272, 274, 276, 278)은 제1 층간 절연막(190) 상에 형성되어 제1 및 제2 관통 전극 구조물들(252, 254), 및 제1 및 제3 콘택 플러그들(200, 204) 상면에 각각 접촉할 수 있다.
제1 배선(274) 상에는 제1 비아(282), 제5 배선(292), 제5 비아(302) 및 제1 본딩 패드(312)가 순차적으로 적층될 수 있고, 제2 배선(274) 상에는 제2 비아(284), 제6 배선(294), 제6 비아(304) 및 제2 본딩 패드(314)가 순차적으로 적층될 수 있으며, 제3 배선(276) 상에는 제3 비아(286) 및 제7 배선(296)이 순차적으로 적층될 수 있고, 제4 배선(278) 상에는 제4 비아(288) 및 제8 배선(298)이 순차적으로 적층될 수 있다.
제1 내지 제8 배선들(272, 274, 276, 278, 292, 294, 296, 298), 제1 내지 제6 비아들(282, 284, 286, 288, 302, 304), 및 제1 및 제2 본딩 패드들(312, 314)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
도 8을 참조하면, 캐리어 기판(도시되지 않음)을 사용하여 기판(130)의 비활성면(132)이 위로 향하도록 기판(130)을 뒤집은 후 희생 기판(100)을 제거할 수 있다. 이에 따라, 이하에서는 제1 및 제2 관통 전극 구조물들(252, 254)의 저면은 제1 및 제2 관통 전극 구조물들(252, 254)의 상면으로 지칭될 수 있다.
희생 기판(100)은 예를 들어, 에치 백 공정 및/또는 그라인딩 공정을 통해 제거될 수 있다.
도 9를 참조하면, 도전 패드막(110)을 패터닝하여 제1 및 제2 관통 전극 구조물들(252, 254)을 각각 커버하는 제1 및 제2 도전 패드들(112, 114)을 형성할 수 있다.
제1 및 제2 도전 패드들(112, 114)은 제1 관통 전극 구조물(252)의 제1 돌출부(242a) 및 제2 관통 전극 구조물(254)의 제2 돌출부(244a)와 각각 접촉하여 전기적으로 연결될 수 있다. 이에 따라, 제1 및 제2 돌출부들(242a, 244a)과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 편평하지 않을 수 있으며, 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다. 일 실시예에 있어서, 제1 및 제2 돌출부들(242a, 244a)과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 오목할 수 있다.
이후, 제1 및 제2 도전 패드들(112, 114) 및 식각 저지막(120)의 제2 면(122) 상에 제2 층간 절연막(320)을 형성하고, 제1 및 제2 도전 패드들(112, 114)의 상면이 노출될 때까지 제2 층간 절연막(320)의 상부를 평탄화함으로써 상기 반도체 장치를 완성할 수 있다.
제2 층간 절연막(320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 바와 같이, 제1 및 제2 비아 홀들(210, 220)을 형성하기 전에 식각 저지막(120) 및 도전 패드막(110)을 형성할 수 있다.
이에 따라, 상기 제1 건식 식각 공정 수행 시, 식각 저지막(120) 및 도전 패드막(110)에 의해 제1 비아 홀들(210) 간의 깊이 산포, 제2 비아 홀들(220) 간의 깊이 산포, 및 제1 및 제2 비아 홀들(210, 220) 간의 깊이 산포가 발생하지 않을 수 있다. 결국, 식각 저지막(120) 및 도전 패드막(110)에 의해 제1 및 제2 관통 전극 구조물들(252, 254)은 실질적으로 동일한 높이를 가지도록 형성될 수 있으며, 이에 따라 제1 및 제2 관통 전극 구조물들(252, 254)을 각각 커버하는 제1 및 제2 도전 패드들(112, 114)도 실질적으로 동일한 높이를 가지도록 형성될 수 있다.
또한, 상기 제1 건식 식각 공정에 의해 도전 패드막(110) 일부도 함께 식각될 수 있고, 이후 도전 패드막(110)을 패터닝하여 제1 및 제2 관통 전극 구조물들(252, 254)을 각각 커버하는 제1 및 제2 도전 패드들(112, 114)을 형성할 수 있다. 이에 따라, 제1 및 제2 도전 패드들(112, 114)은 제1 및 제2 관통 전극 구조물들(252, 254)의 상면의 형상을 각각 포함할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 기판(130), 식각 저지막(120), 제1 및 제2 관통 전극 구조물들(252, 254), 및 제1 및 제2 도전 패드들(112, 114)를 포함할 수 있다. 또한, 상기 반도체 장치는 상기 회로 패턴, 배선층(260), 및 제1 및 제2 층간 절연막들(190, 320)을 더 포함할 수 있다.
각 제1 및 제2 관통 전극 구조물들(252, 254)은 상기 수평 방향에 대해 일정한 기울기를 가지는 측벽 및 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가지는 상면을 포함할 수 있다. 이에 따라, 각 제1 및 제2 관통 전극들(242, 244)은 상기 수평 방향에 대해 일정한 기울기를 가지는 측벽 및 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가지는 상면을 포함할 수 있다. 제1 및 제2 관통 전극들(242, 254)의 상기 상면은 식각 저지막(120)의 제2 면(122)보다 높을 수 있다. 일 실시예에 있어서, 제1 및 제2 관통 전극들(242, 254)의 상기 상면은 볼록할 수 있다.
제1 및 제2 절연 패턴들(232, 234)은 제1 및 제2 관통 전극들(242, 244)의 상기 상면 일부를 각각 커버할 수 있으며, 이에 따라 제1 및 제2 관통 전극들(242, 244)의 상기 상면 일부를 각각 커버하는 제1 및 제2 절연 패턴들(232, 234) 부분은 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다.
제1 및 제2 도전 패드들(112, 114)은 제1 및 제2 관통 전극들(242, 244)의 상기 상면과 각각 접촉할 수 있다. 이에 따라, 제1 및 제2 관통 전극들(242, 244)의 상기 상면과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 편평하지 않을 수 있으며, 기판(130)의 활성면(131) 또는 비활성면(132)에 대해 상기 수평 방향을 따라 변하는 기울기를 가질 수 있다. 일 실시예에 있어서, 제1 및 제2 관통 전극들(242, 244)의 상기 상면과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 오목할 수 있다.
도 10 및 도 11은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 1 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 10을 참조하면, 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(190), 기판(130), 식각 저지막(120), 및 도전 패드막(110) 일부를 관통하여 상기 수직 방향으로 연장되는 제1 및 제2 비아 홀들(210, 220)을 형성할 수 있다.
일 실시예에 있어서, 상기 제1 건식 식각 공정은 상기 노출된 제1 층간 절연막(190) 부분의 측부에 대해서는 높은 이온 또는 플라즈마 농도를 가지는 상기 식각 가스를 상기 수직 방향으로 공급하고, 상기 노출된 제1 층간 절연막(190) 부분의 중앙부에 대해서는 낮은 이온 또는 플라즈마 농도를 가지는 상기 식각 가스를 상기 수직 방향으로 공급함으로써 수행될 수 있으며, 이에 따라 제1 및 제2 비아 홀들(210, 220)은 오목한 저면을 가지도록 형성될 수 있다.
도 11을 참조하면, 도 4 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치를 완성할 수 있다.
일 실시예에 있어서, 제1 및 제2 관통 전극 구조물들(252, 254)의 상면은 오목할 수 있다. 이에 따라, 제1 관통 전극 구조물(252)의 제1 돌출부(242a) 및 제2 관통 전극 구조물(254)의 제2 돌출부(244a)는 오목할 수 있으며, 제1 및 제2 관통 전극들(242, 254)의 상면은 오목할 수 있다.
일 실시예에 있어서, 제1 및 제2 돌출부들(242a, 244a)과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 볼록할 수 있으며, 제1 및 제2 관통 전극들(242, 244)의 상기 상면과 각각 접촉하는 제1 및 제2 도전 패드들(112, 114) 부분은 볼록할 수 있다.
도 12 및 도 13은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 13은 도 12의 A 영역에 대한 확대 단면도이다. 상기 반도체 패키지는 도 1 및 도 9를 참조로 설명한 반도체 장치를 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 12 및 도 13을 참조하면, 반도체 패키지는 패키지 기판(400), 패키지 기판(400) 상에 순차적으로 적층된 제1 및 제2 반도체 칩들(600a, 600b) 및 몰딩 부재(700)를 포함할 수 있다. 또한, 상기 반도체 패키지는 제1 내지 제4 도전성 범프들(500, 502, 512, 514) 및 외부 접속 단자들(도시되지 않음)을 더 포함할 수 있다.
패키지 기판(400)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(400)의 상부면에는 기판 패드들이 구비되고, 패키지 기판(400)의 하부면에는 솔더 볼과 같은 외부 접속 단자들이 구비될 수 있다.
도면 상에서는 제1 및 제2 반도체 칩들(600a, 600b)들, 즉 2개의 반도체 칩들이 적층된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 4개, 8개, 12개, 16개 또는 그 이상의 반도체 칩들이 적층될 수 있다.
제1 및 제2 반도체 칩들(600a, 600b)은 각각 반도체 제조 공정들이 수행되어 완성된 집적회로 칩을 포함할 수 있다. 각각의 반도체 칩들을 예를 들어, 메모리 칩 또는 로직 칩 등을 포함할 수 있다.
제1 및 제2 도전성 범프들(502, 504)은 패키지 기판(400)과 제1 반도체 칩(600a) 사이에 개재될 수 있다. 제1 도전성 범프(502)는 패키지 기판(400)의 상기 기판 패드와 제1 반도체 칩(600a)의 제1 본딩 패드(312)를 전기적으로 연결시킬 수 있으며, 제2 도전성 범프(504)는 패키지 기판(400)의 상기 기판 패드와 제1 반도체 칩(600a)의 제2 본딩 패드(314)를 전기적으로 연결시킬 수 있다.
제3 및 제4 도전성 범프들(512, 514)은 제1 반도체 칩(600a)과 제2 반도체 칩(600b) 사이에 개재될 수 있다. 제3 도전성 범프(512)는 제1 반도체 칩(600a)의 제1 도전 패드(112)와 제2 반도체 칩(600b)의 제1 본딩 패드(312)를 전기적으로 연결시킬 수 있으며, 제4 도전성 범프(514)는 제1 반도체 칩(600a)의 제2 도전 패드(114)와 제2 반도체 칩(600b)의 제2 본딩 패드(314)를 전기적으로 연결시킬 수 있다.
이와 다르게, 제3 및 제4 도전성 범프들(512, 514)은 생략될 수 있으며, 제1 반도체 칩(600a)의 제1 도전 패드(112)와 제2 반도체 칩(600b)의 제1 본딩 패드(312)는 서로 직접 본딩될 수 있고, 제1 반도체 칩(600a)의 제2 도전 패드(114)와 제2 반도체 칩(600b)의 제2 본딩 패드(314)는 서로 직접 본딩될 수 있다(예를 들면, Cu-Cu Hybrid Bonding).
몰딩 부재(700)은 패키지 기판(400) 상에 제1 및 제2 반도체 칩들(600a, 600b)을 덮도록 제공될 수 있다. 몰딩 부재(700)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
이하에서는, 도 12 및 도 13의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
제3 및 제4 도전성 범프들(512, 514)을 제2 반도체 칩(600b)의 제1 및 제2 본딩 패드들(312, 314) 상에 각각 형성하고, 제1 및 제2 도전성 범프들(512, 514)을 매개로 하여 제2 반도체 칩(600b)을 제1 반도체 칩(600a) 상에 적층시킬 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(600b)의 제1 및 제2 본딩 패드들(312, 314) 상에 제1 및 제2 도전성 범프들(512, 514)을 각각 배치시킨 후, 예를 들어, 리플로우(reflow) 공정을 통해 제2 반도체 칩(600b)을 제1 반도체 칩(600a) 상에 접합시킬 수 있다.
이후, 제1 및 제2 도전성 범프들(502, 504)을 사용하여 제2 반도체 칩(600b)이 적층된 제1 반도체 칩(600a)을 패키지 기판(400) 상에 실장시킴으로써 상기 반도체 패키지를 완성할 수 있다.
전술한 바와 같이, 식각 저지막(120) 및 도전 패드막(110)에 의해 제1 및 제2 관통 전극 구조물들(252, 254)은 실질적으로 동일한 높이를 가지도록 형성될 수 있으며, 제1 및 제2 관통 전극 구조물들(252, 254)을 각각 커버하는 제1 및 제2 도전 패드들(112, 114)도 실질적으로 동일한 높이를 가지도록 형성될 수 있다. 즉, 제1 및 제2 관통 전극 구조물들(252, 254)의 높이 산포 및 제1 및 제2 도전 패드들(112, 114)의 높이 산포가 발생하지 않으므로, 제1 및 제2 반도체 칩들(600a, 600b)은 용이하게 상기 수직 방향으로 적층될 수 있다.
상기 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 14는 도 12의 A 영역에 대한 확대 단면도이다. 상기 반도체 패키지는 도 10 및 도 11을 참조로 설명한 반도체 장치를 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 14를 참조하면, 도 11에서 설명한 반도체 장치를 포함하는 제1 및 제2 반도체 칩들(600a, 600b)이 상기 수직 방향으로 적층될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 희생 기판 130: 기판
110: 도전 패드막 112, 114: 제1, 제2 도전 패드
120: 식각 저지막 140: 게이트 절연막
150: 게이트 전극 160: 게이트 마스크
170: 게이트 구조물 180: 게이트 스페이서
190, 320: 제1, 제2 층간 절연막 200: 콘택 플러그
210, 220: 제1, 제2 비아 홀 230: 절연막
232, 234: 제1, 제2 절연 패턴 242, 244: 제1, 제2 관통 전극
252, 254: 제1, 제2 관통 전극 구조물
260: 배선층
272, 274, 276, 278, 292, 294, 296, 298: 제1 내지 제8 배선
282, 284, 286, 288, 302, 304: 제1 내지 제6 비아
312, 314: 제1, 제2 본딩 패드 400: 패키지 기판
500, 502, 512, 514: 제1 내지 제4 도전성 범프
600a, 600b: 제1, 제2 반도체 칩 700: 몰딩 부재

Claims (10)

  1. 기판;
    상기 기판 상에 형성되며, 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 식각 저지막;
    상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하며, 상기 식각 저지막의 상기 제2 면보다 돌출된 돌출부를 포함하는 관통 전극; 및
    상기 관통 전극의 상기 돌출부를 커버하는 도전 패드를 포함하며,
    상기 관통 전극의 상기 돌출부는 편평하지 않은 반도체 장치.
  2. 제1항에 있어서, 상기 관통 전극의 상기 돌출부는 볼록한 반도체 장치.
  3. 제1항에 있어서, 상기 관통 전극의 상기 돌출부는 오목한 반도체 장치.
  4. 제1항에 있어서, 상기 관통 전극의 측벽을 커버하는 절연 패턴을 더 포함하고,
    상기 관통 전극 및 상기 절연 패턴은 함께 관통 전극 구조물을 형성하는 반도체 장치.
  5. 제4항에 있어서, 상기 절연 패턴은 상기 관통 전극의 상기 돌출부 측벽을 커버하는 반도체 장치.
  6. 제5항에 있어서, 상기 관통 전극의 상기 돌출부 측벽을 커버하는 상기 절연 패턴 부분은 상기 기판의 상면에 대해 상기 수평 방향을 따라 변하는 기울기를 가지는 반도체 장치.
  7. 기판;
    상기 기판 상에 형성된 식각 저지막;
    상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고,
    상기 기판의 상면에 평행한 수평 방향에 대해 일정한 기울기를 가지는 측벽; 및
    상기 기판의 상면에 대해 상기 수평 방향을 따라 변하는 기울기를 가지는 상면을 포함하는 관통 전극; 및
    상기 관통 전극의 상기 상면을 커버하는 도전 패드를 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 식각 저지막은 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하고,
    상기 관통 전극의 상기 상면은 상기 식각 저지막의 상기 제2 면보다 높은 반도체 장치.
  9. 제7항에 있어서, 상기 패드는 상기 관통 전극의 상기 상면과 접촉하고,
    상기 관통 전극의 상기 상면과 접촉하는 상기 도전 패드 부분은 편평하지 않은 반도체 장치.
  10. 기판;
    상기 기판 상에 형성되며, 상기 기판에 인접한 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 식각 저지막;
    상기 기판의 상면에 수직한 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고,
    상기 식각 저지막의 상기 제2 면보다 돌출된 제1 돌출부를 포함하는 제1 관통 전극; 및
    상기 제1 관통 전극의 측벽을 커버하는 제1 절연 패턴을 포함하는 제1 관통 전극 구조물;
    상기 수직 방향으로 연장되어 상기 기판 및 상기 식각 저지막을 관통하고, 상기 제1 관통 전극 구조물과 다른 폭을 가지며,
    상기 식각 저지막의 상기 제2 면보다 돌출된 제2 돌출부를 포함하는 제2 관통 전극; 및
    상기 제2 관통 전극의 측벽을 커버하는 제2 절연 패턴을 포함하는 제2 관통 전극 구조물;
    상기 제1 관통 전극 구조물의 상기 제1 돌출부 및 상기 제2 관통 전극 구조물의 상기 제2 돌출부를 각각 커버하는 제1 및 제2 도전 패드들을 포함하며,
    상기 제1 관통 전극의 상기 제1 돌출부 및 상기 제2 관통 전극의 상기 제2 돌출부는 편평하지 않은 반도체 장치.
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