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KR102379165B1 - Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법 - Google Patents

Tsv 구조를 구비한 집적회로 소자 및 그 제조 방법 Download PDF

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KR102379165B1
KR102379165B1 KR1020150115413A KR20150115413A KR102379165B1 KR 102379165 B1 KR102379165 B1 KR 102379165B1 KR 1020150115413 A KR1020150115413 A KR 1020150115413A KR 20150115413 A KR20150115413 A KR 20150115413A KR 102379165 B1 KR102379165 B1 KR 102379165B1
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KR
South Korea
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tsv
interlayer insulating
insulating layer
substrate
hole
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이호진
박병률
안진호
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삼성전자주식회사
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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
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Abstract

집적회로 소자는 TSV (through-silicon-via) 공간의 일부인 제1 관통홀을 한정하는 제1 측벽을 가지는 기판과, TSV 공간의 다른 일부를 제공하고 제1 관통홀과 연통되는 제2 관통홀을 한정하는 제2 측벽과, 제1 관통홀에 언더컷 영역을 제공하도록 TSV 공간의 내측을 향해 돌출된 돌출부를 가지는 층간절연막과, 기판 및 층간절연막을 관통하여 제1 관통홀 및 제2 관통홀 내에서 연장된 TSV 구조와, 제1 관통홀 및 제2 관통홀 내에서 TSV 구조를 포위하는 비아 절연막을 포함한다.

Description

TSV 구조를 구비한 집적회로 소자 및 그 제조 방법 {Integrated circuit device having through silicon via structure and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 TSV (through-silicon-via) 구조를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
하나의 반도체 패키지 내에 복수의 반도체 칩을 탑재하는 3D (3-dimensional) 패키지의 개발이 활발해짐에 따라, 기판 또는 다이(die)를 관통하여 수직으로 전기적 접속을 형성하는 TSV (through-silicon-via) 기술이 매우 중요하게 인식되고 있다. 3D 패키지의 성능 및 신뢰도를 향상시키기 위하여, TSV 구조를 형성하는 동안 TSV 구조 및 그 주위에 구성 요소들이 손상되거나 열화되는 것을 방지하여, 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 소자의 형성 기술이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 TSV 구조 및 그 주위에 있는 구성 요소들의 손상 또는 열화를 방지함으로써 안정적인 동작 특성 및 높은 신뢰성을 제공할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 TSV 구조 및 그 주위에 있는 소자 구성 요소들이 공정 분위기로 인해 손상되거나 열화되는 것을 방지할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 TSV (through-silicon-via) 공간의 일부인 제1 관통홀을 한정하는 제1 측벽을 가지는 기판과, 상기 TSV 공간의 다른 일부를 제공하고 상기 제1 관통홀과 연통되는 제2 관통홀을 한정하는 제2 측벽과, 상기 제1 관통홀에 언더컷 영역을 제공하도록 상기 TSV 공간의 내측을 향해 돌출된 돌출부를 가지는 층간절연막과, 상기 기판 및 상기 층간절연막을 관통하여 상기 제1 관통홀 및 상기 제2 관통홀 내에서 연장된 TSV 구조와, 상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 TSV 구조를 포위하는 비아 절연막을 포함한다.
상기 제2 측벽은 경사 측벽부를 가질 수 있다.
상기 제2 관통홀의 적어도 일부는 상기 기판으로부터 멀어짐에 따라 점차 폭이 커지는 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 측벽은 경사 측벽부를 가지고, 상기 돌출부에서 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)은 75 ∼ 85 도일 수 있다.
상기 TSV 공간의 중심부로부터 상기 돌출부까지의 수평 거리가 상기 TSV 공간의 중심부로부터 상기 제1 측벽까지의 수평 거리보다 더 작을 수 있다.
상기 제2 관통홀의 양 단부 중 상기 기판에 더 가까운 단부의 폭은 상기 제1 관통홀의 양 단부 중 상기 층간절연막에 더 가까운 단부의 폭보다 더 작을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 비아 절연막은 상기 언더컷 영역에 위치하는 돌출 영역을 포함할 수 있다. 일부 실시예들에서, 상기 비아 절연막의 상기 돌출 영역은 상기 층간절연막의 저면에 접할 수 있다.
상기 기판은 상기 제1 측벽 중 상기 층간절연막에 인접한 부분에 경사 측벽을 가지는 돌출부를 포함할 수 있다.
상기 비아 절연막은 상기 언더컷 영역 내에서 상기 제1 측벽을 덮는 제1 부분과, 상기 제2 관통홀 내에서 상기 돌출부를 덮는 제2 부분을 포함하고, 상기 제1 부분의 수평 방향의 폭은 상기 제2 부분의 수평 방향의 폭보다 더 클 수 있다.
일부 실시예들에서, 상기 층간절연막은 복수의 절연막이 적층된 다중층 구조를 포함하고, 상기 제2 측벽은 요철 형상을 가지는 제1 표면부를 포함할 수 있다. 상기 비아 절연막은 상기 제1 표면부에 접하고 상기 제1 표면부의 요철 형상에 상응하는 요철 형상을 가지는 제2 표면부를 포함할 수 있다.
일부 실시예들에서, 상기 층간절연막은 서로 다른 물질로 이루어지는 제1 절연막 및 제2 절연막을 포함하고, 상기 제2 관통홀 중 상기 제1 절연막에 의해 한정되는 부분의 수평 방향의 제1 폭과 상기 제2 절연막에 의해 한정되는 부분의 수평 방향의 제2 폭은 서로 다른 크기를 가질 수 있다. 상기 비아 절연막은 상기 제1 절연막에 접하는 제1 외벽 부분과, 상기 제2 절연막에 접하는 제2 외벽 부분을 포함하고, 상기 제1 외벽 부분과 상기 제2 외벽 부분은 상기 TSV 구조로부터의 수평 거리가 서로 다를 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 TSV 구조는 상기 기판 및 상기 층간절연막을 관통하는 도전성 플러그와, 상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함할 수 있다. 그리고, 상기 도전성 플러그 및 상기 도전성 배리어막은 각각 상기 돌출부에 대면하는 부분에 위치되고 상기 TSV 공간의 중심부를 향하여 리세스되어 있는 오목부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 기판 상에 형성된 FEOL (front-end-of-line) 구조와, 상기 FEOL 구조 위에 형성된 BEOL (back-end-of-line) 구조를 더 포함할 수 있다. 그리고, 상기 층간절연막은 상기 FEOL 구조의 일부이고, 상기 BEOL 구조는 상기 TSV 구조 및 상기 층간절연막을 덮도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 기판 상에 형성된 FEOL 구조와, 상기 FEOL 구조 위에 형성된 BEOL 구조를 더 포함할 수 있다. 그리고, 상기 TSV 구조는 상기 FEOL 구조 및 상기 BEOL 구조를 관통하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판과, 상기 기판 상에 형성되고 경사 측벽부를 가지는 층간절연막을 포함하는 반도체 구조물과, 상기 기판 및 상기 층간절연막을 관통하는 TSV 구조와, 상기 기판 및 상기 층간절연막을 관통하여 상기 TSV 구조를 포위하고, 상기 기판과 상기 층간절연막과의 경계부에 대면하는 돌출 영역과, 상기 경사 측벽부에 접하는 경사 표면을 가지는 비아 절연막을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)은 75 ∼ 85 도일 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 층간절연막은 상기 TSV 구조의 내부를 향해 돌출된 돌출부를 포함하고, 상기 비아 절연막의 상기 돌출 영역은 상기 돌출부에 접할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 경사 측벽부는 요철 형상의 표면부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 기판은 상기 비아 절연막에 대면하는 요철 형상의 제1 표면부를 가지고, 상기 비아 절연막은 상기 제1 표면부에 접하고 상기 제1 표면부에 상응하는 요철 형상을 가지는 제2 표면부를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판상에 층간절연막을 형성한다. 상기 층간절연막 및 상기 기판을 식각하여, 상기 기판 내에는 TSV (through-silicon-via) 공간의 일부를 제공하고 상기 기판의 제1 측벽에 의해 한정되는 제1 관통홀을 형성하고, 상기 층간절연막 내에는 상기 TSV 공간의 다른 일부를 제공하고 상기 층간절연막의 경사 측벽부를 가지는 제2 측벽에 의해 한정되는 제2 관통홀을 형성한다. 상기 제1 측벽 및 상기 제2 측벽의 상기 경사 측벽부에 접하는 비아 절연막을 상기 제1 관통홀 및 상기 제2 관통홀 내에 형성한다. 상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 비아 절연막 내에 TSV 구조를 형성한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제1 관통홀을 형성하는 단계 및 상기 제2 관통홀을 형성하는 동안 상기 층간절연막에 상기 TSV 공간의 내부를 향해 돌출되는 돌출부와, 상기 돌출부의 하부에서 상기 제1 관통홀 내에 언더컷 영역을 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 돌출부는 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)은 75 ∼ 85 도로 되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 비아 절연막을 형성하는 단계는 상기 언더컷 영역에서 상기 층간절연막의 저면에 접하는 돌출 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 TSV 구조를 형성하는 단계는 상기 비아 절연막 위에 상기 기판 및 상기 층간절연막을 관통하는 도전성 배리어막을 형성하는 단계와, 상기 도전성 배리어막 위에 상기 기판 및 상기 층간절연막을 관통하는 도전성 플러그를 형성하는 단계를 포함할 수 있다. 그리고, 상기 도전성 플러그 및 상기 도전성 배리어막은 각각 상기 돌출부에 대면하는 부분에 위치되고 상기 TSV 공간의 중심부를 향하여 리세스되어 있는 오목부를 포함하도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제2 관통홀은 상기 기판으로부터 멀어짐에 따라 점차 폭이 커지는 형상을 가지도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 층간절연막은 복수의 절연막이 적층된 다중층 구조를 포함하고, 상기 제2 관통홀을 형성하는 동안 상기 경사 측벽부에 요철 형상의 표면부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 제1 관통홀을 형성하는 동안 상기 기판의 상기 제1 측벽에 비평탄부를 가지는 표면부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 TSV (through-silicon-via) 공간의 일부를 한정하는 제1 측벽을 가지는 기판과, 상기 TSV 공간의 다른 일부를 한정하는 제2 측벽과 상기 TSV 공간에 언더컷 영역을 제공하도록 상기 TSV 공간의 내측을 향해 돌출된 돌출부를 가지는 층간절연막을 형성한다. 상기 기판 및 상기 층간절연막을 관통하고 상기 언더컷 영역에서 상기 층간절연막의 저면에 접하는 돌출 영역을 포함하는 비아 절연막을 형성한다. 상기 비아 절연막 위에 상기 기판 및 상기 층간절연막을 관통하는 TSV 구조를 형성한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 층간절연막을 형성하는 단계에서 상기 제2 측벽은 경사 측벽부를 가지도록 형성될 수 있다. 그리고, 상기 경사 측벽부는 상기 돌출부에서 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)이 75 ∼ 85 도로 되도록 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 층간절연막의 상기 제2 측벽에 요철 형상을 가지는 표면부를 형성하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서, 상기 비아 절연막을 형성하는 단계는 상기 언더컷 영역 내에서 상기 제1 측벽을 덮는 상기 비아 절연막의 제1 부분을 형성하는 단계와, 상기 제2 측벽 위에서 상기 돌출부를 덮는 상기 비아 절연막의 제2 부분을 형성하는 단계를 포함할 수 있다. 그리고, 상기 비아 절연막의 제2 부분을 형성하는 단계에서 상기 제2 부분의 수평 방향의 폭이 상기 제1 부분의 수평 방향의 폭보다 더 작게 되도록 상기 제2 부분을 형성할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 층간절연막의 저면과 경사 측벽부가 이루는 사잇각이 TSV 구조를 구성하는 도전성 플러그와 도전성 배리어막과의 사이에서 박리 (delamination) 현상을 억제하는 데 최적의 각도를 가진다. 또한, TSV 공간에 상기 언더컷 영역이 형성됨으로써 상기 언더컷 영역의 주변에서 TSV 구조 및 이를 포위하는 비아 절연막의 표면적이 증가되고, 이와 같이 증가된 표면적은 상기 TSV 구조 및 그 주위에서 발생되는 스트레스(stress)를 릴리즈(release)하는 역할을 할 수 있다. 이에 따라, 본 발명의 기술적 사상에 의한 집적회로 소자를 제조하는 동안 TSV 구조 및 그 주위에 있는 소자 구성 요소들이 공정 분위기로 인해 손상되거나 열화되는 것을 방지할 수 있으며, 상기 TSV 구조 및 그 주위에서 박리 현상이 발생되는 것을 억제할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 1b는 도 1a에 예시한 집적회로 소자 중 기판 및 층간절연막의 일부 구성을 도시한 단면도이다. 도 1c는 도 1a의 C - C' 선 단면도이다. 도 1d는 도 1a의 D - D' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3a 내지 도 3c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자들을 설명하기 위한 단면도들이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6a 내지 도 6o는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 개략적인 구성을 보여주는 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 요부 구성을 보여주는 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지의 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 보여주는 평면도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 요부 구성을 보여주는 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10A)를 설명하기 위한 단면도이다.
도 1a를 참조하면, 집적회로 소자(10A)는 기판(12)과 상기 기판(12) 상에 형성된 층간절연막(14)을 포함하는 반도체 구조물(20)과, 상기 기판(12) 및 층간절연막(14)을 관통하는 TSV (through-silicon-via) 구조(30)와, 상기 기판(12) 및 층간절연막(14)을 관통하여 상기 TSV 구조(30)를 포위하는 비아 절연막(40)을 포함한다.
상기 TSV 구조(30)는 상기 기판(12) 및 층간절연막(14)을 관통하는 도전성 플러그(32)와, 상기 도전성 플러그(32)를 포위하는 도전성 배리어막(34)을 포함한다.
도 1b는 도 1a에 예시한 집적회로 소자(10A) 중 기판(12) 및 층간절연막(14)의 일부 구성을 도시한 단면도이다.
도 1c는 도 1a의 C - C' 선 단면도이다.
도 1d는 도 1a의 D - D' 선 단면도이다.
도 1a 내지 도 1d를 참조하면, 상기 기판(12)은 상기 TSV 구조(30) 및 비아 절연막(40)이 수용되어 있는 TSV 공간(TS1)의 일부인 제1 관통홀(H11)을 한정하는 제1 측벽(SW11)을 가진다.
상기 층간절연막(14)은 상기 TSV 공간(TS1)의 다른 일부를 제공하는 제2 관통홀(H12)을 한정하는 제2 측벽(SW12)을 가진다. 상기 제2 관통홀(H12)은 상기 제1 관통홀(H11)에 연통되어 있다. 또한, 상기 층간절연막(14)은 상기 기판(12)의 제1 관통홀(H11)에 언더컷 영역(UR)(도 1b 참조)을 제공하도록 상기 TSV 공간(TS1)의 내측을 향해 돌출된 돌출부(14PR)를 가진다. 상기 돌출부(14PR)는 상기 TSV 공간(TS1) 내에 형성된 TSV 구조(30)를 향해 돌출되어 있다.
상기 TSV 공간(TS1)에 상기 언더컷 영역(UR)이 형성됨으로써 상기 언더컷 영역(UR)의 주변에서 TSV 구조(30) 및 이를 포위하는 비아 절연막(40)의 표면적이 증가되고, 이와 같이 증가된 표면적은 상기 TSV 구조(30) 및 그 주위에서 발생되는 스트레스(stress)를 릴리즈(release)하는 역할을 할 수 있다. 이에 따라, 상기 TSV 공간(TS1)에 형성된 언더컷 영역(UR)으로 인해 상기 TSV 구조(30) 및 그 주위에서 박리 (delamination) 현상이 발생되는 것을 억제할 수 있다.
상기 제2 관통홀(H12)의 양 단부 중 상기 기판(12)에 더 가까운 단부의 폭(W12)은 상기 제1 관통홀(H11)의 양 단부 중 상기 층간절연막(14)에 더 가까운 단부의 폭(W11)보다 더 작을 수 있다.
상기 TSV 구조(30)는 상기 기판(12) 및 층간절연막(14)을 관통하여 상기 제1 관통홀(H11) 및 상기 제2 관통홀(H12) 내에서 연장된다.
상기 제2 측벽(SW12)은 경사 측벽부(14S)를 포함한다. 이에 따라, 상기 제2 관통홀(H12)의 적어도 일부는 기판(12)으로부터 멀어짐에 따라 수평 방향 (X 방향)에서의 폭이 점차 커지는 형상을 가질 수 있다.
상기 층간절연막(14)의 돌출부(14PR)에서 상기 층간절연막(14)의 저면(14U)과 상기 경사 측벽부(14S)가 이루는 사잇각(θ)은 약 75 ∼ 85 도의 범위 내에서 선택될 수 있다.
상기 TSV 공간(TS1) 중 층간절연막(14)의 돌출부(14PR)에 의해 한정되는 부분의 수평 방향 (X 방향)의 폭은 기판(12)의 제1 측벽(SW11)에 의해 한정되는 부분의 수평 방향 (X 방향)의 폭보다 더 작을 수 있다. 이에 따라, 도 1b에서 점선으로 표시한 상기 TSV 공간(TS1)의 중심부(A1)로부터 상기 돌출부(14PR)까지의 수평 거리(L2)는 상기 TSV 공간(TS1)의 중심부(A1)로부터 상기 제1 측벽(SW11)까지의 수평 거리(L1)보다 더 작을 수 있다.
도 1a, 도 1c, 및 도 1d에 예시한 바와 같이, 상기 비아 절연막(40)은 상기 제1 관통홀(H11) 및 제2 관통홀(H12) 내에서 상기 TSV 구조(30)를 포위하도록 형성된다.
상기 비아 절연막(40)은 언더컷 영역(UR)에서 층간절연막(14)의 저면(14U)에 접하는 돌출 영역(40PR)을 포함할 수 있다. 상기 돌출 영역(40PR)은 기판(12)과 층간절연막(14)과의 경계부에 대면하고, 상기 층간절연막(14)의 돌출부(14PR)에 접할 수 있다.
상기 비아 절연막(40) 중 상기 돌출 영역(40PR)에서의 수평 방향 (X 방향)의 두께는 상기 비아 절연막(40) 중 다른 부분들에서의 수평 방향의 두께보다 더 클 수 있다. 예를 들면, 상기 비아 절연막(40) 중 상기 언더컷 영역(UR) 내에서 기판(12)의 제1 측벽(SW11)을 덮는 상기 돌출 영역(40PR)의 수평 방향 (X 방향)의 폭(40W1)은 상기 층간절연막(14)의 제2 관통홀(H12) 내에서 돌출부(14PR)를 덮는 부분의 수평 방향 (X 방향)의 폭(40W2)보다 더 클 수 있다.
도 1a에 예시한 바와 같이, 상기 TSV 구조(30)를 구성하는 도전성 플러그(32) 및 도전성 배리어막(34)은 상기 제1 관통홀(H11) 및 제2 관통홀(H12) 내에서 상기 기판(12) 및 층간절연막(14)을 관통하도록 연장된다.
상기 도전성 플러그(32) 및 도전성 배리어막(34)은 각각 상기 층간절연막(14)의 돌출부(14PR)의 주위에서 상기 돌출부(14PR)에 대면하는 부분에 위치되고 상기 TSV 공간(TS1)의 중심부(A1)를 향하여 리세스되어 있는 오목부(32C, 34C)와, 상기 층간절연막(14)의 돌출부(14PR)의 하부에서 기판(12)에 대면하는 부분에 위치되고 상기 TSV 공간(TS1)의 중심부(A1)로부터 멀어지는 방향으로 돌출된 볼록부(32V, 34V)를 포함할 수 있다.
일부 실시예들에서, 상기 기판(12)은 Si (silicon), Ge (germanium)과 같은 반도체, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(12)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(12)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(12)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(12)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
일부 실시예들에서, 상기 층간절연막(14)은 상기 기판(12) 상에 형성된 FEOL (front-end-of-line) 구조에 포함된 층간절연막일 수 있다. 다른 일부 실시예들에서, 상기 층간절연막(14)은 기판(12) 상에 형성된 FEOL 구조에 포함된 제1 층간절연막과, 상기 FEOL 구조 위에 형성된 BEOL (back-end-of-line) 구조에 포함된 제2 층간절연막을 포함할 수 있다.
상기 비아 절연막(40)은 각각 상기 제1 관통홀(H11) 및 제2 관통홀(H12)의 전체 길이에 걸쳐서 연장될 수 있다.
상기 TSV 구조(30)의 도전성 플러그(32)는 제1 금속을 포함하고, 상기 도전성 배리어막(34)은 상기 제1 금속과는 다른 금속을 포함할 수 있다.
일부 실시예들에서, 상기 도전성 플러그(32)는 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 도전성 플러그(32)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 도전성 배리어막(34)은 상기 도전성 플러그(32)의 측벽에 접하여 상기 도전성 플러그(32)를 포위한다. 상기 도전성 배리어막(34)은 비교적 낮은 배선 저항을 가지는 도전층으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(34)은 W, WN, Ti, TiN, Ta, TaN, 및 Ru 중에서 선택되는 적어도 하나를 포함하는 단일막 또는 다중막으로 이루어질 수 있다. 예를 들면, 상기 도전성 배리어막(34)은 TaN/W, TiN/W, 또는 WN/W로 이루어지는 다중막으로 이루어질 수 있다. 상기 도전성 배리어막(34)은 약 500 ∼ 1000 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 도전성 배리어막(34)은 상기 TSV 구조(30)의 길이 방향 (Z 방향)을 따라 대략 균일한 두께를 가질 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(34)은 PVD (physical vapor deposition) 공정 또는 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있다. 다른 일부 실시예들에서, 상기 도전성 배리어막(34)은 ALD (atomic layer deposition) 공정에 의해 형성될 수도 있다.
다른 일부 실시예들에서, 상기 도전성 배리어막(34)은 상기 반도체 구조물(20) 중 층간절연막(14)의 상면(14T) 측으로부터 기판(12)의 배면(12U) 측에 가까워질수록 점차 얇아지는 두께를 가질 수 있다. 예를 들면, 상기 도전성 배리어막(34)은 상기 TSV 공간(TS1) 내에서 상기 층간절연막(14)의 상면(14T)에 가까운 부분에서는 약 100 ∼ 1000 Å의 두께를 가지고, 상기 TSV 공간(TS1)내에서 상기 기판(12)의 배면(12U)에 가까운 부분에서는 약 0 ∼ 50 Å의 두께를 가질 수 있다. 이와 같이 상기 TSV 공간(TS1)의 길이 방향을 따라 가변적인 두께를 가지는 도전성 배리어막(34)을 형성하기 위하여 PVD 공정을 이용할 수 있다.
상기 비아 절연막(40)은 상기 반도체 구조물(20)과 상기 TSV 구조(30)를 상호 이격시키는 역할을 한다. 상기 비아 절연막(40)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 비아 절연막(40)을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 비아 절연막(40)은 약 500 ∼ 2500 Å의 두께를 가지도록 형성될 수 있다.
상기 반도체 구조물(20) 중 층간절연막(14)의 상면(14T)과 상기 기판(12)의 배면(12U) 위에는 각각 상기 TSV 구조(30)에 연결되는 도전층(52, 54)이 형성된다.
도 1c 및 도 1d에는 상기 TSV 구조(30) 및 비아 절연막(40)이 대략 원형의 단면 형상을 가지는 것으로 예시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 상기 TSV 구조(30) 및 비아 절연막(40)의 평면 구조는 다각형, 타원형 등 다양한 단면 형상을 가질 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(10B)를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 2에 예시한 집적회로 소자(10B)는 도 1a 내지 도 1d에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(10B)는 도 1a 내지 도 1d에 예시한 집적회로 소자(10A)의 층간절연막(14) 대신 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5)이 적층된 다중층 구조를 포함하는 층간절연막(14B)을 포함한다.
상기 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5)은 제2 관통홀(H22)에 노출되는 단부의 위치가 서로 다를 수 있다. 이로 인해, 도 2에서 점선(DL1)으로 표시한 영역에서와 같이, 층간절연막(14B)의 제2 측벽(SW22)은 요철 형상을 가지는 제1 표면부(S1)를 포함할 수 있다. 비아 절연막(40) 중 상기 제2 측벽(SW22)에 대면하는 부분은 상기 제1 표면부(S1)의 요철 형상에 상응하는 요철 형상을 가지는 제2 표면부(S2)를 포함할 수 있다.
일부 실시예들에서, 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5)은 서로 다른 물질로 이루어지는 2 개의 절연막을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5) 중 적어도 일부는 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5) 중 제1, 제3, 및 제5 절연막(14B1, 14B3, 14B5)은 산화막으로 이루어지고, 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5) 중 제2 및 제4 절연막(14B2, 14B4)은 질화막으로 이루어질 수 있다. 예를 들면, 상기 제1, 제3, 및 제5 절연막(14B1, 14B3, 14B5)은 각각 TEOS (tetraethylorthosilicate) 막, HDP (high density plasma) 막, BPSG (boro-phospho-silicate glass) 막, FCVD (flowable chemical vapor deposition) 산화막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 예를 들면 SiOC 막 또는 SiCOH 막으로 이루어질 수 있다. 또한, 상기 제2 및 제4 절연막(14B2, 14B4)은 SiN (silicon nitride) 또는 SiON (silicon oxynitride)로 이루어질 수 있다.
상기 제2 관통홀(H22) 중 상기 제1, 제3, 및 제5 절연막(14B1, 14B3, 14B5) 중 어느 하나의 절연막에 의해 한정되는 부분의 수평 방향의 제1 폭(W21)과, 상기 제2 및 제4 절연막(14B2, 14B4) 중 어느 하나의 절연막에 의해 한정되는 부분의 수평 방향의 제2 폭(W22)은 서로 다른 크기를 가질 수 있다. 도 2에 예시한 바와 같이 상기 제2 폭(W22)이 상기 제1 폭(W21)보다 더 클 수 있으나, 본 발명의 기술적 사상이 도 2에 예시한 바에 한정되는 것은 아니다.
상기 비아 절연막(40)은 상기 제1, 제3, 및 제5 절연막(14B1, 14B3, 14B5)에 접하는 외벽 부분들과, 상기 제2 및 제4 절연막(14B2, 14B4)에 접하는 외벽 부분들을 포함할 수 있다. 상기 제1, 제3, 및 제5 절연막(14B1, 14B3, 14B5)에 접하는 외벽 부분들과 상기 제2 및 제4 절연막(14B2, 14B4)에 접하는 외벽 부분들은 상기 TSV 구조(30)로부터의 수평 거리 (X 방향 거리)가 서로 다를 수 있다.
도 2에는 층간절연막(14B)이 5 층의 절연막(14B1, 14B2, 14B3, 14B4, 14B5)을 포함하는 5 중층 구조를 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 2에 예시한 바에 한정되는 것은 아니다. 상기 층간절연막(14B)은 적어도 2 개의 절연막이 적층된 다중층 구조를 가질 수 있으며, 그 적층된 층들의 수는 특별히 제한되는 것이 아니다.
도 3a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(10C)를 설명하기 위한 단면도이다. 도 3a에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3a에 예시한 집적회로 소자(10C)는 도 1a 내지 도 1d에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(10C)는 도 3a에서 점선(DL2)으로 표시한 영역에서와 같이, 제1 관통홀(H31)을 한정하는 기판(12)의 제1 측벽(SW31)에 비평탄부를 가지는 제3 표면부(S3)가 형성되어 있다. 상기 제1 측벽(SW31)에서 비평탄부를 가지는 제3 표면부(S3)는 상기 기판(12)에 제1 관통홀(H31)을 형성하는 공정 중에 형성될 수 있다. 일부 실시예들에서, 상기 비평탄부를 가지는 제3 표면부(S3)가 있는 제1 측벽(SW31)으로 한정되는 제1 관통홀(H31)을 형성하기 위하여 보쉬 공정(bosch process)을 이용할 수 있다. 예를 들면, 상기 기판(12)에 제1 관통홀(H31)을 형성하기 위하여 SF6 또는 O2 플라즈마를 이용한 ICP DRIE (inductive coupled plasma deep reactive ion etching) 공정과, C4F8 등과 같은 CFx 계열 중 어느 하나를 이용한 측벽 패시베이션 (passivation) 공정을 수 차례 반복할 수 있다. 그 결과, 도 3a에 예시한 바와 같이 비평탄부를 가지는 제3 표면부(S3)가 있는 제1 측벽(SW31)으로 한정되는 제1 관통홀(H31)을 형성할 수 있다.
또한, 도 3a에서 점선(DL2)으로 표시한 영역에서와 같이, 비아 절연막(40) 중 기판(12)의 제1 측벽(SW31)에 포함된 비평탄부를 가지는 제3 표면부(S3)에 접하는 부분에는 상기 비평탄부를 가지는 제3 표면부(S3)에 상응하는 형상의 비평탄부를 가지는 제4 표면부(S4)가 형성될 수 있다.
상기 제3 표면부(S3) 및 제4 표면부(S4)에서 비평탄부에 형성된 요철들의 크기는 층간절연막(14)의 돌출부(14PR)로부터 기판(12)의 배면(12U)에 가까워질수록 작아질 수 있으며, 이에 따라 상기 제3 표면부(S3) 및 제4 표면부(S4)의 평탄도는 기판(12)의 배면(12U)에 가까워질수록 커질 수 있다. 일부 실시예들에서, 상기 제1 관통홀(H31)을 한정하는 기판(12)의 제1 측벽(SW31)에서 비평탄부를 가지는 제3 표면부(S3)는 층간절연막(14)에 인접한 일부 영역에만 형성되고, 상기 제1 측벽(SW31) 중 기판(12)의 배면(12U)에 인접한 부분은 평탄한 표면을 가질 수 있다.
도 3b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(10D)를 설명하기 위한 단면도이다. 도 3b에 있어서, 도 1a 내지 도 1d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3b에 예시한 집적회로 소자(10D)는 도 1a 내지 도 1d에 예시한 집적회로 소자(10A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(10D)는 제1 관통홀(H41)을 한정하는 기판(12)의 제1 측벽(SW41) 중 층간절연막(14)에 인접한 부분에 경사 측벽(H42)을 가지는 돌출부(41P)를 포함한다.
상기 돌출부(41P)의 경사 측벽(H42)은 층간절연막(14)에 형성된 제2 관통홀(H12)의 끝 부분으로부터 연장되어 상기 층간절연막(14)으로부터 멀어질수록 상기 TSV 공간(TS1)의 중심부(A1)(도 1b 참조)로부터 멀어지도록 경사지게 연장될 수 있다. 이에 따라, 비아 절연막(40)의 돌출 영역(40PR) 중 일부가 상기 돌출부(41P)의 경사 측벽(H42)에 의해 한정될 수 있다. 상기 비아 절연막(40) 중 상기 돌출부(41P)의 경사 측벽(H42)에 접하는 부분은 상기 경사 측벽(H42)에 상응하는 형상의 경사진 외벽을 가질 수 있다.
일부 실시예들에서, 상기 비아 절연막(40)의 돌출 영역(40PR)과 상기 층간절연막(14)과의 사이에 돌출부(41P)가 개재되어, 상기 비아 절연막(40)의 돌출 영역(40PR)이 상기 층간절연막(14)과 접하지 않을 수 있다.
일부 실시예들에서, 상기 제1 관통홀(H41)을 한정하는 기판(12)의 제1 측벽(SW41) 중 상기 돌출부(41P)의 경사 측벽(H42)의 하부는 대략 수직으로 연장될 수 있다.
도 3c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(10E)를 설명하기 위한 단면도이다. 도 3c에 있어서, 도 1a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3c에 예시한 집적회로 소자(10E)는 도 3b에 예시한 집적회로 소자(10D)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(10E)는 도 3a를 참조하여 설명한 바와 유사하게, 제1 관통홀(H31)을 한정하는 기판(12)의 제1 측벽(SW31)에 비평탄부를 가지는 제3 표면부(S3)가 형성되어 있다.
상기 제3 표면부(S3)는 경사 측벽(H42)을 가지는 돌출부(41P)의 하부에서 상기 경사 측벽(H42)의 일단으로부터 연속적으로 연결되도록 형성될 수 있다.
도 3c에서 점선(DL3)으로 표시한 영역에서와 같이, 비아 절연막(40) 중 상기 돌출부(41P)의 경사 측벽(H42)에 접하는 부분은 상기 경사 측벽(H42)에 상응하는 형상의 경사진 외벽을 가질 수 있다. 또한, 상기 비아 절연막(40) 중 상기 제3 표면부(S3)에 접하는 부분에는 상기 제3 표면부(S3)에 상응하는 형상의 비평탄부를 가지는 제4 표면부(S4)가 형성될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100)를 설명하기 위한 단면도이다. 도 4에서, 도 1a 내지 도 3c에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
집적회로 소자(100)는 기판(120)과, FEOL (front-end-of-line) 구조(130)와, BEOL (back-end-of-line) 구조(140)를 포함한다. TSV 구조(30)는 기판(120) 및 FEOL 구조(130)의 층간절연막(134)을 관통하는 TSV 공간(TS1) 내에 형성되어 있다. 비아 절연막(40)은 상기 기판(120)과 TSV 구조(30)와의 사이, 그리고 FEOL 구조(130)와 TSV 구조(30)와의 사이에 개재되어 있다.
상기 TSV 구조(30)는 상기 기판(120) 및 FEOL 구조(130)의 층간절연막(134)을 관통하는 도전성 플러그(32)와, 상기 도전성 플러그(32)를 포위하는 도전성 배리어막(34)을 포함한다.
상기 기판(120)에 대한 보다 상세한 사항은 도 1a 내지 도 1d를 참조하여 기판(12)에 대하여 설명한 바와 같다.
상기 기판(120)의 저면(120B)은 하부 절연막(122)으로 덮여 있다. 상기 하부 절연막(122)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
상기 FEOL 구조(130)는 다양한 종류의 복수의 개별 소자 (individual devices)(132)와 층간절연막(134)을 포함한다. 상기 복수의 개별 소자(132)는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자(132)는 상기 기판(120)의 도전 영역에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자(132)는 각각 상기 층간절연막(134)에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 층간절연막(134)은 상기 TSV 공간(TS1)의 일부를 한정하고 경사 측벽부(14S)를 가지는 제2 측벽(SW12)을 가진다. 상기 층간절연막(134)에는 상기 TSV 공간(TS1)의 내측을 향해 돌출된 돌출부(14PR)가 형성되어 있다. 상기 TSV 공간(TS1) 내에서 층간절연막(134)의 돌출부(14PR) 하부에는 언더컷 영역(UR)이 형성된다.
상기 층간절연막(134)의 돌출부(14PR)에서 상기 층간절연막(134)의 저면(134B)과 상기 경사 측벽부(14S)가 이루는 사잇각(θ)은 약 75 ∼ 85 도의 범위 내에서 선택될 수 있다.
상기 TSV 공간(TS1)에서 TSV 구조(30)를 포위하는 비아 절연막(40)은 상기 TSV 공간(TS1)의 내부 측벽에 접하도록 형성될 수 있다. 상기 비아 절연막(40)은 상기 TSV 공간(TS1) 내부에서 노출되는 기판(120)의 표면 및 층간절연막(134)의 표면을 덮도록 형성될 수 있다.
상기 비아 절연막(40)은 돌출부(14PR) 하부에서 언더컷 영역(UR)을 채우는 돌출 영역(40PR)을 포함할 수 있다. 상기 TSV 공간(TS1)에 상기 언더컷 영역(UR)이 형성됨으로써 상기 언더컷 영역(UR)의 주변에서 TSV 구조(30) 및 이를 포위하는 비아 절연막(40)은 상기 돌출 영역(40PR)을 포함하게 되어 상기 비아 절연막(40)의 표면적이 증가될 수 있다. 이와 같이 비아 절연막(40)의 증가된 표면적은 상기 TSV 구조(30) 및 그 주위에서 발생되는 스트레스(stress)를 릴리즈(release)하는 데 유리하게 작용할 수 있다. 이에 따라, 상기 TSV 공간(TS1)에 형성된 언더컷 영역(UR)으로 인해 상기 TSV 구조(30) 및 그 주위에서 박리 (delamination) 현상이 발생되는 것을 억제할 수 있다.
상기 BEOL 구조(140)는 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144)로 이루어지는 다층 배선 구조(146)를 포함한다. 상기 다층 배선 구조(146)는 상기 TSV 구조(30)에 연결될 수 있다.
일부 실시예들에서, 상기 BEOL 구조(140)는 기판(120)상의 다른 영역에서 복수의 금속 배선층 및 복수의 콘택 플러그를 포함하는 다른 다층 배선 구조들을 더 포함할 수 있다. 상기 BEOL 구조(140)는 상기 FEOL 구조(130)에 포함되는 개별 소자들을 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 상기 BEOL 구조(140)에 포함된 다층 배선 구조(146) 및 다른 배선 구조들은 금속층간절연막(148)에 의해 상호 절연될 수 있다. 일부 실시예들에서, 상기 BEOL 구조(140)는 상기 복수의 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일 링(seal ring) (도시 생략)을 더 포함할 수 있다.
기판(120) 및 FEOL 구조(130)를 관통하여 연장되는 TSV 구조(30)의 상면(30T)은 BEOL 구조(140)에 포함된 다층 배선 구조(146)의 금속 배선층(142)에 연결된다.
상기 금속층간절연막(148) 위에는 상부 절연막(150)이 형성되어 있다. 상기 상부 절연막(150)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 상기 상부 절연막(150)에는 다층 배선 구조(146)에 연결된 본딩 패드(152)를 노출시키는 홀(150H)이 형성되어 있다. 상기 본딩 패드(152)는 홀(150H)을 통해 상부 접속 단자(154)에 연결될 수 있다.
상기 TSV 구조(30)의 저면(30B)은 도전층(172)으로 덮여 있다. 연결 단자(174)는 상기 도전층(172)을 통해 상기 TSV 구조(30)에 연결될 수 있다.
상기 상부 접속 단자(154) 및 연결 단자(174)는 도 2에 예시된 형상에 제한되는 것은 아니다. 상기 상부 접속 단자(154) 및 연결 단자(174)는 각각 도전성 패드, 솔더 볼, 솔더 범프, 또는 재배선 도전층의 형태를 가질 수도 있다. 본 발명의 기술적 사상에 의한 집적회로 소자(100)의 일부 실시예들에서, 상기 상부 접속 단자(154)는 생략 가능하다.
상기 BEOL 구조(140), 상부 접속 단자(154), 도전층(172), 및 연결 단자(174)의 형성 공정은 각각 TSV 구조(30)가 형성된 후 수행될 수 있다.
도 4에 예시한 집적회로 소자(100)에서, 상기 층간절연막(134) 대신 도 2에 예시한 바와 같이 요철 형상을 가지는 제1 표면부(S1)를 포함하는 제2 측벽(SW22)을 가지는 층간절연막(14B)을 포함할 수 있다.
도 4에 예시한 집적회로 소자(100)에서, 상기 기판(120) 대신 도 3a에 예시한 바와 같이 비평탄부를 가지는 제3 표면부(S3)를 포함하는 제1 측벽(SW31)을 가지는 기판(12), 도 3b에 예시한 바와 같이 돌출부(41P)를 가지는 기판(12), 또는 도 3d에 예시한 바와 같이 제3 표면부(S3)를 포함하는 제1 측벽(SW31)과 돌출부(41P)를 가지는 기판(12)을 포함할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200)를 설명하기 위한 단면도이다. 도 5에서, 도 1a 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
집적회로 소자(200)에서, TSV 구조(30)는 FEOL 구조(130) 및 BEOL 구조(140)를 형성한 후에 형성된다. 따라서, TSV 구조(30)는 기판(120), FEOL 구조(130)의 층간절연막(134), 및 BEOL 구조(140)의 금속층간절연막(148)을 관통하여 형성된다. 상기 TSV 구조(30)의 도전성 배리어막(34)은 기판(120)으로 포위되는 제1 외벽 부분과, 상기 층간절연막(134)으로 포위되는 제2 외벽 부분과, 금속층간절연막(148)으로 포위되는 제3 외벽 부분을 포함한다.
상기 TSV 구조(30)과 상부 접속 단자(154)를 전기적으로 연결하기 위하여 BEOL 구조(140) 위에서 TSV 구조(30)과 상부 접속 단자(154)와의 사이에 상부 배선(158)이 연장되어 있다. 상기 TSV 구조(30)는 상부 절연막(150)을 관통하여 상기 상부 배선(158)에 연결되고, 상기 상부 배선(158)을 통하여 상부 접속 단자(154)에 연결될 수 있다.
상기 TSV 구조(30)의 저면(30B)은 도전층(172)으로 덮여 있다. 연결 단자(174)는 상기 도전층(172)을 통해 상기 TSV 구조(30)에 연결될 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자(200)의 일부 실시예들에서, 상기 상부 접속 단자(154)는 생략 가능하다.
도 5에 예시한 집적회로 소자(200)에서, 상기 층간절연막(134) 대신 도 2에 예시한 바와 같이 요철 형상을 가지는 제1 표면부(S1)를 포함하는 제2 측벽(SW22)을 가지는 층간절연막(14B)을 포함할 수 있다.
도 5에 예시한 집적회로 소자(200)에서, 상기 기판(120) 대신 도 3a에 예시한 바와 같이 비평탄부를 가지는 제3 표면부(S3)를 포함하는 제1 측벽(SW31)을 가지는 기판(12), 도 3b에 예시한 바와 같이 돌출부(41P)를 가지는 기판(12), 또는 도 3d에 예시한 바와 같이 제3 표면부(S3)를 포함하는 제1 측벽(SW31)과 돌출부(41P)를 가지는 기판(12)을 포함할 수 있다.
이하, 본 발명의 기술적 사상에 의한 집적회로 소자들의 제조 방법들에 대하여 보다 구체적인 예를 들어 상세히 설명한다.
도 6a 내지 도 6o는 도 4에 예시한 집적회로 소자(100)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6o에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6a를 참조하면, 기판(120)상에 FEOL 구조(130)를 형성하고, 상기 FEOL 구조(130) 위에 제1 연마 정지층(135)을 형성한 후, 상기 제1 연마 정지층(135) 위에 마스크 패턴(137)을 형성한다. 상기 마스크 패턴(137)에는 상기 제1 연마 정지층(135)의 상면을 일부 노출시키는 홀(137H)이 형성되어 있다.
일부 실시예들에서, 상기 제1 연마 정지층(135)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다. 상기 제1 연마 정지층(135)은 약 200 ∼ 1000 Å의 두께를 가지도록 형성될 수 있다. 상기 제1 연마 정지층(135)을 형성하기 위하여 CVD 공정을 이용할 수 있다.
상기 마스크 패턴(137)은 포토레지스트막으로 이루어질 수 있다.
도 6b를 참조하면, 상기 마스크 패턴(137) (도 6a 참조)을 식각 마스크로 이용하여 상기 제1 연마 정지층(135) 및 층간절연막(134)을 식각하고, 이어서 상기 기판(120)을 식각하여 TSV 공간(TS1)을 형성한다. 상기 TSV 공간(TS1)은 상기 기판(120)에 소정 깊이로 형성된 제1 홀(H11)과, 상기 제1 홀(H11)에 연통되도록 상기 층간절연막(134)을 관통하여 형성된 제2 홀(H12)을 포함한다.
상기 TSV 공간(TS1)이 형성된 후, 상기 층간절연막(134)에는 상기 제2 홀(H12)을 한정하고 경사 측벽부(14S)를 가지는 제2 측벽(SW12)과, 상기 TSV 공간(TS1)의 내측을 향해 돌출된 돌출부(14PR)가 형성되고, 상기 TSV 공간(TS1) 내에서 층간절연막(134)의 돌출부(14PR) 하부에는 언더컷 영역(UR)이 형성된다.
상기 층간절연막(134)의 돌출부(14PR)에서 상기 층간절연막(134)의 저면(134B)과 상기 경사 측벽부(14S)가 이루는 사잇각(θ)은 약 75 ∼ 85 도의 범위 내에서 선택될 수 있다.
상기 TSV 공간(TS1)을 형성하기 위하여 이방성 식각 공정을 이용할 수 있다. 일부 실시예들에서, 상기 TSV 공간(TS1)은 기판(120)에서 약 10 ㎛ 또는 그 이하의 폭을 가지도록 형성될 수 있다. 일부 실시예들에서, 상기 TSV 공간(TS1)은 상기 층간절연막(134)의 상면으로부터 약 50 ∼ 100 ㎛의 깊이를 가지도록 형성될 수 있다. 그러나, 상기 TSV 공간(TS1)의 폭 및 깊이는 상기 예시된 바에 제한되는 것은 아니며, 필요에 따라 다양한 치수로 형성될 수 있다. 상기 TSV 공간(TS1)의 제1 홀(H11)을 통해 기판(120)이 노출되고, 상기 TSV 공간(TS1)의 제2 홀(H12)을 통해 층간절연막(134)의 경사 측벽부(14S)가 노출된다.
일부 실시예들에서, 상기 TSV 공간(TS1)이 형성된 후 도 6b에 예시한 바와 같이 경사 측벽부(14S)와 돌출부(14PR)를 가지는 층간절연막(134)과, 언더컷 영역(UR)을 가지는 기판(120)이 얻어지도록 하기 위하여 상기 층간절연막(134) 및 기판(120)의 식각 조건, 예를 들면 상기 층간절연막(134) 및 기판(120)의 식각 공정시 식각 가스의 조합, 가스 공급량, 식각 속도 등을 조절할 수 있다. 일부 실시에들에서, 상기 층간절연막(134)을 식각하여 제2 홀(H12)을 형성할 때 식각 가스로서 C4F8 등과 같은 CFx 계열의 가스와, Ar, N2, O2, H2 등과 같은 첨가 가스를 사용할 수 있다. 이 때, O2 및/또는 H2 가스의 함량을 조절하여 상기 층간절연막(134)의 경사 측벽부(14S)의 경사각을 제어할 수 있다. 상기 층간절연막(134)의 식각시 O2 및/또는 H2 가스의 함량이 커질수록 상기 층간절연막(134)의 저면(134B)과 경사 측벽부(14S)가 이루는 사잇각(θ)이 커지고, O2 및/또는 H2 가스의 함량이 작아질수록 상기 층간절연막(134)의 저면(134B)과 경사 측벽부(14S)가 이루는 사잇각(θ)이 작아질 수 있다. 상기 사잇각(θ)이 약 75 ∼ 85 도의 범위로 되도록 상기 층간절연막(134)을 식각할 때 사용되는 식각 가스 내의 O2 및/또는 H2 가스의 함량을 최적화할 수 있다. 일부 실시예들에서, 상기 기판(120)을 식각하여 제1 홀(H11)을 형성할 때, SF6 또는 O2 플라즈마를 이용한 ICP DRIE 공정을 이용할 수 있다. 이 때 O2 플라즈마의 양을 조절하여 상기 기판(120)의 상면에 인접한 부분에서 상기 언더컷 영역(UR)이 형성되도록 할 수 있다. 예를 들면, 기판(120)을 식각할 때 상기 언더컷 영역(UR)을 형성하지 않는 경우에 비해 O2 플라즈마의 공급량을 증가시켜 기판(120)의 상면 부근에서 기판(120)의 횡방향 식각량을 증가시킬 수 있다. 그러나, 본 발명의 기술적 사상에 따르면 상기 언더컷 영역(UR)을 형성하는 방법이 상기 예시한 방법에만 한정되는 것은 아니며 다양한 공정 조건들을 제어하여 상기 언더컷 영역(UR)을 형성할 수 있다.
예를 들면, 상기 TSV 공간(TS1)이 형성된 후 상기 층간절연막(134)의 저면(134B)과 경사 측벽부(14S)가 이루는 사잇각(θ)이 약 75 도 미만으로 되는 경우, 상기 층간절연막(134)의 식각 속도가 너무 느려 생산성에 악영향을 미칠 수 있고, 상기 제2 홀(H12)의 기판(120)측 단부에서의 CD (critical dimension)와, 상기 제2 홀(H12)의 입구측 단부에서의 CD와의 차이가 바람직하지 않게 커져서 TSV 공간(TS1)이 차지하는 공간이 불필요하게 커지는 문제가 있을 수 있다. 또한, 상기 층간절연막(134)의 저면(134B)과 경사 측벽부(14S)가 이루는 사잇각(θ)이 약 85 도를 초과하는 경우, 후속 공정에서 상기 TSV 공간(TS1) 내에 TSV 구조(30)를 형성한 후에 상기 TSV 구조(30)에서 발생되는 스트레스(stress)가 수직 방향으로 릴리즈(release)됨으로 인해 상기 TSV 구조(30) 및 그 주위에서 박리 (delamination) 현상이 발생될 가능성이 높아질 수 있다.
일반적으로 비아 미들 스킴 (via middle scheme)에 따른 TSV 구조의 형성 공정을 이용하는 경우, 집적회로 소자에 필요한 금속 배선층을 형성하기 전에 상기 TSV 구조를 형성함에 따라, 금속 배선층을 형성한 후 TSV 구조를 구성하는 도전성 플러그와 도전성 배리어막과의 사이에서 박리 현상이 나타나는 불량을 초래하기 쉽다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에서는 TSV 공간(TS1)을 형성할 때, 층간절연막(134)의 저면(134B)과 경사 측벽부(14S)가 이루는 사잇각(θ)이 TSV 구조를 구성하는 도전성 플러그와 도전성 배리어막과의 사이에서 박리 현상을 억제하는 데 최적 조건인 약 75 ∼ 85 도의 범위로 되도록 제2 홀(H12)을 형성함으로써, 집적회로 소자를 제조하는 동안 TSV 구조(30) 및 그 주위에 있는 소자 구성 요소들이 공정 분위기로 인해 손상되거나 열화되는 것을 방지할 수 있다.
일부 실시예들에서, 도 6b에 예시한 제1 홀(H11)의 단면 프로파일의 형상 대신, 도 3a에 예시한 집적회로 소자(10C)의 기판(12)에서 제1 관통홀(H31)을 통해 노출되는 제3 표면부(S3)와 유사하게, 제1 홀(H1)을 통해 노출되는 기판(120)의 측벽에 비평탄부를 가지는 표면부를 형성하고자 하는 경우, 상기 기판(120)을 식각하여 제1 홀(H11)을 형성하기 위하여 도 3a를 참조하여 설명한 바와 같은 보쉬 공정(bosch process)을 이용할 수 있다.
다른 일부 실시예들에서, 상기 TSV 공간(TS1)을 형성하기 위하여 레이저 드릴링 (laser drilling) 기술을 이용할 수도 있다.
일부 실시예들에서, 상기 층간절연막(134)은 복수의 절연막, 예를 들면 도 2에 예시한 복수의 절연막(14B1, 14B2, 14B3, 14B4, 14B5)이 적층된 다중층 구조를 포함할 수 있다. 이 경우, 상기 층간절연막(134)을 식각하여 상기 제2 홀(H12)이 형성된 후, 상기 제2 홀(H12)을 통해 노출되는 층간절연막(134)의 경사 측벽부(14S)는 도 2에 예시한 제1 표면부(S1)와 유사하게 요철 형상을 가질 수 있다.
상기 TSV 공간(TS1)이 형성된 후, 상기 마스크 패턴(137)(도 6a 참조)을 제거하여 상기 제1 연마 정지층(135)의 상면을 노출시킨다.
도 6c를 참조하면, 상기 TSV 공간(TS1)의 내부 측벽 및 저면을 덮는 비아 절연막(40)을 형성한다.
상기 비아 절연막(40)은 상기 TSV 공간(TS1) 내부에서 노출되는 기판(120)의 표면 및 층간절연막(134)의 표면과, 상기 제1 연마 정지층(135)의 표면을 덮도록 형성될 수 있다.
상기 비아 절연막(40)은 돌출부(14PR) 하부에서 언더컷 영역(UR)(도 6b 참조)을 채우도록 형성될 수 있으며, 이에 따라 비아 절연막(40)의 돌출 영역(40PR)의 수평 방향 (X 방향)의 폭(40W1)은 상기 층간절연막(134)의 경사 측벽부(14S)를 덮는 부분의 수평 방향 (X 방향)의 폭(40W3)보다 더 클 수 있다.
도 6d를 참조하면, TSV 공간(TS1)의 내부 및 외부에서 상기 비아 절연막(40) 위에 도전성 배리어막(34)을 형성한다.
상기 도전성 배리어막(34)을 형성하기 위하여 PVD 공정 또는 CVD 공정을 이용할 수 있다.
일부 실시예들에서, 상기 도전성 배리어막(34)은 1 종의 물질로 이루어지는 단일막 또는 적어도 2 종의 물질을 포함하는 다중막으로 이루어질 수 있다. 일부 실시예들에서, 상기 도전성 배리어막(34)은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 예를 들면, 상기 도전성 배리어막(34)은 약 50 ∼ 200 Å 두께의 TaN 막과 약 1000 ∼ 3000 Å 두께의 Ta 막의 적층 구조를 가질 수 있다.
도 6e를 참조하면, 상기 도전성 배리어막(34) 위에 상기 TSV 공간(TS1)의 남은 공간을 채우는 금속막(32P)을 형성한다.
상기 금속막(32P) 형성 공정은 도 6d를 참조하여 설명한 도전성 배리어막(34) 형성 공정 후, 상기 도전성 배리어막(34) 형성시의 진공 분위기를 파괴하지 않고 유지하면서 수행될 수 있다. 그러나, 상기 도전성 배리어막(34) 형성시의 압력과 상기 금속막(32P) 형성시의 압력은 서로 다를 수 있다.
상기 금속막(32P)은 상기 TSV 공간(TS1)의 내부 및 외부에서 상기 도전성 배리어막(34)을 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 금속막(32P)을 형성하기 위하여 전기 도금 공정을 이용할 수 있다. 보다 구체적으로 설명하면, 먼저 상기 도전성 배리어막(34)의 표면에 금속 씨드층(도시 생략)을 형성한 후, 전기도금 공정에 의해 상기 금속 씨드층으로부터 금속막을 성장시켜, 상기 도전성 배리어막(34) 위에 상기 TSV 공간(TS1)을 채우는 금속막(32P)을 형성한다. 상기 금속 씨드층은 Cu, Cu 합금, Co, Ni, Ru, Co/Cu, 또는 Ru/Cu로 이루어질 수 있다. 상기 금속 씨드층을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 금속막(32P)의 주 재료는 Cu 또는 W로 이루어질 수 있다. 일부 실시예들에서, 상기 금속막(32P)은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 상기 전기도금 공정은 각각 약 10 ∼ 65 ℃의 온도하에서 행해질 수 있다. 예를 들면, 상기 전기도금 공정은 각각 상온에서 행해질 수도 있다. 상기 금속막(32P)이 형성된 후, 필요에 따라, 상기 금속막(32P)이 형성된 결과물을 약 150 ∼ 450 ℃의 온도하에서 어닐링할 수 있다.
도 6f를 참조하면, 상기 제1 연마 정지층(135)을 스토퍼 (stopper)로 이용하여 상기 금속막(32P)을 포함하는 도 6e의 결과물을 CMP (chemical mechanical polishing) 공정에 의해 연마하여, 상기 제1 연마 정지층(135)을 노출시킨다.
그 결과, 상기 비아 절연막(40), 도전성 배리어막(34) 및 금속막(32P) 중 TSV 공간(TS1)의 외부에 있던 부분은 제거되고, 상기 TSV 공간(TS1) 내에서 도전성 배리어막(34) 위에 상기 금속막(32P)의 일부인 도전성 플러그(32)가 남게 된다.
도 6g를 참조하면, 상기 TSV 공간(TS1) 내에 도전성 플러그(32)가 형성된 결과물을 열처리한다. 그 결과, 상기 도전성 플러그(32)를 구성하는 금속 입자들이 성장하여 도전성 플러그(32)의 노출 표면에서의 러프니스 (roughness)가 열화될 수 있다.
상기 열처리에 의해 성장된 금속 입자들중 TSV 공간(TS1)의 외부로 돌출된 부분들을 CMP 공정에 의해 제거한다. 이 때, 상기 제1 연마 정지층(135) (도 6f 참조)도 제거되어 상기 FEOL 구조(130)의 층간절연막(134)의 상면이 외부로 노출될 수 있다. 일부 실시예들에서, 상기 열처리는 약 400 ∼ 500 ℃의 온도하에서 행해질 수 있다.
상기 TSV 공간(TS1) 내에는 도전성 플러그(32)와 상기 도전성 플러그(32)를 포위하는 도전성 배리어막(34)으로 이루어지는 TSV 구조(30)가 남게 된다.
도 6h를 참조하면, TSV 구조(30)를 포함하는 도 6g의 결과물을 세정한 후, 층간절연막(134) 위에 제2 연마 정지층(148A), 절연막(148B), 및 제3 연마 정지층(148C)을 차례로 형성하고, 이들을 패터닝하여 상기 TSV 공간(TS1)의 입구측에서 상기 TSV 구조(30)의 상면 및 그 주변을 노출시키는 금속 배선용 홀(148H)을 형성한다.
상기 제2 연마 정지층(148A)은 상기 금속 배선용 홀(148H)을 형성할 때, 식각 스토퍼로 이용될 수 있다.
상기 금속 배선용 홀(148H)을 통해 TSV 구조(30), 비아 절연막(40), 및 층간절연막(134)의 일부가 노출될 수 있다. 일부 실시예들에서, 상기 금속 배선용 홀(148H)을 통해 상기 TSV 구조(30)의 상면만 노출되도록 상기 금속 배선용 홀(148H)을 형성할 수도 있다.
일부 실시예들에서, 상기 절연막(148B)은 TEOS (tetra-ethyl-ortho-silicate)로 이루어질 수 있다. 상기 제2 연마 정지층(148A) 및 제3 연마 정지층(148C)은 실리콘 질화막 또는 실리콘 산질화막으로 이루어질 수 있다. 상기 제2 연마 정지층(148A), 절연막(148B), 및 제3 연마 정지층(148C) 각각의 두께는 필요에 따라 임의로 결정될 수 있다.
도 6i를 참조하면, 상기 금속 배선용 홀(148H) 내부에 금속 배선층(142)을 형성한다.
상기 금속 배선층(142)은 배선용 배리어막(142A) 및 배선용 금속층(142B)이 차례로 적층된 구조를 가질 수 있다.
일부 실시예들에서, 상기 금속 배선층(142)을 형성하기 위하여, 먼저 상기 금속 배선용 홀(148H) 내부 및 상기 제3 연마 정지층(148C) (도 6h 참조) 위에 배선용 배리어막(142A) 형성을 위한 제1 막과, 배선용 금속층(142B) 형성을 위한 제2 막을 차례로 형성한 후, 상기 제3 연마 정지층(148C)을 스토퍼로 이용하여 상기 제1 막 및 제2 막이 형성된 결과물을 CMP 공정에 의해 연마한다. 상기 CMP 공정이 수행되는 동안 제3 연마 정지층(148C)이 제거되어 상기 절연막(148B)의 상면이 노출될 수 있다. 그 결과, 금속 배선용 홀(148H) (도 6h 참조) 내부에 배선용 배리어막(142A) 및 배선용 금속층(142B)으로 이루어지는 금속 배선층(142)이 남게 된다.
일부 실시예들에서, 상기 배선용 배리어막(142A)은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 상기 배선용 배리어막(142A)을 형성하기 위하여 PVD 공정을 이용할 수 있다. 상기 배선용 배리어막(142A)은 약 1000 ∼ 1500 Å의 두께를 가지도록 형성될 수 있다.
일부 실시예들에서, 상기 배선용 금속층(142B)은 Cu를 포함할 수 있다. 상기 배선용 금속층(142B)을 형성하기 위하여, 상기 배선용 배리어막(142A)의 표면에 Cu 씨드층을 형성한 후, 전기도금 공정에 의해 상기 Cu 씨드층으로부터 Cu 층을 성장시키고, 상기 Cu 층이 형성된 결과물을 어닐링하는 공정을 수행할 수 있다.
도 6j를 참조하면, 도 6h 및 도 6i를 참조하여 설명한 금속 배선층(142) 형성 공정과 유사한 공정으로, 상기 금속 배선층(142) 위에 상기 금속 배선층(142)과 동일한 적층 구조를 가지는 콘택 플러그(144)를 형성한다. 그 후, 도 6h 및 도 6i를 참조하여 설명한 금속 배선층(142) 형성 공정과, 상기 설명한 콘택 플러그(144) 형성 공정을 교대로 복수 회 행하여, 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144)가 하나씩 교대로 연결되어 있는 다층 배선 구조(146)와, 상기 다층 배선 구조(146)에 연결된 본딩 패드(152)를 형성한다.
본 예에서, 상기 다층 배선 구조(146)가 2 개의 금속 배선층(142) 및 2 개의 콘택 플러그(144)를 포함하는 것으로 예시되어 있으나, 이는 설명의 간략화를 위하여 예시한 것에 불과한 것으로, 본 발명 기술적 사상의 범위가 이에 한정되는 것은 아니다. 또한, 도 6j에 도시된 다층 배선 구조(146)에서 금속 배선층(142) 및 콘택 플러그(144)의 연결 구조는 예시에 불과하며, 본 발명의 범위가 도 6j에 예시된 구조에 한정되는 것은 아니다.
일부 실시예들에서, 상기 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144)는 각각 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 상기 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144)는 서로 동일한 재료로 구성될 수 있다. 다른 일부 실시예들에서, 상기 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144) 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다.
일부 실시예들에서, 상기 다층 배선 구조(146)가 형성될 때, 기판(120)상의 다른 영역에서도 상기 복수의 금속 배선층(142) 및 복수의 콘택 플러그(144) 중에서 선택되는 적어도 일부와 동시에 형성되는 금속 배선층 및 콘택 플러그를 포함하는 다른 다층 배선 구조들(도시 생략)이 형성될 수 있다. 그 결과, 상기 FEOL 구조(130) 위에는 복수의 제2 연마 정지층(148A) 및 복수의 절연막(148B) (도 6j 참조)으로 이루어지는 금속층간절연막(148)과, 상기 금속층간절연막(148)에 의해 절연되는 부분을 포함하는 복수의 다층 배선 구조를 포함하는 BEOL 구조(140)가 얻어진다. 상기 BEOL 구조(140)는 상기 FEOL 구조(130)에 포함되는 개별 소자들을 상기 기판(120) 위에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 일부 실시예들에서, 상기 BEOL 구조(140)는 상기 배선 구조들과 그 하부의 다른 구조물들을 외부 충격이나 습기로부터 보호하기 위한 시일 링(seal ring)을 더 포함하도록 형성될 수 있다.
도 6k를 참조하면, 상기 BEOL 구조(140) 위에 상기 본딩 패드(152)를 노출시키는 홀(150H)이 형성된 상부 절연막(150)을 형성한 후, 상기 홀(150H)을 통해 본딩 패드(152)에 연결되는 상부 접속 단자(154)를 상기 상부 절연막(150) 위에 형성한다.
일부 실시예들에서, 상기 상부 절연막(150)은 실리콘 산화막, 실리콘 질화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다.
도 6l을 참조하면, 상기 기판(120)을 저면으로부터 일부 제거하여, 비아 절연막(40)에 의해 포위된 TSV 구조(30)가 기판(120)의 저면(120B)으로부터 돌출되도록 한다.
도 6m을 참조하면, 상기 기판(120)의 저면(120B)을 덮는 하부 절연막(160)을 형성한다.
상기 하부 절연막(160)은 기판(120)의 저면(120B)으로부터 돌출된 비아 절연막(140)을 덮도록 형성될 수 있다. 일부 실시예들에서, 상기 하부 절연막(160)은 CVD 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 하부 절연막(160)은 실리콘 산화막, 실리콘 질화막, 또는 폴리머로 이루어질 수 있다.
도 6n을 참조하면, 기판(120)의 저면(120B) 측에서 평탄화된 표면이 얻어질 때까지 하부 절연막(160)의 노출 표면으로부터 연마 공정을 행하여, 기판(120)의 저면(120B) 측에서 평탄화된 TSV 구조(30)의 저면(30B)을 노출시킨다.
도 6o를 참조하면, 기판(120)의 저면(120B) 위에서 TSV 구조(30)에 연결되는 도전층(172) 및 연결 단자(174)를 형성한다.
상기 도전층(172)은 UBM (Under Bump Metallization) 막을 구성하는 것으로서, 연결 단자(174)의 구성 물질에 따라 다양한 조성의 막들을 포함할 수 있다. 일부 실시예들에서, 상기 도전층(172)은 Ti, Cu, Ni, Au, NiV, NiP, TiNi, TiW, TaN, Al, Pd, CrCu, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층(172)은 Cr/Cu/Au 적층 구조, Cr/CrCu/Cu 적층 구조, TiWCu 화합물, TiWCu/Cu 적층 구조, Ni/Cu 적층 구조, NiV/Cu 적층 구조, Ti/Ni 적층 구조, Ti/NiP 적층 구조, TiWNiV 화합물, Al/Ni/Au 적층 구조, Al/NiP/Au 적층 구조, Ti/TiNi/CuNi 화합물의 적층 구조, Ti/Ni/Pd 적층 구조, Ni/Pd/Au 적층 구조, 또는 NiP/Pd/Au 적층 구조로 이루어질 수 있다.
상기 연결 단자(174)는 도전성 패드, 솔더 볼, 솔더 범프, 또는 재배선 도전층으로 이루어질 수 있다. 상기 연결 단자(174)는 상기 도전층(172)을 통해 TSV 구조(30)의 저면(30B)에 연결될 수 있다. 상기 연결 단자(174)는 Ni, Cu, Al, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 6a 내지 도 6o를 참조하여, 도 4에 예시한 집적회로 소자(100)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 도 6a 내지 도 6o를 참조하여 설명한 제조 방법으로부터 다양한 변형 및 변경을 가하여, 도 1a 내지 도 3c, 및 도 5에 예시한 집적회로 소자(10A, 10B, 10C, 10D, 10E, 200), 또는 이들과 유사한 구조를 가지는 다양한 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(300)의 개략적인 구성을 보여주는 단면도이다. 도 7에 있어서, 도 1a 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 따라서 여기서는 이들에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 반도체 패키지(300)는 패키지 기판(310)과, 상기 패키지 기판(310) 상에 실장된 적어도 하나의 집적회로 소자(100)를 포함할 수 있다.
일부 실시예들에서, 상기 패키지 기판(310)은 그 내부에 배선 구조(312)가 형성되어 있는 인쇄회로기판일 수 있다.
도 7에는 2 개의 집적회로 소자(100)가 실장된 반도체 패키지(300)를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 다양한 수의 집적회로 소자(100)가 패키지 기판(310)상에 수직 또는 수평 방향으로 실장될 수 있다. 도 7에는 편의를 위하여, 도 4에 예시한 집적회로 소자(100)의 일부 구성들을 생략하고 간략화하여 도시하였다. 상기 집적회로 소자(100)에서, TSV 구조(30)와, 상기 TSV 구조(30)를 포위하는 비아 절연막(40)은 TSV 유니트(330)를 구성할 수 있다.
상기 패키지 기판(310)에는 외부와의 전기적 연결을 위하여 내부의 배선 구조(312)에 연결되는 복수의 접속 단자(314)가 형성되어 있다. 일부 실시예들에서, 상기 복수의 접속 단자(314)는 솔더 볼로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 패키지 기판(310)과 집적회로 소자(100)와의 사이의 전기적 연결, 또는 서로 인접한 2 개의 집적회로 소자(100)간의 전기적 연결은 집적회로 소자(100) 내에 형성된 TSV 구조(30), 상부 접속 단자(154) 및 연결 단자(354)를 통하여 이루어질 수 있다.
도 7에 예시된 바와 같이, 반도체 패키지(300)에서 2 개의 집적회로 소자(100)가 이들 사이에 전기적 연결이 가능하도록 상기 패키지 기판(310)상에 수직 방향으로 실장될 수 있다.
상기 반도체 패키지(300)는 적어도 하나의 집적회로 소자(100)를 몰딩하는 몰딩막(320)을 포함할 수 있다. 일부 실시예들에서, 상기 몰딩막(320)은 폴리머로 이루어질 수 있다. 예를 들면, 상기 몰딩막(320)은 EMC (epoxy molding compound)로 이루어질 수 있다.
도 8은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(600)의 요부 구성을 보여주는 단면도이다.
도 8을 참조하면, 반도체 패키지(600)는 패키지 기판(610)상에 차례로 적층된 복수의 반도체 칩(620)을 포함한다. 상기 복수의 반도체 칩(620)상에 제어 칩(control chip)(630)이 연결되어 있다. 상기 복수의 반도체 칩(620)과 제어 칩(630)의 적층 구조는 패키지 기판(610)상에서 열경화성 수지와 같은 밀봉재 (encapsulant)(640)로 밀봉되어 있다. 도 8에는 6 개의 반도체 칩(620)이 수직으로 적층된 구조를 예시하였으나, 상기 반도체 칩(620)의 개수 및 적층 방향이 예시된 바에 제한되는 것은 아니다. 상기 반도체 칩(620)의 개수는 필요에 따라 6 개 보다 더 적거나 더 많게 결정될 수 있다. 상기 복수의 반도체 칩(620)은 패키지 기판(610)상에 수평 방향으로 배열될 수도 있고, 수직 방향 실장 및 수평 방향 실장을 조합한 연결 구조로 배열될 수도 있다. 일부 실시예들에서, 상기 제어 칩(630)은 생략 가능하다.
상기 패키지 기판(610)은 연성 인쇄회로기판 (flexible printed circuit board), 경성 인쇄회로기판(rigid printed circuit board), 또는 이들의 조합으로 이루어질 수 있다. 상기 패키지 기판(610)은 기판 내부 배선(612) 및 접속 단자(614)를 구비한다. 상기 접속 단자(614)는 상기 패키지 기판(610)의 일면에 형성될 수 있다. 상기 패키지 기판(610)의 다른 면에는 솔더 볼(616)이 형성되어 있다. 상기 접속 단자(614)는 상기 기판 내부 배선(612)을 통하여 상기 솔더 볼(616)에 전기적으로 접속된다. 일부 실시예에서, 상기 솔더 볼(616)은 도전성 범프 또는 LGA (lead grid array)로 대체될 수 있다.
TSV 유니트(622, 632)를 포함한다. 상기 TSV 유니트(622, 632)는 범프와 같은 연결 부재(650)에 의해 상기 패키지 기판(610)의 접속 단자(614)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 제어 칩(630)에서 TSV 유니트(632)가 생략될 수 있다.
상기 복수의 반도체 칩(620) 및 제어 칩(630) 중 적어도 하나는 도 1a 내지 도 5를 참조하여 설명한 집적회로 소자(10A, 10B, 10C, 10D, 10E, 100, 200) 중 적어도 하나의 집적회로 소자를 포함한다. 그리고, 상기 TSV 유니트(622, 632)는 도 1a 내지 도 5를 참조하여 설명한 TSV 구조(30) 및 비아 절연막(40)을 포함한다. 또한, 상기 복수의 반도체 칩(620) 및 제어 칩(630) 중 적어도 하나는 도 1a 내지 도 5를 참조하여 설명한 특징적 구조를 가지는 기판(12, 120) 및 층간절연막(14, 134)을 포함한다.
상기 복수의 반도체 칩(620)은 각각 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 상기 제어 칩(630)은 SER/DES (serializer/ deserializer) 회로와 같은 로직 회로들을 포함할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(700)의 단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(700)는 제1 칩(710), 제2 칩(730), 언더필 (underfill)(740), 및 밀봉재(750)를 포함할 수 있다.
상기 제1 칩(710)은 도 1a 내지 도 5를 참조하여 설명한 집적회로 소자(10A, 10B, 10C, 10D, 10E, 100, 200) 중 적어도 하나의 집적회로 소자의 특징적 구조를 가질 수 있다.
상기 제1 칩(710)은 반도체 구조물(702)을 관통하는 복수의 TSV 유니트(712)를 포함한다. 상기 복수의 TSV 유니트(712)는 각각 도 1a 내지 도 5를 참조하여 설명한 TSV 구조(30) 및 비아 절연막(40)을 포함할 수 있다. 또한, 상기 제1 칩(710)은 도 1a 내지 도 5를 참조하여 설명한 특징적 구조를 가지는 기판(12, 120) 및 층간절연막(14, 134)을 포함한다. 상기 반도체 구조물(702)은 도 1a 내지 도 3c에 예시한 구조들 중 적어도 하나의 구조를 포함할 수 있다.
일부 실시예들에서, 상기 제1 칩(710)은 도 4에 예시한 집적회로 소자(100)와 같은 구조를 가지고, 제1 칩(710)의 소자층(714)은 도 4에 예시한 BEOL 구조(140)에 대응할 수 있다. 다른 일부 실시예들에서, 상기 제1 칩(710)은 도 5에 예시한 집적회로 소자(200)와 같은 구조를 가지고, 상기 소자층(714)은 생략될 수 있다.
상기 제1 칩(710)의 일측에는 상기 복수의 TSV 유니트(712) 각각의 일단에 연결되는 상부 패드(722) 및 접속 단자(724)가 배치될 수 있다. 또한, 상기 제1 칩(710)의 타측에는 전극 패드(726) 및 접속 단자(728)가 연결될 수 있다. 상기 접속 단자(724, 728)는 솔더 볼 또는 범프로 이루어질 수 있다.
상기 제2 칩(730)은 기판(732)과, 상기 기판(732)상에 형성된 배선 구조(734)를 포함할 수 있다. 상기 기판(732) 상에는 집적 회로층이 더 형성될 수 있다. 상기 제2 칩(730)은 TSV 구조를 포함하지 않을 수 있다. 상기 배선 구조(734)에는 전극 패드(736)가 연결되어 있다. 상기 배선 구조(734)는 전극 패드(736), 접속 단자(724) 및 상부 패드(722)를 통해 TSV 유니트(712)에 연결될 수 있다.
언더필(740)은 제1 칩(710) 및 제2 칩(730)의 연결 부분, 즉 제1 칩(710)의 접속 단자(724)와 제2 칩(730)의 전극 패드(736)가 연결되는 부분을 채울 수 있다. 상기 언더필(740)은 에폭시 수지로 이루어질 수 있으며, 실리카 필러(filler), 플럭스(flux) 등이 포함될 수 있다. 언더필(740)은 그 외측에 형성된 밀봉재(750)와 다른 물질 또는 동일 물질로 이루어질 수 있다. 상기 언더필(740)은 제1 칩(710)과 제2 칩(730)과의 연결 부분과, 제1 칩(710)의 측면을 둘러싸도록 형성됨으로써, 제1 칩(710)의 측면이 언더필(740)에 의해 밀봉될 수 있다.
도 9에서, 상기 언더필(740)은 하부로 향할수록 넓어지는 형상을 가진다. 그러나, 상기 언더필(740)의 형태는 이에 한정되지 않으며, 다양한 형상을 가질 수 있다. 예를 들면, 상기 언더필(740)은 제1 칩(710)의 측면을 둘러싸지 않고, 제1 칩(710)과 제2 칩(730)과의 사이의 공간에만 형성될 수 있다.
밀봉재(750)는 제1 칩(710) 및 제2 칩(730)을 밀봉하는 기능을 한다. 상기 밀봉재(750)는 폴리머로 이루어질 수 있다. 예를 들면, 상기 밀봉재(750)는 EMC로 이루어질 수 있다. 상기 밀봉재(750)는 제2 칩(730) 및 언더필(740) 각각의 측면을 밀봉할 수 있다. 일부 실시예들에서, 상기 언더필(740)이 제1 칩(710)과 제2 칩(730)과의 사이의 공간에만 형성되는 경우, 밀봉재(750)는 제1 칩(710) 측면을 밀봉할 수 있다.
상기 제2 칩(730)의 상면은 밀봉재(750)로 밀봉되지 않고 외부로 노출될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(800)의 단면도이다. 도 10에 있어서, 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10을 참조하면, 본 실시예의 반도체 패키지(800)는 메인 칩(810)과, 상기 메인 칩(810)의 상부에 실장된 반도체 패키지(700)를 포함한다.
상기 반도체 패키지(700)에 대한 상세한 사항은 도 9를 참조하여 설명한 바와 같다.
상기 메인 칩(810)은 반도체 패키지(700) 내에 포함된 제1 칩(710) 및 제2 칩(730) 보다 수평 단면 크기가 더 클 수 있다. 일부 실시예들에서, 상기 메인 칩(810)의 수평 단면의 크기는 밀봉재(750)를 포함하는 반도체 패키지(700)의 수평 단면 크기와 대략 동일할 수 있다. 상기 반도체 패키지(700)는 접착 부재(820)를 통해 메인 칩(810) 위에 실장될 수 있다. 그리고, 반도체 패키지(700)의 밀봉재(750) 및 언더필(740) 각각의 저면은 접착 부재(820)를 통해 메인 칩(810)의 상면 외곽 부분에 접착될 수 있다.
상기 메인 칩(810)은 바디층(830), 하부 절연층(840), 패시베이션층(850), 상기 바디층(830)을 관통하는 복수의 TSV 유니트(860), 복수의 접속 단자(870), 및 상부 패드(880)를 포함할 수 있다.
상기 복수의 TSV 유니트(860)는 각각 도 1a 내지 도 5를 참조하여 설명한 TSV 구조(30) 및 비아 절연막(40)을 포함할 수 있다. 또한, 상기 메인 칩(810)은 도 1a 내지 도 5를 참조하여 설명한 특징적 구조를 가지는 기판(12, 120) 및 층간절연막(14, 134)을 포함한다.
상기 바디층(830) 및 하부 절연층(840) 각각의 내부에는 집적 회로층 및 다층 배선 패턴이 포함될 수 있다. 상기 집적 회로층 및 다층 배선 패턴은 메인 칩(810)의 종류에 따라 다르게 형성될 수 있다. 상기 메인 칩(810)은 로직 칩, 예컨대, 중앙 처리 장치 (central processing unit: CPU), 컨트롤러(controller), 주문형 반도체 (application specific integrated circuit: ASIC) 등을 구성할 수 있다.
도 10에는 반도체 패키지(700)가 메인 칩(810) 위에 적층되는 것으로 예시되어 있으나, 반도체 패키지(700)는 PCB와 같은 지지 기판, 또는 패키지 기판 위에 바로 실장될 수도 있다.
상기 메인 칩(810)의 하부에 형성되는 복수의 접속 단자(870)는 각각 패드(872) 및 솔더 볼(874)을 포함할 수 있다. 상기 메인 칩(810)에 형성된 접속 단자(870)는 반도체 패키지(700)에 형성된 접속 단자(728)보다 더 클 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 패키지(900)의 단면도이다. 도 11에는 TSV 구조를 채용한 인터포저(interposer)(920)에 하부 반도체 패키지(910) 및 상부 반도체 패키지(930)가 플립 칩 본딩된 패키지 온 패키지 (POP: package on package)로 이루어지는 반도체 패키지(900)를 예시한다.
도 11을 참조하면, 반도체 패키지(900)는 하부 반도체 패키지(910), 내부에 복수의 TSV 유니트(923)를 포함하는 인터포저(920), 및 상부 반도체 패키지(930)를 포함한다.
상기 복수의 TSV 유니트(923)는 각각 도 1a 내지 도 5를 참조하여 설명한 TSV 구조(30) 및 비아 절연막(40)을 포함할 수 있다.
상기 하부 반도체 패키지(910)의 기판(912) 하부에는 복수의 제1 접속 단자(914)가 부착되어 있다. 상기 복수의 제1 접속 단자(914)는 반도체 패키지(900)를 전자 장치의 메인 PCB (main print circuit board)에 연결하는 데 사용될 수 있다. 일부 실시예들에서, 상기 복수의 제1 접속 단자(914)는 솔더 볼 또는 솔더 랜드로 이루어질 수 있다.
상기 인터포저(920)는 하부 반도체 패키지(910)와 상부 반도체 패키지(930)를 상호 연결하기 위한 수직형 연결 단자를 미세 피치 (fine pitch)형으로 구현하기 위하여 사용된 것이다. 상기 인터포저(920)를 채용함으로써 POP 집적회로 소자의 평면적 크기를 줄일 수 있다. 상기 인터포저(920)는 복수의 TSV 유니트(923)가 관통하는 실리콘층(922)과, 상기 실리콘층(922)의 저면 및 상면에 각각 형성되어 상기 복수의 TSV 유니트(923)를 재배선하기 위한 재배선층(924, 926)을 포함한다. 일부 실시예들에서, 상기 재배선층(924, 926) 중 적어도 하나는 생략될 수 있다.
상기 인터포저(920)의 저면에는 복수의 TSV 유니트(923)와 하부 반도체 패키지(910)의 기판(912)과의 연결을 위한 복수의 제2 접속 단자(928)가 형성되어 있다. 상기 인터포저(920)의 상면에는 복수의 TSV 유니트(923)와 상부 반도체 패키지(930)를 연결하는 복수의 제3 접속 단자(929)가 형성되어 있다. 일부 실시예들에서, 상기 제2 접속 단자(928) 및 제3 접속 단자(929)는 각각 솔더 범프 또는 솔더 랜드로 이루어질 수 있다.
상기 반도체 패키지(900)가 모바일 폰에 사용되는 반도체 소자인 경우, 하부 반도체 패키지(910)는 프로세서(processor)와 같은 로직 소자일 수 있고, 상부 반도체 패키지(930)는 메모리 소자일 수 있다.
일부 실시예들에서, 상부 반도체 패키지(930)는 복수의 반도체 칩들 (도시 생략)이 적층된 멀티칩 (multi-chip) 패키지일 수 있으며, 반도체 칩들의 보호를 위해 상부 반도체 패키지(930)의 상부는 봉지재(도시 생략)로 밀봉될 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(1000)의 요부 구성을 보여주는 평면도이다.
집적회로 소자(1000)는 모듈 기판(1010)과, 상기 모듈 기판(1010)상에 장착된 제어 칩(1020) 및 복수의 반도체 패키지(1030)를 포함한다. 상기 모듈 기판(1010)에는 복수의 입출력 단자(1150)가 형성되어 있다.
상기 복수의 반도체 패키지(1030)는 도 1a 내지 도 5를 참조하여 설명한 집적회로 소자(10A, 10B, 10C, 10D, 10E, 100, 200) 중 적어도 하나의 집적회로 소자를 포함한다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(1100)의 요부 구성을 보여주는 다이어그램이다.
상기 집적회로 소자(1100)는 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)를 포함한다. 상기 집적회로 소자(1100)는 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA (personal digital assistant), 휴대용 컴퓨터, 웹 타블렛, 무선 폰, 모바일 폰, 디지털 뮤직 플레이어, 또는 메모리 카드 중 적어도 하나이다.
일부 실시예들에서, 상기 제어기(1110)는 마이크로프로세서, 디지털 신호 프로세서, 또는 마이크로콘트롤러(micro-controller)이다.
상기 입/출력 장치(1120)는 집적회로 소자(1100)의 데이터 입출력에 이용된다. 상기 집적회로 소자(1100)는 상기 입/출력 장치(1120)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결될 수 있고, 상기 외부 장치와 상호 데이터를 교환할 수 있다. 일부 실시예에서, 상기 입/출력 장치(1120)는 키패드 (keypad), 키보드 (keyboard), 또는 표시 장치 (display)이다.
일부 실시예들에서, 상기 메모리(1130)는 제어기(1110)의 동작을 위한 코드 및/또는 데이터를 저장한다. 다른 실시예들에서, 상기 메모리(1130)는 제어기(1110)에서 처리된 데이터를 저장한다. 상기 제어기(1110) 및 메모리(1130) 중 적어도 하나는 도 1a 내지 도 5를 참조하여 설명한 집적회로 소자(10A, 10B, 10C, 10D, 10E, 100, 200) 중 적어도 하나의 집적회로 소자를 포함한다.
상기 인터페이스(1140)는 상기 집적회로 소자(1100)와, 다른 외부 장치와의 사이에서 데이터 전송 통로 역할을 한다. 상기 제어기(1110), 입/출력 장치(1120), 메모리(1130), 및 인터페이스(1140)는 버스(1150)를 통하여 서로 통신할 수 있다.
상기 집적회로 소자(1100)는 모바일 폰, MP3 플레이어, 네비게이션 (navigation) 시스템, 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 포함될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
12: 기판, 14: 층간절연막, 14S: 경사 측벽부, 14PR: 돌출부, 20: 반도체 구조물, 30: TSV 구조, 32: 도전성 플러그, 34: 도전성 배리어막, 40: 비아 절연막.

Claims (20)

  1. TSV (through-silicon-via) 공간의 일부인 제1 관통홀을 한정하는 제1 측벽을 가지는 기판과,
    상기 TSV 공간의 다른 일부를 제공하고 상기 제1 관통홀과 연통되는 제2 관통홀을 한정하는 경사 측벽부를 가지는 제2 측벽과, 상기 제1 관통홀에 언더컷 영역을 제공하도록 상기 TSV 공간의 내측을 향해 돌출된 돌출부를 가지는 층간절연막과,
    상기 기판 및 상기 층간절연막을 관통하여 상기 제1 관통홀 및 상기 제2 관통홀 내에서 연장된 TSV 구조와,
    상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 TSV 구조를 포위하는 비아 절연막을 포함하고,
    상기 비아 절연막은 상기 경사 측벽부에 접하는 경사 표면과, 상기 기판과 상기 층간절연막과의 경계부에 대면하고 상기 경사 표면의 일단에서 상기 TSV 구조로부터 멀어지도록 상기 TSV 구조의 외측 방향으로 돌출되어 있는 돌출 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 관통홀의 적어도 일부는 상기 기판으로부터 멀어짐에 따라 점차 폭이 커지는 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제2 측벽은 경사 측벽부를 가지고,
    상기 돌출부에서 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)은 75 ∼ 85 도인 것을 특징으로 하는 집적회로 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 층간절연막은 복수의 절연막이 적층된 다중층 구조를 포함하고,
    상기 제2 측벽은 요철 형상을 가지는 제1 표면부를 포함하는 것을 특징으로 하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 비아 절연막은 상기 제1 표면부에 접하고 상기 제1 표면부의 요철 형상에 상응하는 요철 형상을 가지는 제2 표면부를 포함하는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 TSV 구조는
    상기 기판 및 상기 층간절연막을 관통하는 도전성 플러그와,
    상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 도전성 플러그를 포위하는 도전성 배리어막을 포함하고,
    상기 도전성 플러그 및 상기 도전성 배리어막은 각각 상기 돌출부에 대면하는 부분에 위치되고 상기 TSV 공간의 중심부를 향하여 리세스되어 있는 오목부를 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 기판 상에 형성된 FEOL (front-end-of-line) 구조와,
    상기 FEOL 구조 위에 형성된 BEOL (back-end-of-line) 구조를 더 포함하고,
    상기 층간절연막은 상기 FEOL 구조의 일부이고, 상기 BEOL 구조는 상기 TSV 구조 및 상기 층간절연막을 덮도록 형성된 것을 특징으로 하는 집적회로 소자.
  10. 기판과, 상기 기판 상에 형성되고 경사 측벽부를 가지는 층간절연막을 포함하는 반도체 구조물과,
    상기 기판 및 상기 층간절연막을 관통하는 TSV 구조와,
    상기 기판 및 상기 층간절연막을 관통하여 상기 TSV 구조를 포위하는 비아 절연막을 포함하고,
    상기 비아 절연막은 상기 경사 측벽부에 접하는 경사 표면과, 상기 기판과 상기 층간절연막과의 경계부에 대면하고 상기 경사 표면의 일단에서 상기 TSV 구조로부터 멀어지도록 상기 TSV 구조의 외측 방향으로 돌출되어 있는 돌출 영역을 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)은 75 ∼ 85 도인 것을 특징으로 하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 층간절연막은 상기 TSV 구조의 내부를 향해 돌출된 돌출부를 포함하고,
    상기 비아 절연막의 상기 돌출 영역은 상기 돌출부에 접해 있는 것을 특징으로 하는 집적회로 소자.
  13. 기판상에 층간절연막을 형성하는 단계와,
    상기 층간절연막 및 상기 기판을 식각하여, 상기 기판 내에는 TSV (through-silicon-via) 공간의 일부를 제공하고 상기 기판의 제1 측벽에 의해 한정되는 제1 관통홀을 형성하고, 상기 층간절연막 내에는 상기 TSV 공간의 다른 일부를 제공하고 상기 층간절연막의 경사 측벽부를 가지는 제2 측벽에 의해 한정되는 제2 관통홀을 형성하는 단계와,
    상기 제1 측벽 및 상기 제2 측벽의 상기 경사 측벽부에 접하는 비아 절연막을 상기 제1 관통홀 및 상기 제2 관통홀 내에 형성하는 단계와,
    상기 제1 관통홀 및 상기 제2 관통홀 내에서 상기 비아 절연막 내에 TSV 구조를 형성하는 단계를 포함하고,
    상기 제1 관통홀 및 상기 제2 관통홀을 형성하는 단계는 상기 제1 관통홀 및 상기 제2 관통홀을 형성하는 동안 상기 층간절연막에 상기 TSV 공간의 내부를 향해 돌출되는 돌출부와, 상기 돌출부의 하부에서 상기 제1 관통홀 내에 언더컷 영역을 형성하는 단계를 포함하고,
    상기 비아 절연막을 상기 제1 관통홀 및 상기 제2 관통홀 내에 형성하는 단계에서, 상기 비아 절연막은 상기 경사 측벽부에 접하는 경사 표면과, 상기 기판과 상기 층간절연막과의 경계부에 대면하고 상기 경사 표면의 일단에서 상기 TSV 공간으로부터 멀어지도록 상기 TSV 공간의 외측 방향으로 돌출되어 있는 돌출 영역을 포함하도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  14. 삭제
  15. 제13항에 있어서,
    상기 층간절연막의 상기 돌출부는 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)이 75 ∼ 85 도로 되도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 삭제
  17. TSV (through-silicon-via) 공간의 일부를 한정하는 제1 측벽을 가지는 기판과, 상기 TSV 공간의 다른 일부를 한정하는 경사 측벽부를 가지는 제2 측벽과 상기 TSV 공간에 언더컷 영역을 제공하도록 상기 TSV 공간의 내측을 향해 돌출된 돌출부를 가지는 층간절연막을 형성하는 단계와,
    상기 기판 및 상기 층간절연막을 관통하고, 상기 경사 측벽부에 접하는 경사 표면과, 상기 기판과 상기 층간절연막과의 경계부에 대면하고 상기 언더컷 영역에서 상기 층간절연막의 저면에 접하고 상기 TSV 공간으로부터 멀어지도록 상기 TSV 공간의 외측 방향으로 돌출되어 있는 돌출 영역을 포함하는 비아 절연막을 형성하는 단계와,
    상기 비아 절연막 위에 상기 기판 및 상기 층간절연막을 관통하는 TSV 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 경사 측벽부는 상기 돌출부에서 상기 층간절연막의 저면과 상기 경사 측벽부가 이루는 사잇각(θ)이 75 ∼ 85 도로 되도록 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 층간절연막의 상기 제2 측벽에 요철 형상을 가지는 표면부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 비아 절연막을 형성하는 단계는
    상기 언더컷 영역 내에서 상기 제1 측벽을 덮는 상기 비아 절연막의 제1 부분을 형성하는 단계와,
    상기 제2 측벽 위에서 상기 돌출부를 덮는 상기 비아 절연막의 제2 부분을 형성하는 단계를 포함하고,
    상기 비아 절연막의 제2 부분을 형성하는 단계에서 상기 제2 부분의 수평 방향의 폭이 상기 제1 부분의 수평 방향의 폭보다 더 작게 되도록 상기 제2 부분을 형성하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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