[go: up one dir, main page]

KR20230032592A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR20230032592A
KR20230032592A KR1020210115602A KR20210115602A KR20230032592A KR 20230032592 A KR20230032592 A KR 20230032592A KR 1020210115602 A KR1020210115602 A KR 1020210115602A KR 20210115602 A KR20210115602 A KR 20210115602A KR 20230032592 A KR20230032592 A KR 20230032592A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
sidewall
semiconductor
substrate
molding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020210115602A
Other languages
English (en)
Inventor
유혜정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210115602A priority Critical patent/KR20230032592A/ko
Priority to CN202210677273.4A priority patent/CN115732492A/zh
Priority to US17/853,237 priority patent/US20230063147A1/en
Publication of KR20230032592A publication Critical patent/KR20230032592A/ko
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0652—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/18—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of the types provided for in two or more different main groups of the same subclass of H10B, H10D, H10F, H10H, H10K or H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/10—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10
    • H01L2225/1011—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices having separate containers the devices being integrated devices of class H10 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명의 실시예들에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치되고, 제1 측벽 및 상기 제1 측벽과 다른 제2 측벽을 갖는 제1 반도체칩; 상기 기판 상에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 제2 반도체칩; 및 상기 기판 상에 제공되고, 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽 사이에 배치된 몰딩막을 포함하되, 상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 노출시킬 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지, 보다 구체적으로 인터포저 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판 상에 반도체칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 개념에 따르면, 반도체 패키지가 제공된다. 본 발명의 실시예들에 따르면, 반도체 패키지는 기판; 상기 기판 상에 배치되고, 제1 측벽 및 상기 제1 측벽과 다른 제2 측벽을 갖는 제1 반도체칩; 상기 기판 상에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 제2 반도체칩; 및 상기 기판 상에 제공되고, 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽 사이에 배치된 몰딩막을 포함하되, 상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 노출시킬 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 평면적 관점에서 센터 영역 및 엣지 영역을 갖는 기판; 상기 기판 상의 상기 센터 영역 상에 제공되고, 서로 다른 제1 측벽 및 제2 측벽을 갖는 제1 반도체칩; 상기 기판 및 상기 제1 반도체칩 사이의 범프들; 상기 기판의 상기 센터 영역 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격된 제2 반도체칩; 및 상기 기판의 상기 센터 영역 및 상기 엣지 영역 상에 제공되고, 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽을 덮는 몰딩막을 포함할 수 있다. 평면적 관점에서 상기 기판의 상기 엣지 영역은 상기 제1 반도체칩의 상기 제2 측벽 및 상기 기판의 측벽 사이에 제공되고, 상기 기판의 상기 엣지 영역 상의 상기 몰딩막의 높이는 상기 범프들의 높이보다 작을 수 있다.
본 발명의 실시예들에 따르면, 반도체 패키지는 패키지 기판; 상기 패키지 기판의 하면 상의 솔더 단자들; 상기 패키지 기판의 상면 상의 인터포저 기판; 상기 패키지 기판 및 상기 인터포저 기판 사이의 연결 솔더들; 상기 인터포저 기판의 상기 상면 상에 제공되고, 제1 측벽 및 상기 제1 측벽과 다른 제2 측벽을 갖는 제1 반도체칩; 상기 인터포저 기판의 상기 상면 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격 배치된 제2 반도체칩; 상기 인터포저 기판 및 상기 제1 반도체칩 사이의 제1 범프들; 상기 인터포저 기판 및 상기 제2 반도체칩 사이의 제2 범프들; 상기 인터포저 기판 및 상기 제1 반도체칩 사이에 개재되고, 상기 제1 범프들을 밀봉하는 언더필막; 및 상기 인터포저 기판 상에서 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽을 덮는 몰딩막을 포함할 수 있다. 상기 인터포저 기판은 반도체 다이, 관통 비아들, 배선 구조체들, 및 인터포저 패드들을 포함하고, 상기 제1 반도체칩은 제1 반도체 다이 및 도전 패드들을 포함하고, 상기 제2 반도체칩은 제2 반도체 다이 및 칩 패드들을 포함하고, 상기 몰딩막의 열팽창계수는 상기 반도체 다이의 열팽창 계수, 상기 제1 반도체 다이의 열팽창계수, 및 상기 제2 반도체 다이의 열팽창계수보다 더 크고, 상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 외부에 노출시킬 수 있다.
본 발명에 따르면, 몰딩막은 제1 반도체칩의 측벽 상에 제공되지 않고, 제1 반도체칩의 측벽은 외부에 노출될 수 있다. 이에 따라, 몰딩막 및 제1 반도체칩 사이에 크렉 발생이 방지될 수 있다. 따라서, 크렉이 범프들로 전파되는 현상이 방지될 수 있다. 반도체 패키지는 향상된 신뢰성을 가질 수 있다.
몰딩막은 센터 영역 상에서, 제1 반도체칩 및 제2 반도체칩 사이에 제공될 수 있다. 몰딩막에 의해 반도체 패키지의 휨(warpage)이 방지될 수 있다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다.
도 1c는 도 1b의 Z영역을 확대 도시한 도면이다.
도 1d는 도 1a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 1e는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 2a는 실시예들에 따른 몰딩막을 설명하기 위한 도면이다.
도 2b는 실시예들에 따른 몰딩막을 설명하기 위한 도면이다.
도 2c는 실시예들에 따른 몰딩막을 설명하기 위한 도면이다.
도 2d는 실시예들에 따른 몰딩막을 설명하기 위한 도면이다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3b는 도 3a의 Z영역을 확대 도시한 도면이다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면이다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 6a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 6b는 도 6a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 6c는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 6d는 도 6c의 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 6e는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 7b는 도 7a의 Ⅳ-Ⅳ' 선을 따라 자른 단면이다.
도 8a 내지 도 8m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 본 발명의 개념에 따른 반도체 패키지 및 그 제조 방법을 설명한다.
도 1a는 실시예들에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면이다. 도 1c는 도 1b의 Z영역을 확대 도시한 도면이다. 도 1d는 도 1a의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 1e는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 1a 내지 도 1c를 참조하면, 반도체 패키지는 제1 패키지(1)를 포함할 수 있다. 제1 패키지(1)는 연결 솔더들(500), 기판, 칩 스택(200), 제2 반도체칩(220), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1)는 제1 범프들(510), 제2 범프들(520), 및 언더필막(400)을 더 포함할 수 있다.
기판은 인터포저 기판(100)일 수 있다. 인터포저 기판(100)은 반도체 다이(110), 관통 비아들(170), 절연층(120), 배선 구조체들(130), 및 인터포저 패드들(150)을 포함할 수 있다. 인터포저 기판(100)은 트랜지스터들과 같은 집적 회로를 포함하지 않을 수 있다. 인터포저 기판(100)의 높이(H1)는 150μm 내지 150 μm 일 수 있다. 반도체 다이(110)는 비교적 낮은 열팽창계수(Coefficient of Thermal Expansion, CTE)를 가질 수 있다. 예를 들어, 반도체 다이(110)의 열팽창계수는 3.2 ppm/℃ 내지 4.2 ppm/℃일 수 있다. 반도체 다이(110)는 실리콘 다이, 게르마늄 다이, 또는 실리콘-게르마늄 다이를 포함할 수 있다. 반도체 다이(110)는 서로 대향하는 상면 및 하면을 가질 수 있다.
제1 방향(D1)은 인터포저 기판(100)의 하면과 평행할 수 있다. 제2 방향(D2)은 인터포저 기판(100)의 하면과 평행하되, 제1 방향(D1)과 실질적으로 수직할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 실질적으로 수직할 수 있다.
관통 비아들(170)이 반도체 다이(110) 내에 제공될 수 있다. 관통 비아들(170)은 금속과 같은 도전 물질을 포함할 수 있다. 관통 비아들(170)은 서로 옆으로 이격될 수 있다. 관통 비아들(170)은 반도체 다이(110)의 상면 및 하면을 관통할 수 있다.
배선층이 반도체 다이(110)의 상면 상에 제공될 수 있다. 배선층은 절연층(120) 및 배선 구조체들(130)을 포함할 수 있다. 절연층(120)은 복수의 층들을 포함할 수 있다. 절연층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오쏘실리케이트(Tetraethyl orthosilicatete, TEOS)와 같은 실리콘계 절연 물질을 포함할 수 있다. 배선 구조체들(130)은 절연층(120) 내에 제공될 수 있다. 배선 구조체들(130)은 도전 배선들 및 도전 비아들을 포함할 수 있다. 도전 배선들의 장축들은 제1 방향(D1) 또는 제2 방향(D2)과 평행할 수 있다. 도전 비아들의 장축들은 제3 방향(D3)과 실질적으로 나란할 수 있다. 도전 비아들은 도전 배선들과 연결될 수 있다. 배선 구조체들(130)은 예를 들어, 구리, 텅스텐, 티타늄, 및/또는 이들의 합금과 같은 금속을 포함할 수 있다.
인터포저 패드들(150) 인터포저 기판(100)의 상면 상에 제공될 수 있다. 예를 들어, 인터포저 패드들(150)은 배선 구조체들(130) 상에 제공되며, 배선 구조체들(130)과 접속할 수 있다. 배선 구조체들(130)은 제1 배선 구조체 및 제2 배선 구조체를 포함할 수 있다. 제2 배선 구조체는 제1 배선 구조체와 전기적으로 분리될 수 있다. 어느 2개의 인터포저 패드들(150)는 제1 배선 구조체를 통해 서로 전기적으로 연결될 수 있다. 인터포저 패드들(150) 중 다른 하나는 제2 배선 구조체를 통해 관통 비아들(170) 중 어느 하나와 전기적으로 연결될 수 있다. 인터포저 기판(100)과 전기적으로 연결된다는 것은 배선 구조체들(130) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통한 간접적으로 연결/접속되는 것을 포함한다.
연결 솔더들(500)이 인터포저 기판(100)의 하면 상에 제공되어, 관통 비아들(170)과 접속할 수 있다. 연결 솔더들(500)은 서로 옆으로 이격되며, 전기적으로 분리될 수 있다. 연결 솔더들(500)은 솔더볼들을 포함할 수 있다. 솔더볼들은 예를 들어, 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금과 같은 솔더 물질을 포함할 수 있다. 제1 패키지(1)는 솔더 패드들(105)를 더 포함할 수 있다. 솔더 패드들(105)이 연결 솔더들(500) 및 관통 비아들(170) 사이에 개재될 수 있다. 솔더 패드들(105)은 솔더볼과 다른 물질을 포함할 수 있다. 솔더 패드들(105)은 예를 들어, 구리, 금, 또는 니켈과 같은 금속을 포함할 수 있다.
연결 솔더들(500) 중에서 어느 하나는 복수개의 관통 비아들(170)과 전기적으로 연결될 수 있다. 예를 들어, 솔더 패드들(105) 중 어느 하나는 대응되는 배선 구조체(130) 사이에 2개의 관통 비아들(170)이 개재될 수 있다. 상기 어느 하나의 솔더 패드(105)는 상기 2개의 관통 비아들(170)을 통해 상기 배선 구조체(130)와 접속할 수 있다. 상기 2개의 관통 비아들(170) 중에서 어느 하나에 불량이 발생하더라도, 상기 솔더 패드(105)는 2개의 관통 비아들(170) 중 다른 하나를 통해 상기 배선 구조체(130)와 전기적으로 연결될 수 있다. 이에 따라, 인터포저 기판(100)의 전기적 연결의 신뢰성이 향상될 수 있다.
인터포저 기판(100)은 제1 패시베이션 패턴(180) 및 제2 패시베이션 패턴(182)을 더 포함할 수 있다. 제1 패시베이션 패턴(180)이 인터포저 기판(100)의 하면 상에 제공되어, 반도체 다이(110)의 하면을 덮을 수 있다. 제1 패시베이션 패턴(180)은 관통 비아들(170)의 측벽들의 하부들을 더 덮을 수 있다. 제1 패시베이션 패턴(180)의 하면은 관통 비아들(170)의 하면들과 실질적으로 동일한 레벨에 제공될 수 있다. 제1 패시베이션 패턴(180)의 외측벽들은 반도체 다이(110)의 외측벽들과 수직적으로 정렬될 수 있다. “수직적”은 제3 방향(D3)과 나란한 것을 의미할 수 있다. 제1 패시베이션 패턴(180)은 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
제2 패시베이션 패턴(182)이 제1 패시베이션 패턴(180)의 하면 상에 제공되어, 제1 패시베이션 패턴(180)의 하면을 덮을 수 있다. 제2 패시베이션 패턴(182)의 외측벽들은 제1 패시베이션 패턴(180)의 외측벽들 및 반도체 다이(110)의 외측벽들과 수직적으로 정렬될 수 있다. 제2 패시베이션 패턴(182)은 제1 패시베이션 패턴(180)과 다른 물질을 포함할 수 있다. 제2 패시베이션 패턴(182)은 예를 들어, 감광성 폴리이미드(PSPI)와 같은 유기 절연 물질을 포함할 수 있다. 제1 패시베이션 패턴(180) 및 제2 패시베이션 패턴(182)은 인터포저 기판(100)을 보호할 수 있다. 인터포저 기판(100)의 하면은 제2 패시베이션 패턴(182)의 하면을 포함할 수 있다.
인터포저 기판(100)은 평면적 관점에서 센터 영역(R1) 및 엣지 영역(R2)을 가질 수 있다. 인터포저 기판(100)의 엣지 영역(R2)은 평면적 관점에서 인터포저 기판(100)의 센터 영역(R1) 및 인터포저 기판(100)의 측벽들 사이에 제공될 수 있다. 인터포저 기판(100)의 엣지 영역(R2)은 인터포저 기판(100)의 센터 영역(R1)을 둘러쌀 수 있다.
칩 스택(200)이 인터포저 기판(100)의 센터 영역(R1)의 상면 상에 제공될 수 있다. 칩 스택(200)은 복수로 제공될 수 있다. 복수의 칩 스택들(200) 각각은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩(210B)을 포함할 수 있다.
제1 하부 반도체칩(210A)은 로직칩 또는 컨트롤러칩일 수 있다. 일 예로, 제1 하부 반도체칩(210A)은 제1 상부 반도체칩들(210B)을 제어할 수 있다. 이와 달리, 제1 하부 반도체칩(210A)은 메모리칩일 수 있다.
제1 하부 반도체칩(210A)은 제1 측벽(20S1), 제2 측벽(20S2), 제3 측벽(20S3), 및 제4 측벽(20S4)을 가질 수 있다. 제1 하부 반도체칩(210A)의 제1 측벽(20S1)은 제2 반도체칩(220)을 향할 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2)은 제1 측벽(20S1)과 대향될 수 있다. 제1 하부 반도체칩(210A)의 제3 측벽(20S3)은 제1 측벽(20S1) 및 제2 측벽(20S2)과 이웃할 수 있다. 제1 하부 반도체칩(210A)의 제3 측벽(20S3)은 이웃한 칩 스택(200)을 향할 수 있다. 제1 하부 반도체칩(210A)의 제4 측벽(20S4)은 제3 측벽(20S3)과 대향될 수 있다. 제1 하부 반도체칩(210A)의 제4 측벽(20S4)은 제1 측벽(20S1) 및 제2 측벽(20S2)과 이웃할 수 있다.
도 1c와 같이 제1 하부 반도체칩(210A)은 제1 반도체 다이(211A), 제1 집적 회로들(미도시), 제1 하부 패드들(215A), 제1 도전 비아들(217A), 및 제1 상부 패드들(216A)을 포함할 수 있다. 제1 반도체 다이(211A)는 비교적 낮은 열팽창계수(Coefficient of Thermal Expansion, CTE)를 가질 수 있다. 예를 들어, 제1 반도체 다이(211A)의 열팽창계수는 3.2 ppm/℃ 내지 4.2 ppm/℃일 수 있다. 제1 반도체 다이(211A)는 실리콘 다이, 게르마늄 다이, 또는 실리콘-게르마늄 다이를 포함할 수 있다. 제1 하부 반도체칩(210A)은 제1 집적 회로들은 제1 하부 반도체칩(210A) 내에 제공될 수 있다. 제1 하부 패드들(215A)은 제1 반도체 다이(211A)의 하면 상에 제공될 수 있다. 제1 하부 패드들(215A)은 제1 집적 회로들과 전기적으로 연결될 수 있다.
제1 도전 비아들(217A)은 제1 하부 반도체칩(210A)의 제1 반도체 다이(211A) 내에 제공될 수 있다. 제1 도전 비아들(217A) 각각은 제1 하부 패드들(215A) 및 제1 집적 회로들 중 적어도 하나와 접속할 수 있다. 제1 상부 패드들(216A)이 제1 반도체 다이(211A)의 상면 상에 제공되어, 제1 도전 비아들(217A)과 접속할 수 있다. 제1 하부 반도체칩들(210A) 각각은 제1 상부 패드들(216A) 및 제1 도전 비아들(217A) 사이에 제공된 제1 재배선들(미도시)을 더 포함할 수 있다. 제1 상부 패드들(216A)은 제1 재배선들을 통해 제1 도전 비아들(217A)과 접속할 수 있다.
제1 하부 패드들(215A), 제1 도전 비아들(217A), 및 제1 상부 패드들(216A)은 평면적 관점에서 제1 하부 반도체칩(210A)의 센터 영역 상에 배치될 수 있으나 이에 제약되지 않는다. 제1 하부 패드들(215A) 및 제1 상부 패드들(216A)은 도전 패드들일 수 있다. 제1 하부 패드들(215A), 제1 도전 비아들(217A), 및 제1 상부 패드들(216A)은 예를 들어, 금속을 포함할 수 있다.
제1 상부 반도체칩(210B)은 제1 하부 반도체칩(210A) 상에 제공될 수 있다. 칩 스택들(200) 각각은 복수의 제1 상부 반도체칩들(210B)을 포함할 수 있다. 제1 상부 반도체칩들(210B)은 서로 수직적으로 적층될 수 있다. 제1 상부 반도체칩들(210B)은 제1 하부 반도체칩(210A)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제1 상부 반도체칩들(210B)은 메모리칩들일 수 있다. 메모리칩들은 고대역 메모리(High Bandwidth Memory, HBM) 칩들을 포함할 수 있다. 이와 달리, 제1 상부 반도체칩들(210B)은 제1 하부 반도체칩(210A)과 동일한 종류의 반도체칩일 수 있다. 예를 들어, 제1 상부 반도체칩들(210B)은 로직칩들일 수 있다. 제1 상부 반도체칩들(210B)의 너비들은 제1 하부 반도체칩(210A)의 너비보다 더 작을 수 있다.
제1 상부 반도체칩들(210B) 각각은 제1 측면(21S1) 및 제2 측면(21S2)을 가질 수 있다. 제1 상부 반도체칩들(210B) 각각의 제1 측면(21S1)은 제2 반도체칩(220)을 향할 수 있다. 제1 상부 반도체칩들(210B) 각각의 제2 측면(21S2)은 제1 측면(21S1)과 대향될 수 있다.
제1 상부 반도체칩들(210B) 각각은 제2 반도체 다이(211B), 제2 집적 회로들(미도시), 제2 하부 패드들(215B), 제2 도전 비아들(217B), 및 제2 상부 패드들(216B)을 포함할 수 있다. 제2 집적 회로들은 제1 상부 반도체칩들(210B) 내에 각각 제공될 수 있다. 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 제1 상부 반도체칩들(210B)의 하면들 및 상면들 상에 각각 제공될 수 있다. 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 대응되는 제1 상부 반도체칩(210B)의 제2 집적 회로들과 전기적으로 연결될 수 있다. 제2 도전 비아들(217B)은 제2 반도체 다이(211B) 내에 배치되고, 제2 반도체 다이(211B)를 관통할 수 있다. 제2 도전 비아들(217B)은 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)과 접속할 수 있다. 제2 도전 비아들(217B)은 제2 집적 회로들과 더 접속할 수 있다. 제1 상부 반도체칩들(210B) 각각은 제2 상부 패드들(216B) 및 제2 도전 비아들(217B) 사이에 제공된 제2 재배선들(미도시)을 더 포함할 수 있다. 제2 상부 패드들(216B)은 제2 재배선들을 통해 제2 도전 비아들(217B)과 접속할 수 있다.
최상부의 제1 상부 반도체칩(210B)은 제2 반도체 다이(211B), 제2 집적 회로들, 및 제2 하부 패드들(215B)을 포함하되, 제2 도전 비아들(217B) 및 제2 상부 패드들(216B)을 포함하지 않을 수 있다. 최상부의 제1 상부 반도체칩(210B)의 두께는 나머지 제1 상부 반도체칩들(210B)의 두께보다 더 클 수 있다.
제2 하부 패드들(215B), 제2 도전 비아들(217B), 및 제2 상부 패드들(216B)은 평면적 관점에서 대응되는 제1 상부 반도체칩들(210B)의 센터 영역 상에 제공될 수 있다. 도시된 바와 달리, 제2 하부 패드들(215B), 제2 도전 비아들(217B), 및 제2 상부 패드들(216B) 중 적어도 하나는 대응되는 제1 상부 반도체칩들(210B)의 엣지 영역 상에 제공될 수 있다.
칩 스택들(200) 각각은 도전 범프들(530)을 더 포함할 수 있다. 도전 범프들(530)이 제1 상부 반도체칩들(210B) 사이에 개재될 수 있다. 도전 범프들(530)은 서로 마주보는 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)과 접속할 수 있다. 도전 범프들(530)은 제1 하부 반도체칩(210A) 및 최하부의 제1 상부 반도체칩(210B) 사이에 더 개재되어, 제1 상부 패드들(216A) 및 최하부의 제1 상부 반도체칩(210B)의 제2 하부 패드들(215B)과 접속할 수 있다. 제1 상부 반도체칩들(210B)은 도전 범프들(530)을 통해 제1 하부 반도체칩(210A) 및 인터포저 기판(100)과 전기적으로 연결될 수 있다. 도전 범프들(530)은 평면적 관점에서 제1 상부 반도체칩들(210B)의 센터 영역들과 수직적으로 오버랩될 수 있으나, 이에 제약되지 않는다.
도 1b와 같이 제1 방향(D1)에서 도전 범프들(530)의 피치는 제1 방향(D1)에서 연결 솔더들(500)의 피치(P1)보다 더 작을 수 있다. 도 1d 및 도 1e와 같이 제2 방향(D2)에서 도전 범프들(530)의 피치는 제2 방향(D2)에서 연결 솔더들(500)의 피치(P2)보다 더 작을 수 있다. 도전 범프들(530) 각각은 솔더 물질을 포함할 수 있다. 도전 범프들(530)은 필라 패턴들(미도시)을 더 포함할 수 있다.
다른 예로, 도전 범프들(530)이 생략될 수 있다. 이 경우, 인접한 제1 상부 반도체칩들(210B)의 마주보는 제2 하부 패드들(215B) 및 제2 상부 패드들(216B)은 서로 직접 본딩될 수 있다. 제1 하부 반도체칩(210A) 및 최하부의 제1 상부 반도체칩(210B)은 서로 직접 본딩될 수 있다.
칩 스택들(200) 각각은 언더필 패턴들(430)을 더 포함할 수 있다. 언더필 패턴들(430)은 제1 하부 반도체칩(210A)과 최하부의 제1 상부 반도체칩(210B) 사이의 제1 상부 갭 영역 및 제1 상부 반도체칩들(210B) 사이의 제2 상부 갭 영역들에 제공될 수 있다. 언더필 패턴들(430) 각각은 대응되는 도전 범프들(530)을 밀봉할 수 있다. 언더필 패턴들(430)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
제2 반도체칩(220)이 인터포저 기판(100)의 센터 영역의 상면 상에 제공될 수 있다. 제2 반도체칩(220)은 평면적 관점에서 칩 스택들(200) 사이에 배치될 수 있다. 예를 들어, 제2 반도체칩(220)은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩들(210B)과 옆으로 배치될 수 있다. 어떤 두 구성 요소들이 서로 옆으로 이격된 것은 서로 수평적으로 이격된 것일 수 있다. 수평적은 제1 방향(D1) 또는 제2 방향(D2)에 평행한 것을 의미할 수 있다. 제2 반도체칩(220)은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩들(210B)과 다른 종류의 칩일 수 있다. 제2 반도체칩(220)은 로직칩, 버퍼칩, 또는 시스템 온 칩(SOC)을 포함할 수 있다. 일 예로, 제2 반도체칩(220)은 제1 하부 반도체칩(210A)과 다른 기능을 하는 로직칩일 수 있다. 제2 반도체칩(220)은 예를 들어, ASIC칩 또는 어플리케이션 프로세서(AP) 칩일 수 있다. ASIC칩은 응용 주문형 집적 회로(application specific integrated circuit, ASIC)를 포함할 수 있다. 제2 반도체칩(220)은 중앙처리장치(Central Processing Unit, CPU) 또는 그래픽스 처리 장치(Graphic Processing Unit, GPU)를 포함할 수 있다.
제2 반도체칩(220)은 제3 반도체 다이(221), 집적 회로들(미도시) 및 칩 패드들(225)을 포함할 수 있다. 제2 반도체칩(220)의 집적 회로들은 제2 반도체칩(220) 내에 제공될 수 있다. 예를 들어, 제2 반도체칩(220)의 집적 회로들은 제3 반도체 다이(221)의 하면 상에 배치될 수 있다. 칩 패드들(225)은 제2 반도체칩(220)의 제3 반도체 다이(221)의 하면 상에 제공되고, 제2 반도체칩(220)의 집적 회로들과 전기적으로 연결될 수 있다. 제2 반도체칩(220)의 칩 패드들(225)의 개수는 제1 하부 반도체칩(210A)의 제1 하부 패드들(215A)의 개수보다 더 많을 수 있으나, 이에 제약되지 않는다.
제2 반도체칩(220)은 제1 측벽(22S1), 제2 측벽(22S2), 제3 측벽(22S3), 및 제4 측벽(22S4)을 가질 수 있다. 제2 반도체칩(220)의 제1 측벽(22S1) 및 제2 측벽(22S2)는 칩 스택들(220)을 향할 수 있다. 제2 반도체칩(220)의 제2 측벽(22S2)은 제1 측벽(22S1)과 대향될 수 있다. 제2 반도체칩(220)의 제3 측벽(22S3)은 제1 측벽(22S1) 및 제2 측벽(22S2)과 이웃할 수 있다. 제2 반도체칩(220)의 제4 측벽(22S4)은 제1 측벽(22S1) 및 제2 측벽(22S2)과 이웃하고, 제3 측벽(22S3)과 대향될 수 있다.
제2 범프들(520)이 인터포저 기판(100) 및 제2 반도체칩(220) 사이에 개재될 수 있다. 예를 들어, 제2 범프들(520)은 제2 반도체칩(220)의 칩 패드들(225) 및 대응되는 인터포저 패드들(150)과 접속할 수 있다. 제2 반도체칩(220)은 인터포저 기판(100)을 통해 칩 스택들(200) 또는 연결 솔더들(500)과 전기적으로 연결될 수 있다. 제2 범프들(520)은 솔더볼들을 포함할 수 있다. 도시되지 않았으나, 제2 범프들(520)은 필라 패턴들을 더 포함할 수 있다. 도 1b와 같이 제1 방향(D1)에서 제2 범프들(520)의 피치는 제1 방향(D1)에서 연결 솔더들(500)의 피치(P1) 보다 더 작을 수 있다. 도 1d 및 도 1e와 같이 제2 방향(D2)에서 제2 범프들(520)의 피치는 제2 방향(D2)에서 연결 솔더들(500)의 피치(P2) 보다 더 작을 수 있다.
도 1b와 같이 언더필막(400)은 칩 스택들(200)의 하면들 및 제2 반도체칩(220)의 하면 상에 제공될 수 있다. 예를 들어, 언더필막(400)은 인터포저 기판(100) 및 제1 하부 반도체칩(210A) 사이의 제1 갭 영역들에 제공되어, 제1 범프들(510)의 측벽들을 덮을 수 있다. 언더필막(400)은 인터포저 기판(100) 및 제2 반도체칩(220) 사이의 제2 갭 영역에 제공되어, 제2 범프들(520)의 측벽들을 덮을 수 있다. 이에 따라, 제1 하부 반도체칩(210A) 및 제2 반도체칩(220)은 언더필막(400)을 공유할 수 있다. 언더필막(400)의 외측벽은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)과 수직적으로 정렬될 수 있다. 언더필막(400)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
도시된 바와 달리, 복수의 언더필막들(400)이 제1 하부 반도체칩(210A) 및 제2 반도체칩(220) 상에 각각 제공될 수 있다. 이하, 단수의 언더필막(400)에 대해 기술한다.
칩 스택들(200) 각각은 몰딩 패턴(310)을 더 포함할 수 있다. 몰딩 패턴(310)은 제1 하부 반도체칩(210A)의 상면 상에서, 복수의 제1 상부 반도체칩들(210B)의 제1 측면들(21S1)과 제2 측면들(21S2)을 덮을 수 있다. 몰딩 패턴(310)은 최상부 제1 상부 반도체칩(210B)의 상면을 덮지 않을 수 있다. 예를 들어, 몰딩 패턴(310)의 상면은 최상부 제1 상부 반도체칩(210B)의 상면과 공면(coplanar)일 수 있다. 몰딩 패턴(310)의 외측벽(310c)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 언더필막(400)의 외측벽과 수직적으로 정렬될 수 있다. 도 1d와 같이 몰딩 패턴(310)은 제1 상부 반도체칩들(210B)의 제3 측면들(21S3)과 제4 측면들(21S4)을 더 덮을 수 있다. 제1 상부 반도체칩들(210B)의 제3 측면들(21S3)은 이웃한 칩 스택(200)을 향할 수 있다. 제1 상부 반도체칩들(210B)의 제3 측면들(21S3)은 제1 측면들(21S1) 및 제2 측면들(21S2)과 이웃할 수 있다. 제1 상부 반도체칩들(210B)의 제3 측면들(21S3)은 제4 측면들(21S4)과 대향될 수 있다.
몰딩 패턴(310)은 제1 절연성 폴리머를 포함할 수 있다. 제1 절연성 폴리머는 예를 들어, 에폭시계 몰딩 컴파운드를 포함할 수 있다. 예를 들어, 제1 절연성 폴리머는 언더필 패턴들(430)의 물질들과 다를 수 있다. 몰딩 패턴(310)은 제1 필러들을 더 포함할 수 있다. 제1 필러들은 제1 절연성 폴리머 내에 제공될 수 있다. 제1 필러들은 예를 들어, 실리카와 같은 무기물을 포함할 수 있다.
몰딩 패턴(310)은 제1 반도체 다이(211A)의 열팽창계수 및 제2 반도체 다이(211B)의 열팽창계수보다 더 클 수 있다. 예를 들어 몰딩 패턴(310)의 열팽창계수는 6 ppm/℃ 내지 20 ppm/℃일 수 있다. 이 때, 몰딩 패턴(310)의 열팽창계수는 CTE alpha 1일 수 있다. CTE alpha 1은 유리 전이 온도(Tg) 이하에서의 열팽창계수일 수 있다.
몰딩막(300)이 인터포저 기판(100) 상에 제공될 수 있다. 예를 들어, 몰딩막(300)은 인터포저 기판(100)의 센터 영역(R1)의 상면 상에 제공될 수 있다. 몰딩막(300)은 칩 스택들(200)과 제2 반도체칩(220) 사이 및 칩 스택들(200) 사이에 제공될 수 있다. 예를 들어, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1)과 제2 반도체칩(220) 사이 및 제1 상부 반도체칩들(210B)의 제1 측면들(21S1)과 제2 반도체칩(220) 사이에 제공될 수 있다. 몰딩 패턴(310)은 몰딩막(300)과 제1 상부 반도체칩들(210B)의 제1 측면들(21S1) 사이에 개재될 수 있다.
몰딩막(300)은 인터포저 기판(100)의 엣지 영역(R2) 상에 제공되지 않을 수 있다. 예를 들어, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상에 제공되지 않을 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 외부에 노출시킬 수 있다. 몰딩막(300)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상에 제공되지 않을 수 있다.
몰딩막(300)은 도 1d와 같이 제1 하부 반도체칩(210A)의 제3 측벽(20S3) 및 제1 상부 반도체칩들(210B)의 제3 측면들(21S3) 상에 제공될 수 있다. 몰딩막(300)과 제1 상부 반도체칩들(210B)의 제3 측면들(21S3) 사이에 몰딩 패턴(310)이 더 개재될 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제4 측벽(20S4) 및 제1 상부 반도체칩들(210B)의 제4 측면들(21S4) 상에 제공되지 않을 수 있다. 몰딩막(300)은 도 1e와 같이 제2 반도체칩(220)의 제3 측벽(22S3) 및 제4 측벽(22S4)을 노출시킬 수 있다.
몰딩막(300)의 상면은 제1 하부 반도체칩(210A)의 상면과 동일하거나 더 높은 레벨에 제공될 수 있다. 몰딩막(300)의 상면은 제2 반도체칩(220)의 상면, 몰딩 패턴(310)의 상면, 및 최상부 제1 상부 반도체칩(210B)의 상면과 공면(coplanar)일 수 있다.
몰딩막(300)의 열팽창계수는 인터포저 기판(100), 제1 하부 반도체칩(210A), 제1 상부 반도체칩들(210B), 및 제2 반도체칩(220)의 열팽창계수들보다 더 클 수 있다. 예를 들어, 몰딩막(300)의 열팽창계수는 반도체 다이(110), 제1 반도체 다이(211A), 제2 반도체 다이(211B), 및 제3 반도체 다이(221)의 열팽창계수들보다 더 클 수 있다. 예를 들어. 몰딩막(300)의 열팽창계수는 6 ppm/℃ 내지 20 ppm/℃일 수 있다. 이 때, 몰딩막(300)의 열팽창계수는 CTE alpha 1일 수 있다. 몰딩막(300)이 제1 하부 반도체칩(210A)의 측벽들을 덮는 경우, 몰딩막(300)과 제1 반도체 다이(211A) 사이의 열팽창계수 차이에 의해 제1 하부 반도체칩(210A)에 스트레스가 가해질 수 있다. 상기 스트레스는 비교적 높은 온도 조건에서 발생할 수 있다. 예를 들어, 상기 스트레스는 도 8l에서 설명할 실장 공정에서 발생할 수 있다 상기 스트레스는 제1 하부 반도체칩(210A)의 엣지 영역(R2)에 집중될 수 있다. 상기 스트레스에 의해 몰딩막(300) 및 제1 하부 반도체칩(210A) 사이에 크렉(crack)이 발생될 수 있다. 상기 크렉으로 인해 몰딩막(300)이 제1 하부 반도체칩(210A)의 제1 측벽(20S1)으로부터 박리될 수 있다 상기 크렉은 제1 하부 반도체칩(210A)의 하면 상으로 전파되어, 제1 범프들(510)에 전달될 수 있다. 이 경우, 제1 범프들(510)이 손상될 수 있다. 인터포저 기판(100) 및 제1 하부 반도체칩(210A) 사이의 전기적 연결이 불량해질 수 있다.
실시예들에 따르면, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제3 측벽(20S3)을 덮지 않고, 외부에 노출시킬 수 있다. 예들 들어, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제3 측벽(20S3)은 외부 공간의 공기와 접촉할 수 있다. 이에 따라, 몰딩막(300) 및 제1 하부 반도체칩(210A) 사이의 크렉 발생이 방지 또는 감소될 수 있다. 이에 따라, 제1 범프들(510)의 손상이 방지되고, 반도체 패키지의 신뢰성이 향상될 수 있다.
몰딩막(300)은 제2 절연성 폴리머를 포함할 수 있다. 제2 절연성 폴리머는 예를 들어, 에폭시계 몰딩 컴파운드를 포함할 수 있다. 제2 절연성 폴리머는 언더필 패턴들(430)의 물질들과 다를 수 있다. 몰딩막(300)은 제2 필러들을 더 포함할 수 있다. 몰딩막(300)은 몰딩 패턴(310)과 동일한 물질을 포함할 수 있다. 구체적으로, 제2 절연성 폴리머는 제1 절연성 폴리머와 동일할 수 있다. 다른 실시예로, 몰딩막(300)은 몰딩 패턴(310)과 다른 물질을 포함할 수 있다. 이 경우, 제2 절연성 폴리머가 제1 절연성 폴리머와 다를 수 있다. 또는, 제2 필러들이 제1 필러들과 다를 수 있다. 예를 들어, 제2 필러들의 물질, 형상, 또는 함량비가 제1 필러들의 물질, 형상, 또는 함량비와 다를 수 있다.
몰딩막(300)은 칩 스택들(200)과 제2 반도체칩(220) 그리고 칩 스택들(200) 사이에 제공되어 반도체 패키지의 휨(warpage)를 방지할 수 있다. 예를 들어, 인터포저 기판(100)은 비교적 얇은 두께를 가질 수 있다. 몰딩막(300)이 생략된 경우, 인터포저 기판(100)의 휨이 발생할 수 있다. 이 경우, 인터포저 기판(100)과 칩 스택들(200) 사이 또는 인터포저 기판(100)과 제2 반도체칩(220) 사이의 전기적 연결이 불량해질 수 있다.
몰딩막(300)은 제1 높이(H2)를 가질 수 있다. 제1 높이(H1)은 인터포저 기판(100)의 센터 영역(R1)에서의 높이일 수 있다. 실시예들에 따르면, 제1 높이(H2)는 인터포저 기판(100)의 높이(H1)보다 더 클 수 있다 예를 들어, 제1 높이(H2)는 300μm 내지 1000μm일 수 있다. 이에 따라, 몰딩막(300)은 인터포저 기판(100)을 물리적으로 고정시켜, 인터포저 기판(100)의 휨(warpage)을 방지할 수 있다. 반도체 패키지는 향상된 신뢰성을 나타낼 수 있다.
제1 높이(H2)가 인터포저 기판(100)의 높이(H1)의 5배보다 작거나 300μm 보다 작은 경우, 인터포저 기판(100)의 휨이 발생할 수 있다. 제1 높이(H2)가 인터포저 기판(100)의 높이(H1)의 10배보다 크거나 1000μm 보다 큰 경우, 반도체 패키지가 소형화되기 어려울 수 있다. 실시예들에 따르면, 제1 높이(H2)는 인터포저 기판(100)의 높이(H1)의 5배 내지 10배일 수 있다. 이에 따라, 인터포저 기판(100)의 휨이 방지되고, 반도체 패키지가 소형화될 수 있다.
도 1b 내지 도 1d를 제외한 도면에 있어서, 간소화를 위해 제1 반도체 다이(211A), 제2 반도체 다이(211B), 및 제3 반도체 다이(221)의 표시를 생략하나, 본 발명이 제1 반도체 다이(211A), 제2 반도체 다이(211B), 및 제3 반도체 다이(221)를 배제하는 것은 아니다.
이하, 실시예들에 따른 몰딩막에 대하여 보다 상세하게 설명한다. 이하, 도 2a 내지 도 2d의 실시예들의 설명에 있어서, 도 1a 및 도 1b를 함께 참조한다.
도 2a는 실시예들에 따른 몰딩막을 설명하기 위한 도면으로, 도 1b의 Z 영역을 확대 도시한 도면에 대응된다.
도 2a를 참조하면, 몰딩막(300)은 제1 부분(301) 및 제2 부분(302)을 포함할 수 있다. 몰딩막(300)의 제1 부분(301)은 앞서 도 1a 내지 도 1e의 몰딩막(300)과 실질적으로 동일할 수 있다. 예를 들어, 몰딩막(300)의 제1 부분(301)은 인터포저 기판(100)의 센터 영역(R1) 상에 제공되고, 칩 스택들(200)과 제2 반도체칩(220) 사이에 제공될 수 있다. 몰딩막(300)은 도 1a 내지 도 1d에서 설명한 제1 높이(H1)을 가질 수 있다.
몰딩막(300)의 제2 부분(302)은 인터포저 기판(100)의 엣지 영역(R2) 상에 제공되고, 인터포저 기판(100)이 엣지 영역(R2)의 상면을 덮을 수 있다. 몰딩막(300)의 제2 부분(302)은 평면적 관점에서 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 인터포저 기판(100)의 측벽 사이에 제공될 수 있다. 몰딩막(300)의 제2 부분(302)은 제2 높이(H22)를 가질 수 있다.
제2 높이(H22)는 몰딩막(300)의 제1 높이(H1)보다 더 작을 수 있다. 제2 높이(H22)은 제1 범프들(510)의 높이들(H3)보다 더 작을 수 있다. 몰딩막(300)의 제2 부분(302)의 상면은 제1 범프들(510)의 상면들보다 더 낮은 레벨에 제공될 수 있다. 이에 따라, 몰딩막(300)이 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 덮지 않을 수 있다. 몰딩막(300)의 제2 부분(302)은 제1 하부 반도체칩(210A)과 이격될 수 있다. 따라서, 제1 하부 반도체칩(210A) 및 몰딩막(300)의 제2 부분(302) 사이에 크렉이 발생하지 않을 수 있다. 인터포저 기판(100)의 엣지 영역(R2) 상의 언더필막(400)의 높이는 제2 높이(H22)와 실질적으로 동일할 수 있다. 인터포저 기판(100)의 엣지 영역(R2) 상의 언더필막(400)의 높이는 제1 하부 반도체칩(210A)의 하면 상의 언더필막(400)의 높이보다 더 작을 수 있다.
도 2b는 실시예들에 따른 몰딩막을 설명하기 위한 도면으로, 도 1b의 Z 영역을 확대 도시한 도면에 대응된다.
도 2b를 참조하면, 몰딩막(300)은 인터포저 기판(100)의 상면의 엣지 영역(R2) 상에서, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상에 더 제공될 수 있다. 다만, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상의 몰딩막(300)은 작은 두께(T)를 가질 수 있다. 예를 들어, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상의 몰딩막(300)의 두께(T)는 200 μm 이하일 수 있다. 예를 들어, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상의 몰딩막(300)의 두께(T)는 0.00001μm 내지 200 μm일 수 있다 이에 따라, 몰딩막(300)이 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상에 제공되더라도, 몰딩막(300) 및 제1 하부 반도체칩(210A) 사이의 크렉 발생이 감소 또는 방지될 수 있다.
몰딩막(300)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상에 더 제공되어, 몰딩 패턴(310)의 외측벽(310c)을 덮을 수 있다. 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상의 몰딩막(300)의 두께는 200 μm 이하일 수 있다. 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상의 몰딩막(300)의 두께는 예를 들어, 0.00001μm 내지 200 μm일 수 있다
도 2c는 실시예들에 따른 몰딩막을 설명하기 위한 도면으로, 도 1b의 Z 영역을 확대 도시한 도면에 대응된다.
도 2c를 참조하면, 몰딩막(300)은 제1 부분(301) 및 제2 부분(302)을 포함할 수 있다. 몰딩막(300)의 제2 부분(302)은 앞서 도 2a의 예에서 설명한 바와 동일 또는 유사할 수 있다. 다만, 몰딩막(300)의 제2 부분(302)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 더 덮을 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상의 몰딩막(300)의 두께(T)는 200 μm이하일 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 상의 몰딩막(300)의 두께(T)는 예를 들어, 0.00001μm 내지 200 μm일 수 있다
몰딩막(300)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상으로 더 연장되어, 몰딩 패턴(310)의 외측벽(310c)을 덮을 수 있다. 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상의 몰딩막(300)의 두께는 200 μm 이하일 수 있다. 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 상의 몰딩막(300)의 두께는 예를 들어, 0.00001μm 내지 200 μm일 수 있다
도 2d는 실시예들에 따른 몰딩막을 설명하기 위한 도면으로, 도 1b의 Z 영역을 확대 도시한 도면에 대응된다.
도 2d를 참조하면, 인터포저 기판(100)이 엣지 영역(R2)의 상면 상에 리세스가 제공될 수 있다. 인터포저 기판(100)의 엣지 영역(R2)의 상면(100a2)은 인터포저 기판(100)의 센터 영역(R1)의 상면(100a1)보다 더 작은 레벨에 제공될 수 있다. 인터포저 기판(100)은 제1 측면(21S1)을 더 가질 수 있다. 인터포저 기판(100)의 제1 측면(100c)은 인터포저 기판(100)의 센터 영역(R1) 및 엣지 영역(R2) 사이에 제공될 수 있다. 예를 들어, 인터포저 기판(100)의 제1 측면(100c)은 인터포저 기판(100)의 엣지 영역(R2)의 상면(100a2) 및 인터포저 기판(100)의 센터 영역(R1)의 상면(100a1) 사이에 제공될 수 있다. 인터포저 기판(100)의 제1 측면(100c)은 언더필막(400)의 외측벽, 제1 하부 반도체칩(210A)의 제2 측벽(20S2), 및 몰딩 패턴(310)의 외측벽(310c)과 수직적으로 정렬될 수 있다.
도 3a는 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다. 도 3b는 도 3a의 Z영역을 확대 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 반도체 패키지는 제1 패키지(1A)를 포함할 수 있다. 제1 패키지(1A)는 연결 솔더들(500), 인터포저 기판(100), 칩 스택(200), 제2 반도체칩(220), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1)는 제1 범프들(510), 제2 범프들(520), 및 언더필막(400)을 더 포함할 수 있다.
칩 스택(200)은 제1 하부 반도체칩(210A), 제1 상부 반도체칩들(210B), 몰딩 패턴(310), 언더필 패턴들(430), 및 도전 범프들(530)을 포함할 수 있다. 칩 스택(200)은 도 1a 내지 도 1d의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 몰딩 패턴(310)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)을 덮지 않고, 노출시킬 수 있다. 예를 들어, 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)은 외부 공간의 공기에 노출될 수 있다. 몰딩 패턴(310)은 제1 하부 반도체칩(210A)의 상면의 적어도 일부를 더 노출시킬 수 있다. 이에 따라, 크렉 발생이 더욱 방지될 수 있다.
제1 상부 반도체칩들(210B)의 제2 측면들(21S2)은 언더필 패턴들(430)의 외측벽들(430c)과 수직적으로 정렬될 수 있다.
도 4a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다
도 4a를 참조하면, 반도체 패키지는 제1 패키지(1B)를 포함할 수 있다. 제1 패키지(1B)는 연결 솔더들(500), 인터포저 기판(100), 칩 스택(200), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 칩 스택(200)은 도 1a 내지 도 1e의 예들과 실질적으로 동일할 수 있다. 다만, 칩 스택(200)은 도 1b 내지 도 1d에서 설명한 몰딩 패턴(310)을 포함하지 않을 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1)을 노출시킬 수 있다. 다만, 몰딩막(300)은 제1 하부 반도체칩(210A)의 상면 상으로 연장되어, 제1 상부 반도체칩들(210B)의 제1 측면들(21S1) 및 제2 측면들(21S2)을 덮을 수 있다. 예를 들어, 몰딩막(300)은 제2 하부 반도체칩의 제1 측면들(21S1) 및 제2 측면들(21S2)과 접촉할 수 있다. 몰딩막(300)은 언더필 패턴들(430)의 외측벽들(430c)을 더 덮을 수 있다. 몰딩막(300)의 외측벽은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 언더필막(400)의 외측벽과 수직적으로 정렬될 수 있다.
도시되지 않았으나, 몰딩막(300)은 도 1d의 예에서 설명한 제2 하부 반도체칩들의 제3 측면들(21S3) 및 제4 측면들(21S4)을 더 덮을 수 있다.
도 4b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 4b를 참조하면, 반도체 패키지는 제1 패키지(1C)를 포함할 수 있다. 제1 패키지(1C)는 연결 솔더들(500), 인터포저 기판(100), 칩 스택(200), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 칩 스택(200)은 도 1a 내지 도 1e의 예들에서 설명한 바와 실질적으로 동일할 수 있다. 다만, 칩 스택(200)은 도 1b 내지 도 1d에서 설명한 몰딩 패턴(310)을 포함하지 않을 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1)을 노출시킬 수 있다. 다만, 몰딩막(300)은 제1 하부 반도체칩(210A)의 상면 상으로 연장되어, 제1 상부 반도체칩들(210B)의 제1 측면들(21S1)을 덮을 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)을 덮지 않을 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)은 외부 공간에 노출될 수 있다. 제1 상부 반도체칩들(210B)이 제2 측면들(21S2)은 언더필 패턴들(430)의 외측벽들(430c)과 수직적으로 정렬될 수 있다.
도 5a는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅰ-Ⅰ'선을 따라 자른 단면에 대응된다.
도 5a를 참조하면, 반도체 패키지는 제1 패키지(1D)를 포함할 수 있다. 제1 패키지(1D)는 연결 솔더들(500), 인터포저 기판(100), 칩 스택(200), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다.
칩 스택(200)은 제1 하부 반도체칩(210A) 및 제1 상부 반도체칩들(210B)을 포함할 수 있다. 제1 상부 반도체칩들(210B)의 너비는 제1 하부 반도체칩(210A)의 너비와 실질적으로 동일할 수 있다. 칩 스택(200)은 도 1b 내지 도 1d에서 설명한 몰딩 패턴(310)을 포함하지 않을 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1) 및 제1 상부 반도체칩(210B)의 제1 측면들(21S1)을 덮을 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)을 노출시킬 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2) 및 언더필 패턴들(430)의 외측벽들(430c)과 수직적으로 정렬될 수 있다.
도 5b는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5b를 참조하면, 반도체 패키지는 제1 패키지(1E)를 포함할 수 있다. 제1 패키지(1E)는 연결 솔더들(500), 인터포저 기판(100), 단수개의 칩 스택(200), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 제2 반도체칩(220)은 서로 대향하는 제1 측벽(22S1) 및 제2 측벽(22S2)을 가질 수 있다. 제2 반도체칩(220)의 제1 측벽(22S1)은 칩 스택(200)을 향할 수 있다.
몰딩막(300)은 제2 반도체칩(220) 및 칩 스택(200) 사이에 개재되어, 제2 반도체칩(220)의 제1 측벽(22S1), 제1 하부 반도체칩(210A)의 제1 측벽(20S1), 및 제1 상부 반도체칩들(210B)의 제1 측면들(21S1)을 덮을 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제2 반도체칩(220)의 제2 측벽(22S2)을 덮지 않고 노출시킬 수 있다. 제2 반도체칩(220)의 노출된 제2 측벽(22S2)은 언더필막(400)의 외측벽과 수직적으로 정렬될 수 있다. 몰딩막(300)은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)을 더 노출시킬 수 있다.
도 5c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 5c를 참조하면, 반도체 패키지는 제1 패키지(1F)를 포함할 수 있다. 제1 패키지(1F)는 연결 솔더들(500), 인터포저 기판(100), 제1 하부 반도체칩(210A), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1F)는 도 1a 내지 도 1e의 예에서 설명한 제1 상부 반도체칩들(210B), 언더필 패턴들(430), 및 도전 범프(530)들을 포함하지 않을 수 있다. 제1 하부 반도체칩(210A)은 제1 하부 패드들(215A)을 포함하되, 도 1b 내지 도 1e에서 설명한 제1 관통 비아들(217A) 및 제1 상부 패드들(216A)을 포함하지 않을 수 있다. 제1 하부 패드들(215A)은 칩 패드들일 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1) 및 제2 반도체칩(220)의 제1 측벽(22S1) 사이에 개재되고, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제2 반도체칩(220)의 제2 측벽(22S2)을 노출시킬 수 있다. 몰딩막(300)의 상면은 제1 하부 반도체칩(210A)의 상면 및 제2 반도체칩(220)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 6a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6b는 도 6a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 6a 및 도 6b의 설명에 있어서, 도 1b 및 도 1d를 함께 참조한다.
도 6a 및 도 6b를 참조하면, 반도체 패키지는 제1 패키지(1G)를 포함할 수 있다. 제1 패키지(1G)는 연결 솔더들(500), 인터포저 기판(100), 제1 하부 반도체칩(210A), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다.
몰딩막(300)은 칩 스택들(200)과 제2 반도체칩(220) 및 칩 스택들(200) 사이에 제공되어, 제1 하부 반도체칩(210A)의 제1 측벽(20S1) 및 제3 측벽(20S3)을 덮을 수 있다. 다만, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제4 측벽(20S4)을 노출시킬 수 있다. 몰딩막(300)은 제2 반도체칩(220)의 제1 측벽(22S1), 제2 측벽(22S2), 제3 측벽(22S3), 및 제4 측벽(22S4)을 덮을 수 있다. 몰딩막(300)에 의해 제2 반도체칩(220)이 보호될 수 있다.
도 6c는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6d는 도 6c의 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 6c 및 도 6d의 설명에 있어서, 도 1b 및 도 6b를 함께 참조한다.
도 6c 및 도 6d를 참조하면, 반도체 패키지는 제1 패키지(1H)를 포함할 수 있다. 제1 패키지(1H)는 연결 솔더들(500), 인터포저 기판(100), 제1 하부 반도체칩(210A), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다.
몰딩막(300)은 인터포저 기판(100)의 센터 영역(R1)의 상면 상에 배치되고, 칩 스택들(200)과 제2 반도체칩(220) 및 칩 스택들(200) 사이에 제공될 수 있다. 몰딩막(300)은 인터포저 기판(100)의 엣지 영역(R2)의 일부 상에 더 제공될 수 있다. 예를 들어, 몰딩막(300)은 인터포저 기판(100)의 엣지 영역(R2)의 상면 상에서, 제1 하부 반도체칩(210A)의 제4 측벽(20S4) 상에 더 제공될 수 있다. 제1 하부 반도체칩(210A)의 제4 측벽(20S4)은 언더필막(400)의 대응되는 외측벽과 수직적으로 정렬되지 않을 수 있다. 몰딩막(300)은 언더필막(400)의 외측벽을 더 덮을 수 있다. 상기 언더필막(400)의 외측벽은 제2 방향(D2) 또는 제2 방향(D2)과 반대 방향을 향할 수 있다. 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 덮지 않을 수 있다. 몰딩막(300)은 앞서 도 6b에서 설명한 바와 같이 제2 반도체칩(220)의 제3 측벽(20S3) 및 제4 측벽(20S4)을 더 덮을 수 있다.
도 6e는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6c 및 도 6d의 설명에 있어서, 도 1d 및 도 1e를 함께 참조한다.
도 6e를 참조하면, 반도체 패키지는 제1 패키지(1I)를 포함할 수 있다. 제1 패키지(1I)는 인터포저 기판(100), 제1 하부 반도체칩(210A), 제2 반도체칩(220), 및 몰딩막(300)을 포함할 수 있다.
몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1), 제2 측벽(20S2), 및 제3 측벽(20S3)을 덮되, 제4 측벽(20S4)을 노출시킬 수 있다. 몰딩막(300)은 제2 반도체칩(220)의 제1 측벽(22S1) 및 제2 측벽(22S2)을 덮되, 제3 측벽(22S3) 및 제4 측벽(22S4)을 노출시킬 수 있다.
본 발명의 실시예들은 서로 조합될 수 있다. 예를 들어, 도 3a 및 도 3b의 제1 패키지(1A), 도 4a의 제1 패키지(1B), 도 4b의 제1 패키지(1C), 도 5a의 제1 패키지(1D), 도 5b의 제1 패키지(1E), 도 5c의 제1 패키지(1F), 도 6a 및 도 6b의 제1 패키지(1G), 도 6c 및 도 6d의 제1 패키지(1H), 또는 도 6e의 제1 패키지(1I)은 도 2a의 예, 도 2b의 예, 또는 도 2d에서 설명한 바와 같은 몰딩막(300)을 포함할 수 있다. 예를 들어, 몰딩막(300)은 인터포저 기판(100)의 엣지 영역(R1) 상에 더 제공되고, 인터포저 기판(100)의 엣지 영역(R1) 상의 몰딩막(300)의 상면은 제1 범프들(510)의 상면들보다 더 낮은 레벨에 배치될 수 있다. 다른 예로, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제1 측벽(20S1)을 덮되, 제1 하부 반도체칩(210A)의 제1 측벽(20S1) 상의 몰딩막(300)의 두께는 200μm 이하일 수 있다.
도 7a는 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 7b는 도 7a의 Ⅳ-Ⅳ' 선을 따라 자른 단면이다.
도 7a 및 도 7b를 참조하면, 반도체 패키지(10)는 제1 패키지(1'), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(460), 보강 구조체(stiffener)(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1')는 도 1a 내지 도 1e에서 설명한 제1 패키지(1)와 실질적으로 동일할 수 있다. 다른 예로, 제1 패키지(1')는 도 3a 및 도 3b의 제1 패키지(1A), 도 4a의 제1 패키지(1B), 도 4b의 제1 패키지(1C), 도 5a의 제1 패키지(1D), 도 5b의 제1 패키지(1E), 도 5c의 제1 패키지(1F), 도 6a 및 도 6b의 제1 패키지(1G), 도 6c 및 도 6d의 제1 패키지(1H), 또는 도 6e의 제1 패키지(1I)일 수 있다. 제1 패키지(1')는 연결 솔더들(500), 인터포저 기판(100), 칩 스택(200), 제2 반도체칩(220), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 제1 패키지(1')는 제1 범프들(510), 제2 범프들(520), 및 언더필막(400)을 더 포함할 수 있다.
패키지 기판(600)은 예를 들어, 인쇄회로기판(PCB)을 포함할 수 있다. 패키지 기판(600)은 평면적 관점에서 센터 영역 및 엣지 영역을 가질 수 있다. 패키지 기판(600)의 엣지 영역은 평면적 관점에서 패키지 기판(600)의 측면 및 패키지 기판(600)의 센터 영역 사이에 제공될 수 있다.
패키지 기판(600)은 절연 베이스층(610), 도전 패턴들(620), 기판 패드들(630), 및 단자 패드들(640)을 포함할 수 있다. 절연 베이스층(610)은 다중층들을 포함할 수 있다. 다른 예로, 절연 베이스층(610)은 단일층일 수 있다. 기판 패드들(630) 및 단자 패드들(640)은 패키지 기판(600)의 상면 및 하면 상에 각각 제공될 수 있다. 도전 패턴들(620)은 절연 베이스층(610) 내에 배치될 수 있다. 단자 패드들(640)은 도전 패턴들(620)을 통해 기판 패드들(630)과 접속할 수 있다. 패키지 기판(600)과 전기적으로 연결된다는 것은 도전 패턴들(620) 중 적어도 하나와 전기적으로 연결되는 것을 의미할 수 있다. 기판 패드들(630), 도전 패턴들(620), 및 단자 패드들(640)은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다.
솔더 단자들(650)이 패키지 기판(600)의 하면 상에 제공되고, 도전 패턴들(620)과 전기적으로 연결될 수 있다. 외부의 전기적 신호들은 솔더 단자들(650)로 전달될 수 있다. 솔더 단자들(650)은 솔더볼들을 포함할 수 있다.
제1 패키지(1')가 패키지 기판(600) 상에 배치될 수 있다. 예를 들어, 인터포저 기판(100)이 패키지 기판(600)의 센터 영역의 상면 상에 제공될 수 있다. 연결 솔더들(500)이 기판 패드들(630)과 각각 접속할 수 있다. 이에 따라, 칩 스택들(200) 및 제2 반도체칩(220)이 인터포저 기판(100)을 통해 패키지 기판(600)과 전기적으로 연결될 수 있다.
하부 언더필막(460)이 패키지 기판(600) 및 인터포저 기판(100) 사이의 갭 영역에 제공되어, 연결 솔더들(500)의 측벽들을 덮을 수 있다. 하부 언더필막(460)은 연결 솔더들(500)을 보호할 수 있다. 하부 언더필막(460)은 인터포저 기판(100)의 외측벽들을 더 덮을 수 있다. 하부 언더필막(460)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다.
패키지 기판(600)의 열팽창계수 및 하부 언더필막(460)의 열팽창계수는 인터포저 기판(100)의 열팽창계수보다 더 클 수 있다. 예를 들어, 패키지 기판(600)의 열팽창계수 및 하부 언더필막(460)의 열팽창계수는 반도체 다이(110)의 열팽창계수보다 더 클 수 있다. 패키지 기판(600)과 반도체 다이(110) 사이의 열팽창계수 차이 또는 하부 언더필막(460)과 및 반도체 다이(110) 사이의 열팽창계수 차이는 반도체 패키지의 휨(warpage)을 발생시킬 수 있다. 실시예들에 따르면, 몰딩막(300)의 반도체 다이(110)의 열팽창계수보다 더 클 수 있다. 이에 따라, 패키지 기판(600)과 반도체 다이(110) 사이의 열팽창계수 차이 또는 하부 언더필막(460)과 및 반도체 다이(110) 사이의 열팽창계수 차이는 몰딩막(300) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 상쇄될 수 있다. 몰딩막(300)의 제1 높이(H2)가 인터포저 기판(100)의 높이(H1)의 5배 내지 10배의 조건을 만족하여, 몰딩막(300) 및 반도체 다이(110) 사이의 열팽창계수 차이에 의해 패키지 기판(600)과 반도체 다이(110) 사이의 열팽창계수 차이 또는 하부 언더필막(460)과 및 반도체 다이(110) 사이의 열팽창계수 차이가 더욱 효과적으로 상쇄될 수 있다. 이에 따라, 반도체 패키지(10)의 휨이 방지될 수 있다.
보강 구조체(700)가 패키지 기판(600)의 엣지 영역의 상면 상에 배치될 수 있다. 보강 구조체(700)는 몰딩막(300) 및 칩 스택(200)과 옆으로 이격 배치될 수 있다. 보강 구조체(700)는 예를 들어, 구리, 스테인레스 스틸(Stainless steel, SUS), 알루미늄 실리콘 카바이드(AlSiC) 및/또는 티타늄과 같은 금속을 포함할 수 있다. 반도체 패키지(10)의 휨(warpage)은 예를 들어, 패키지 기판(600)의 엣지 영역에 발생할 수 있다. 보강 구조체(700)는 비교적 큰 강성(Stiffness)을 가져, 패키지 기판(600)의 엣지 영역을 고정시킬 수 있다. 이에 따라, 패키지 기판(600)의 휨(warpage)이 방지될 수 있다.
보강 구조체(700)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)와 옆으로 이격될 수 있다. 보강 구조체(700)의 내측벽은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)과 마주볼 수 있다. 제1 하부 반도체칩(210A)의 제2 측벽(20S2)이 외부 공간에 노출되더라도, 보강 구조체(700)에 의해 제1 하부 반도체칩(210A)의 손상이 방지될 수 있다.
접착층(710)이 패키지 기판(600) 및 보강 구조체(700) 사이에 개재될 수 있다. 접착층(710)은 보강 구조체(700)를 패키지 기판(600)에 고정시킬 수 있다. 접착층(710)은 절연 특성 또는 도전 특성을 가질 수 있다. 접착층(710)은 유기물 또는 금속을 포함할 수 있다.
도 7c는 실시예들에 따른 반도체 패키지를 설명하기 위한 도면으로, 도 7a의 Ⅳ-Ⅳ' 선을 따라 자른 단면에 대응된다.
도 7c는 참조하면, 반도체 패키지(11)는 제1 패키지(1''), 솔더 단자들(650), 패키지 기판(600), 하부 언더필막(460), 보강 구조체(700), 및 접착층(710)을 포함할 수 있다. 제1 패키지(1'')는 도 7a 및 도 7b에서 설명한 바와 실질적으로 동일할 수 있다. 제1 패키지(1'')는 방열 구조체(790)를 더 포함할 수 있다.
방열 구조체(790)는 제2 반도체칩(220)의 상면, 칩 스택들(200)의 상면들, 및 몰딩막(300)의 상면 상에 제공될 수 있다. 예를 들어, 방열 구조체(790)는 최상부 제1 상부 반도체칩(210B)의 상면을 덮을 수 있다. 도시되지 않았으나, 방열 구조체(790)는 몰딩막(300)의 외측벽들 상으로 더 연장될 수 있다. 방열 구조체(790)는 히트 싱크, 히트 슬러그, 또는 열전달 물질(TIM)층을 포함할 수 있다. 방열 구조체(790)는 몰딩막(300)보다 더 큰 열전도율을 가질 수 있다. 반도체 패키지(11)의 동작 시, 칩 스택들(200) 또는 제2 반도체칩(220)에서 발생한 열이 방열 구조체(790)를 통해 빠르게 방출될 수 있다. 방열 구조체(790)는 예를 들어, 구리와 같은 금속을 포함할 수 있다. 방열 구조체(790)는 외부의 물리적 충격을 흡수하여, 제2 반도체칩(220) 및 칩 스택들(200)을 보호할 수 있다.
방열 구조체(790)는 전기 전도성을 가져, 전자기파 차폐층으로 기능할 수 있다. 예를 들어, 방열 구조체(790)는 칩 스택들(200) 및 제2 반도체칩(220)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 이 경우, 방열 구조체(790)에 접지 전압이 인가될 수 있다.
도 8a 내지 도 8m은 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다. 도 8a 내지 도 8m의 설명에 있어서, 편의를 위해 어떤 구성 요소의 상면 및 하면은 참조하여 설명하는 해당 도면을 기준으로 기술한다.
도 8a를 참조하면, 반도체 웨이퍼(110W)가 준비될 수 있다. 반도체 웨이퍼(110W)는 복수의 반도체 다이들(110)을 포함할 수 있다. 반도체 다이들(110)은 서로 연결될 수 있다. 반도체 다이들(110)은 반도체 웨이퍼(110W)의 일면 상에 제공된 스크라이브 레인(scribe lane)(미도시)에 의해 정의될 수 있으나, 이에 제약되지 않는다.
반도체 웨이퍼(110W)을 형성하는 것은 관통 비아들(170)을 형성하는 것, 절연층(120)을 형성하는 것, 배선 구조체들(130)을 형성하는 것, 및 인터포저 패드들(150)을 형성하는 것을 포함할 수 있다.
반도체 웨이퍼(110W) 내에 관통 비아들(170)이 형성될 수 있다. 관통 비아들(170)은 반도체 다이들(110)의 상면들을 관통하되, 반도체 다이들(110)의 하면들을 관통하지 않을 수 있다. 관통 비아들(170)의 하면들은 반도체 다이들(110) 내에 제공될 수 있다.
절연층(120)이 반도체 웨이퍼(110W)의 상면 상에 형성될 수 있다. 배선 구조체들(130)이 절연층(120) 내에 형성되어, 관통 비아들(170)과 접속할 수 있다. 인터포저 패드들(150)이 배선 구조체들(130) 상에 각각 형성되어, 배선 구조체들(130)과 접속할 수 있다.
도 8b를 참조하면, 인터포저 패드들(150)이 아래를 향하도록, 반도체 웨이퍼(110W)가 뒤집어질 수 있다.
제1 캐리어 기판(910)이 절연층(120) 상에 제공될 수 있다. 제1 이형층(913)이 제1 캐리어 기판(910) 및 절연층(120) 사이에 개재될 수 있다. 제1 캐리어 기판(910)은 제1 이형층(913)을 통해 절연층(120)에 부착될 수 있다. 반도체 웨이퍼(110W)가 뒤집어지기 이전에, 제1 캐리어 기판(910) 및 제1 캐리어 기판(910)이 부착될 수 있다.
도 8c를 참조하면, 반도체 웨이퍼(110W) 상에 박형화 공정이 수행될 수 있다. 박형화 공정은 그라인딩 공정 또는 에치백(etch-back) 공정에 의해 수행될 수 있다. 반도체 다이들(110)의 상부들이 상기 박형화 공정에 의해 제거될 수 있다. 상기 박형화 공정에 의해 관통 비아들(170)은 돌출부들(170Z)을 각각 가질 수 있다. 관통 비아들(170)의 돌출부들(170Z)은 박형화된 반도체 다이들(110)의 상면들 보다 높은 레벨에 제공될 수 있다.
도 8d를 참조하면, 제1 패시베이션층(180P)이 반도체 웨이퍼(110W) 상에 형성될 수 있다. 제1 패시베이션층(180P)은 반도체 다이들(110)의 상면 및 관통 비아들(170)의 돌출부들(170Z)을 덮을 수 있다. 제1 패시베이션층(180P)의 형성은 증착 공정에 의해 수행될 수 있다. 상기 증착 공정은 웨이퍼 레벨의 증착 공정일 수 있다.
도 8e를 참조하면, 연마 공정이 제1 패시베이션층(180P) 상에 수행될 수 있다. 상기 연마 공정에 의해 점선으로 도시된 바와 같이 제1 패시베이션층(180P)의 일부 및 관통 비아들(170)의 돌출부들(170Z)이 제거될 수 있다. 상기 제1 패시베이션층(180P)의 상기 일부는 관통 비아들(170)의 돌출부들(170Z)을 덮는 부분일 수 있다. 연마 공정의 결과, 관통 비아들(170)의 일면들이 노출될 수 있다. 관통 비아들(170)의 일면들은 제1 패시베이션층(180P)의 상면과 실질적으로 동일한 레벨에 제공될 수 있다. 연마 공정은 화학적 기계적 연마 공정에 의해 수행될 수 있다.
도 8f를 참조하면, 제2 패시베이션층(182P)이 제1 패시베이션층(180P) 상에 형성되어, 제1 패시베이션층(180P)을 덮을 수 있다. 제2 패시베이션층(182P)의 형성은 코팅 공정에 의해 수행될 수 있으나, 이에 제약되지 않는다. 제2 패시베이션층(182P) 내에 오프닝들이 형성되어, 관통 비아들(170)의 일면들을 노출시킬 수 있다. 이에 따라, 예비 인터포저 기판(100P)의 제조가 완성될 수 있다. 예비 인터포저 기판(100P)은 반도체 웨이퍼(100W), 관통 비아들(170), 절연층(120), 배선 구조체들(130), 인터포저 패드들(150) 제1 패시베이션층(180P), 및 제2 패시베이션층(182P)을 포함할 수 있다.
솔더 패드들(105)이 노출된 관통 비아들(170)의 일면들 상에 각각 형성되어, 관통 비아들(170)과 각각 접속할 수 있다. 연결 솔더들(500)이 솔더 패드들(105) 상에 각각 형성될 수 있다.
도 8g를 참조하면, 연결 솔더들(500)이 아래를 향하도록, 예비 인터포저 기판(100P)이 뒤집어질 수 있다. 예비 인터포저 기판(100P)의 하면 상에 제2 캐리어 기판(920)이 제공될 수 있다. 제2 캐리어 기판(920) 및 예비 인터포저 기판(100P) 사이에 제2 이형층(923)이 제공되어, 연결 솔더들(500)을 덮을 수 있다. 제2 캐리어 기판(920)은 제2 이형층(923)에 의해 예비 인터포저 기판(100P)에 부착될 수 있다. 이 후, 제1 캐리어 기판(910) 및 제1 이형층(913)이 제거되어, 인터포저 패드들(150)을 노출시킬 수 있다.
도 8h를 참조하면, 칩 스택들(200) 및 제2 반도체칩(220)이 인터포저 기판(100) 상에 실장될 수 있다. 칩 스택들(200) 각각은 앞서 설명한 바와 같이 제1 하부 반도체칩(210A), 제1 상부 반도체칩(210B), 도전 범프들(530), 언더필 패턴들(430), 및 몰딩 패턴(310)을 포함할 수 있다. 칩 스택들(200)을 실장하는 것은 칩 스택들(200)을 인터포저 기판(100) 상에 배치하는 것 및 제1 범프들(510)을 형성하는 것을 포함할 수 있다. 제1 범프들(510)은 제1 하부 반도체칩(210A) 및 인터포저 기판(100) 사이에 형성될 수 있다. 제2 반도체칩(220)을 실장하는 것은 제2 범프들(520)을 제2 반도체칩(220) 및 인터포저 기판(100) 사이에 형성하는 것을 포함할 수 있다.
언더필막(400)이 인터포저 기판(100)과 제1 하부 반도체칩(210A) 사이의 제1 갭 영역 및 인터포저 기판(100)과 칩 스택들(200) 사이의 제2 갭 영역들에 형성될 수 있다. 언더필막(400)은 제1 범프들(510) 및 제2 범프들(520)을 밀봉할 수 있다. 언더필막(400)의 단부는 인터포저 기판(100)의 엣지 영역(R2) 상으로 돌출될 수 있다. 예를 들어, 언더필막(400)의 적어도 일부는 제1 하부 반도체칩(210A)의 제2 측벽(20S1)과 수직적으로 오버랩될 수 있다.
도 8i를 참조하면, 예비 몰딩막(300P)이 인터포저 기판(100)의 센터 영역(R1) 및 엣지 영역(R2) 상에 형성될 수 있다. 예비 몰딩막(300P)은 제2 반도체칩(220), 칩 스택들(200), 및 언더필막(400)을 덮을 수 있다. 예비 몰딩막(300P)은 제2 반도체칩(220)의 상면 및 칩 스택들(200)의 상면들을 더 덮을 수 있다. 예비 몰딩막(300P)을 형성하는 것은 웨이퍼 레벨 공정으로 수행될 수 있다.
도 8j를 참조하면, 예비 몰딩막(30P) 상에 그라인딩 공정이 수행되어 예비 몰딩막(300P)의 일부가 제거될 수 있다. 그라인딩 공정은 제2 반도체칩(220)의 상면 및 칩 스택들(200)의 상면들이 노출될 때까지 수행될 수 있다. 이에 따라, 예비 몰딩막(300P)의 상면은 최상부 제1 상부 반도체칩(210B)의 상면, 제2 반도체칩(220)의 상면, 및 몰딩 패턴(310)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다.
도 8j 및 도 8k를 차례로 참조하면, 제2 캐리어 기판(920) 및 제2 이형층(923)이 제거되어, 연결 솔더들(500) 및 예비 인터포저 기판(100P)의 하면이 노출될 수 있다.
다이싱 테이프(930)가 칩 스택들(200)의 상면들, 제1 하부 반도체칩(210A)의 상면, 및 예비 몰딩막(300P)의 상면 상에 부착될 수 있다.
쏘잉 공정이 제2 패시베이션층(182P), 제1 패시베이션층(180P), 예비 인터포저 기판(100P), 및 예비 몰딩막(300P) 상에 수행되어, 그루브들(390)을 형성할 수 있다. 제2 쏘잉 공정은 블레이드를 사용하여 수행될 수 있다. 그루브들(390)은 제2 패시베이션층(182P), 제1 패시베이션층(180P), 예비 인터포저 기판(100P), 및 예비 몰딩막(300P)을 관통하여, 다이싱 테이프(930)를 노출시킬 수 있다. 제2 패시베이션층(182P), 제1 패시베이션층(180P), 및 예비 몰딩막(300P)이 쏘잉되어, 제2 패시베이션 패턴들(182), 제1 패시베이션 패턴들(180), 및 몰딩막들(300)을 각각 형성할 수 있다. 몰딩막들(300)은 그루브들(390)에 의해 서로 분리될 수 있다. 제1 패시베이션 패턴들(180)은 그루브들(390)에 의해 서로 분리될 수 있다. 제2 패시베이션 패턴들(182)은 그루브들(390)에 의해 서로 분리될 수 있다. 반도체 웨이퍼(110W)가 쏘잉되어, 복수의 반도체 다이들(110)이 서로 분리될 수 있다. 예비 인터포저 기판(100P)은 쏘잉 공정에 의해 서로 분리된 인터포저 기판들(100)을 형성할 수 있다. 인터포저 기판들(100) 각각은 반도체 다이(110), 관통 비아들(170), 절연층(120), 배선 구조체들(130), 인터포저 패드들(150), 제1 패시베이션 패턴(180), 및 제2 패시베이션 패턴(182)을 포함할 수 있다.
상기 쏘잉 공정의 결과, 예비 패키지들(1P)이 제조될 수 있다. 예비 패키지들(1P) 각각은 인터포저 기판(100), 연결 솔더들(500), 칩 스택들(200), 제2 반도체칩(220), 제1 범프들(510), 제2 범프들(520), 언더필막(400), 및 몰딩막(300)을 포함할 수 있다. 이후, 다이싱 테이프(930)가 제거되어, 몰딩막(300)의 상면, 칩 스택들(200)의 상면들, 제2 반도체칩(220)의 상면이 노출될 수 있다. 이하, 간소화를 위해 단수의 제1 예비 패키지(1P)에 대해 도시 및 기술한다.
도 8l을 참조하면, 예비 패키지(1P)가 패키지 기판(600)의 센터 영역 상에 실장될 수 있다. 예비 패키지(1P)를 실장하는 것은 연결 솔더들(500)을 기판 패드들(630)과 각각 접속시키는 것을 포함할 수 있다.
실시예들에 따르면, 몰딩막(300)의 제1 높이(H2)는 인터포저 기판(100)의 높이(H1)의 5배 내지 10배일 수 있다. 이에 따라, 몰딩막(300)은 인터포저 기판(100)을 고정하여, 예비 패키지(1P)의 실장 공정에서 인터포저 기판(100)의 휨(warpage)을 방지할 수 있다. 몰딩막(300)은 인터포저 기판(100)의 센터 영역(R1) 및 엣지 영역(R2) 상에 제공되므로, 인터포저 기판(100)의 휨이 더욱 방지될 수 있다.
이 후, 하부 언더필막(460)이 패키지 기판(600)과 인터포저 기판(100) 사이에 형성되어, 연결 솔더들(500)을 밀봉할 수 있다.
도 8m을 참조하면, 몰딩막(300)의 일부가 제거되어, 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 노출시킬 수 있다. 몰딩막(300)의 제거 공정 이전에, 마스크 패턴(990)이 제2 반도체칩(220)의 상면, 몰딩막(300)의 상면의 일부, 및 칩 스택들(200)의 상면들 상에 더 형성될 수 있다. 마스크 패턴(990)에 의해 노출된 몰딩막(300)의 부분이 제거될 수 있다. 일 예로, 인터포저 기판(100)의 엣지 영역(R2) 상의 몰딩막(300)의 부분이 제거될 수 있다. 상기 몰딩막(300)의 제거 공정에서 언더필막(400)의 단부가 몰딩막(300)과 함께 제거될 수 있다. 이에 따라, 제1 하부 반도체칩(210A)의 제2 측벽(20S2)은 언더필막(400)의 외측벽과 수직적으로 정렬될 수 있다. 몰딩막(300)의 제거는 레이저 드릴링 공정에 의해 수행될 수 있으나, 이에 되지 않는다. 몰딩막(300)이 제거된 후, 마스크 패턴(990)이 제거될 수 있다. 지금까지 설명한 제조예에 의해 제1 패키지(1)의 제조가 완성될 수 있다. 제1 패키지(1)는 도 1a 내지 도 1e의 예들에서 설명한 바와 실질적으로 동일한 수 있다. 마스크 패턴(990)의 배치는 다양하게 변형될 수 있다. 다른 예로, 마스크 패턴(990)은 형성되지 않고, 몰딩막(300)의 제거는 마스크 패턴(990)을 사용하지 않고 수행될 수 있다.
이와 달리, 몰딩막(300)의 제거 공정 후, 몰딩막(300)의 적어도 일부가 인터포저 기판(100)의 엣지 영역(R2)의 상면 상에 남아 있을 수 있다. 이 경우, 몰딩막(300)은 도 2a와 같이 제1 부분(301) 및 제2 부분(302)을 포함할 수 있다. 인터포저 기판(100)의 엣지 영역(R2)의 상면 상의 언더필막(400)이 부분적으로 제거될 수 있다
다른 예로, 도 2b와 같이 몰딩막(300)의 적어도 일부가 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 몰딩 패턴(310)의 외측벽(310c) 상에 남아 있을 수 있다.
또 다른 예로, 도 2c와 같이 몰딩막(300)의 적어도 일부가 엣지 영역(R2)의 상면 상에 남아 있을 수 있다. 몰딩막(300)은 제1 부분(301) 및 제2 부분(302)을 포함할 수 있다. 몰딩막(300)의 제2 부분(302)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 몰딩 패턴(310)의 외측벽(310c) 상에 더 남아 있을 수 있다.
또 다른 예로, 도 2d와 같이 인터포저 기판(100)의 엣지 영역(R2) 상의 몰딩막(300)이 제거된 후, 인터포저 기판(100)의 엣지 영역(R2)의 상부가 더 제거될 수 있다. 이에 따라, 인터포저 기판(100)의 엣지 영역(R2)의 상면(100a2)은 인터포저 기판(100)의 센터 영역(R1)의 상면(100a1)보다 더 낮은 레벨에 제공될 수 있다.
또 다른 예로, 도 3a 및 도 3b와 같이 몰딩막(300)이 일부 및 몰딩 패턴(310)의 일부가 더 제거되어, 제1 하부 반도체칩(210A)의 제2 측벽(20S2) 및 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)이 노출될 수 있다. 이 때, 언더필 패턴들(430)의 단부들이 함께 제거될 수 있다. 언더필 패턴들(430)의 단부들은 제1 상부 반도체칩들(210B)의 제2 측면들(21S2)의 외측으로 돌출된 부분들일 수 있다. 이에 따라, 제1 상부 반도체칩(210B)의 제2 측면들(21S2)은 언더필 패턴들(430)의 외측벽들(430c)과 수직적으로 정렬될 수 있다.
다시 도 7b를 참조하면, 몰딩막(300)의 제거 공정 후, 보강 구조체(700)가 패키지 기판(600)의 엣지 영역(R2)의 상면 상에 배치될 수 있다. 패키지 기판(600) 및 보강 구조체(700) 사이에 접착층(710)이 형성될 수 있다. 접착층(710)은 페이스트(paste)를 사용하여 형성될 수 있다.
솔더 단자들(650)이 패키지 기판(600)의 하면들 상에 형성될 수 있다. 예를 들어, 솔더 단자들(650)은 단자 패드들(640)의 하면들 상에 형성될 수 있다. 지금까지 설명한 제조예에 의해 반도체 패키지(10)가 제조될 수 있다.
실시예들에 따르면, 도 8l에서 설명한 바와 같이 예비 패키지(1P)가 운반되어, 패키지 기판(600) 상에 실장될 수 있다. 예비 패키지(1P)의 운반 과정에서, 몰딩막(300)은 제2 반도체칩(220) 및 칩 스택들(200)의 손상을 방지할 수 있다. 예를 들어, 예비 패키지(1P)에서, 몰딩막(300)은 제1 하부 반도체칩(210A)의 제2 측벽(20S2)을 덮어, 제1 하부 반도체칩(210A)을 보호할 수 있다.
몰딩막(300)의 제거는 예비 패키지(1P)의 운반이 종료된 후 수행될 수 있다. 예를 들어, 도 8m에서 설명한 바와 같이 예비 패키지(1P)가 패키지 기판(600) 상에 실장된 후, 몰딩막(300)이 제거될 수 있다. 이후, 보강 구조체(700)가 패키지 기판(600) 상에 형성될 수 있다. 이에 따라, 제1 하부 반도체칩(210A)의 제2 측벽(20S2)이 노출되더라도, 제1 하부 반도체칩(210A)은 보강 구조체(700)에 의해 보호될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 제1 측벽 및 상기 제1 측벽과 다른 제2 측벽을 갖는 제1 반도체칩;
    상기 기판 상에 배치되고, 상기 제1 반도체칩과 옆으로 이격된 제2 반도체칩; 및
    상기 기판 상에 제공되고, 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽 사이에 배치된 몰딩막을 포함하되,
    상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 노출시키는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 인터포저 기판 및 상기 제1 반도체칩 사이에 제공된 범프들; 및
    상기 인터포저 기판 및 상기 제1 반도체칩 사이의 제공되고, 상기 범프들의 측벽들을 덮는 언더필막을 더 포함하되,
    상기 제1 반도체칩의 상기 제2 측벽은 상기 언더필막의 외측벽과 수직적으로 정렬된 반도체 패키지.
  3. 제 1항에 있어서,
    상기 제1 반도체칩의 상기 제2 측벽은 외부 공간에 노출되어, 공기와 접촉하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 몰딩막은:
    상기 제1 반도체칩 및 상기 제2 반도체칩 사이의 제1 부분; 및
    상기 기판의 엣지 영역의 상면 상의 제2 부분을 포함하고
    상기 기판의 상기 엣지 영역은 평면적 관점에서 상기 제1 반도체칩의 상기 제2 측벽 및 상기 기판의 측벽 사이에 제공되고,
    상기 몰딩막의 상기 제 2 부분의 상면은 상기 몰딩막의 상기 제1 부분의 상면보다 더 낮은 레벨에 배치된 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 반도체칩 상에 적층된 상부 반도체칩을 더 포함하되, 상기 상부 반도체칩은 제1 측면 및 상기 제1 측면과 다른 제2 측면을 가지고,
    상기 몰딩막은 상기 상부 반도체칩의 상기 제1 측면 상에 제공되며,
    상기 몰딩막은 상기 상부 반도체칩의 상기 제2 측면 상에 제공되지 않는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 제1 반도체칩의 상면 상에 제공되고, 상기 상부 반도체칩의 상기 제1 측면을 덮는 몰딩 패턴을 더 포함하되,
    상기 몰딩 패턴은 상기 상부 반도체칩의 상기 제1 측면 및 상기 몰딩막 사이에 개재된 반도체 패키지.
  7. 제 6항에 있어서,
    상기 몰딩 패턴은 상기 상부 반도체칩의 상기 제2 측면을 더 덮고,
    상기 몰딩 패턴의 외측벽은 상기 제1 반도체칩의 상기 제2 측벽과 수직적으로 정렬된 반도체 패키지.
  8. 제 6항에 있어서,
    상기 몰딩 패턴은 상기 상부 반도체칩의 상기 제2 측면을 노출시키는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 제1 반도체칩은 제1 반도체 다이 및 도전 패드들을 포함하고,
    상기 제2 반도체칩은 제2 반도체 다이 및 칩 패드들을 포함하고,
    상기 몰딩막의 열팽창계수는 상기 제1 반도체 다이의 열팽창계수 및 상기 제2 반도체 다이의 열팽창계수보다 더 큰 반도체 패키지.
  10. 제 1항에 있어서,
    상기 몰딩막의 높이는 상기 기판의 높이의 5배 내지 10배인 반도체 패키지.
  11. 평면적 관점에서 센터 영역 및 엣지 영역을 갖는 기판;
    상기 기판 상의 상기 센터 영역 상에 제공되고, 서로 다른 제1 측벽 및 제2 측벽을 갖는 제1 반도체칩;
    상기 기판 및 상기 제1 반도체칩 사이의 범프들;
    상기 기판의 상기 센터 영역 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격된 제2 반도체칩; 및
    상기 기판의 상기 센터 영역 및 상기 엣지 영역 상에 제공되고, 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽을 덮는 몰딩막을 포함하되,
    평면적 관점에서 상기 기판의 상기 엣지 영역은 상기 제1 반도체칩의 상기 제2 측벽 및 상기 기판의 측벽 사이에 제공되고,
    상기 기판의 상기 엣지 영역 상의 상기 몰딩막의 높이는 상기 범프들의 높이보다 작은 반도체 패키지.
  12. 제 11항에 있어서,
    상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽 상에 더 제공되고,
    상기 제1 반도체칩의 상기 제2 측벽 상의 상기 몰딩막의 두께는 200 μm 이하인 반도체 패키지.
  13. 제 11항에 있어서,
    상기 제1 반도체칩의 상기 제2 측벽은 외부 공간에 노출되고,
    상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 덮지 않는 반도체 패키지.
  14. 제 13항에 있어서,
    상기 기판 및 상기 제1 반도체칩 사이에 제공되고, 상기 범프들을 밀봉하는 언더필막을 더 포함하되,
    상기 인터포저 기판의 상기 엣지 영역 상의 언더필막의 높이는 상기 제1 반도체칩의 하면 상의 상기 언더필막의 높이보다 더 작은 반도체 패키지.
  15. 제 11항에 있어서,
    상기 기판의 상기 엣지 영역 상의 몰딩막의 높이는 상기 기판의 상기 센터 영역 상의 상기 몰딩막의 높이 보다 작고,
    상기 기판의 상기 센터 영역 상의 상기 몰딩막은 상기 제2 반도체칩의 상면과 공면(coplanar)인 반도체 패키지.
  16. 패키지 기판;
    상기 패키지 기판의 하면 상의 솔더 단자들;
    상기 패키지 기판의 상면 상의 인터포저 기판;
    상기 패키지 기판 및 상기 인터포저 기판 사이의 연결 솔더들;
    상기 인터포저 기판의 상기 상면 상에 제공되고, 제1 측벽 및 상기 제1 측벽과 다른 제2 측벽을 갖는 제1 반도체칩;
    상기 인터포저 기판의 상기 상면 상에 제공되고, 상기 제1 반도체칩과 옆으로 이격 배치된 제2 반도체칩;
    상기 인터포저 기판 및 상기 제1 반도체칩 사이의 제1 범프들;
    상기 인터포저 기판 및 상기 제2 반도체칩 사이의 제2 범프들;
    상기 인터포저 기판 및 상기 제1 반도체칩 사이에 개재되고, 상기 제1 범프들을 밀봉하는 언더필막; 및
    상기 인터포저 기판 상에서 상기 제1 반도체칩의 상기 제1 측벽 및 상기 제2 반도체칩의 측벽을 덮는 몰딩막을 포함하고,
    상기 인터포저 기판은 반도체 다이, 관통 비아들, 배선 구조체들, 및 인터포저 패드들을 포함하고,
    상기 제1 반도체칩은 제1 반도체 다이 및 도전 패드들을 포함하고,
    상기 제2 반도체칩은 제2 반도체 다이 및 칩 패드들을 포함하고,
    상기 몰딩막의 열팽창계수는 상기 반도체 다이의 열팽창 계수, 상기 제1 반도체 다이의 열팽창계수, 및 상기 제2 반도체 다이의 열팽창계수보다 더 크고,
    상기 몰딩막은 상기 제1 반도체칩의 상기 제2 측벽을 외부에 노출시키는 반도체 패키지.
  17. 제 16항에 있어서,
    상기 제1 반도체칩의 상면 상에 적층된 상부 반도체칩들; 및
    상기 상부 반도체칩들 사이에 제공되고, 상기 상부 반도체칩들과 접속하는 도전 범프들;
    상기 복수의 상부 반도체칩들 사이에 제공되고, 상기 도전 범프들을 밀봉하는 언더필 패턴; 및
    상기 제1 반도체칩의 상기 상면 상에 제공되고, 상기 상부 반도체칩들의 측벽들을 덮는 몰딩 패턴을 더 포함하고,
    상기 제1 반도체칩은 내부에 도전 비아들을 포함하고,
    상기 몰딩 패턴은 상기 상부 반도체칩들 및 상기 몰딩막 사이에 개재되고,
    상기 제1 반도체칩의 상기 제2 측벽은 상기 언더필막의 외측벽과 수직적으로 정렬된 반도체 패키지.
  18. 제 17항에 있어서,
    상기 제1 반도체칩의 상기 제2 측벽은 상기 몰딩 패턴의 외측벽과 수직적으로 정렬된 반도체 패키지.
  19. 제 17항에 있어서,
    상기 상부 반도체칩들의 상기 측벽들은 서로 대향하는 제1 측면들 및 제2 측면들을 가지고,
    상기 몰딩 패턴은 상기 상부 반도체칩들의 상기 제1 측면들을 덮되, 상기 상부 반도체칩의 제2 측면들을 노출시키고,
    상기 상부 반도체칩들의 상기 제2 측면들은 상기 언더필 패턴의 외측벽과 수직적으로 정렬된 반도체 패키지.
  20. 제 16항에 있어서,
    상기 패키지 기판 및 상기 인터포저 기판 사이에 제공되며, 상기 연결 솔더들의 측벽들을 덮는 하부 언더필막; 및
    상기 패키지 기판의 엣지 영역의 상면 상에 제공되며, 상기 몰딩막 및 상기 제1 반도체칩과 옆으로 이격된 보강 구조체를 더 포함하고,
    상기 제1 반도체칩의 상기 제2 측벽은 상기 보강 구조체와 마주보는 반도체 패키지.
KR1020210115602A 2021-08-31 2021-08-31 반도체 패키지 Pending KR20230032592A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210115602A KR20230032592A (ko) 2021-08-31 2021-08-31 반도체 패키지
CN202210677273.4A CN115732492A (zh) 2021-08-31 2022-06-15 半导体封装
US17/853,237 US20230063147A1 (en) 2021-08-31 2022-06-29 Semiconductor package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210115602A KR20230032592A (ko) 2021-08-31 2021-08-31 반도체 패키지

Publications (1)

Publication Number Publication Date
KR20230032592A true KR20230032592A (ko) 2023-03-07

Family

ID=85288844

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210115602A Pending KR20230032592A (ko) 2021-08-31 2021-08-31 반도체 패키지

Country Status (3)

Country Link
US (1) US20230063147A1 (ko)
KR (1) KR20230032592A (ko)
CN (1) CN115732492A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230035844A (ko) * 2021-09-06 2023-03-14 삼성전자주식회사 접착막을 포함하는 반도체 패키지 및 이의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165795B2 (en) * 2010-12-09 2015-10-20 Cypress Semiconductor Corporation High performance low profile QFN/LGA
JP5884319B2 (ja) * 2011-07-06 2016-03-15 富士通株式会社 半導体装置の製造方法
CN103021880B (zh) * 2011-09-22 2015-07-08 株式会社东芝 半导体装置的制造方法
KR102000678B1 (ko) * 2012-10-26 2019-07-16 삼성전자주식회사 반도체 장치 및 이를 제조하는 방법
KR102041373B1 (ko) * 2013-08-16 2019-11-07 에스케이하이닉스 주식회사 반도체 소자 및 제조 방법
US10340242B2 (en) * 2017-08-28 2019-07-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US10529593B2 (en) * 2018-04-27 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package comprising molding compound having extended portion and manufacturing method of semiconductor package
US10879144B2 (en) * 2018-08-14 2020-12-29 Texas Instruments Incorporated Semiconductor package with multilayer mold
US11088086B2 (en) * 2019-04-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
KR102733567B1 (ko) * 2019-08-28 2024-11-26 삼성전자주식회사 반도체 패키지
KR20210144302A (ko) * 2020-05-22 2021-11-30 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR20220150137A (ko) * 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지
US20230023380A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company Limited Underfill cushion films for packaging substrates and methods of forming the same

Also Published As

Publication number Publication date
CN115732492A (zh) 2023-03-03
US20230063147A1 (en) 2023-03-02

Similar Documents

Publication Publication Date Title
US11515290B2 (en) Semiconductor package
US12080676B2 (en) Semiconductor package including a molding layer
KR20220134721A (ko) 반도체 패키지
US11658086B2 (en) Semiconductor package and method of manufacturing semiconductor package
KR102717855B1 (ko) 반도체 패키지
KR20220150137A (ko) 반도체 패키지
US11810898B2 (en) Semiconductor package and method of manufacturing semiconductor package
US12237240B2 (en) Semiconductor package and method of manufacturing semiconductor package
JP2022136980A (ja) 再配線基板を含む半導体パッケージ
KR20230032592A (ko) 반도체 패키지
KR20220067630A (ko) 반도체 패키지
US12159792B2 (en) Flip chip package unit comprising thermal protection film and associated packaging method
KR102781960B1 (ko) 반도체 패키지
KR20230041250A (ko) 반도체 소자 및 이를 포함하는 반도체 패키지
KR20230041860A (ko) 반도체 패키지
KR102789179B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
US20230413585A1 (en) Semiconductor package and method of manufacturing the semiconductor package
US20240055405A1 (en) Semiconductor package
TW202420527A (zh) 半導體封裝
KR20250019924A (ko) 배선 기판 및 이를 포함하는 반도체 패키지
CN118983276A (zh) 封装结构和封装结构的制造方法
KR20240137931A (ko) 반도체 패키지 및 그 제조 방법
KR20250019974A (ko) 반도체 패키지
KR20240125375A (ko) 반도체 패키지
CN119314977A (zh) 具有玻璃核心基板的半导体封装和制造该半导体封装的方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20210831

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20240830

Comment text: Request for Examination of Application