KR102781960B1

KR102781960B1 - 반도체 패키지

Info

Publication number: KR102781960B1
Application number: KR1020200095517A
Authority: KR
Inventors: 김정환
Original assignee: 삼성전자주식회사
Filing date: 2020-07-30
Publication date: 2025-03-19
Anticipated expiration: 2040-07-30

Abstract

반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 칩, 상기 하부 반도체 칩의 상기 제1 면 상의 상부 반도체 칩, 상기 하부 반도체 칩의 상기 제1 면과 상기 상부 반도체 칩 사이의 제1 절연층, 상기 제1 절연층과 상기 상부 반도체 칩 사이의 제2 절연층, 및 상기 제1 절연층 및 상기 제2 절연층을 관통하고, 상기 하부 반도체 칩 및 상기 상부 반도체 칩에 연결된 연결 구조체를 포함한다. 상기 연결 구조체는 상기 제1 절연층 내의 제1 연결부, 및 상기 제2 절연층 내의 제2 연결부를 포함한다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지되, 상기 제2 연결부의 폭은 상기 제1 연결부의 폭보다 크다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 수직한 제2 방향에 따른 두께를 가지되, 상기 제2 연결부의 두께는 상기 제1 연결부의 두께보다 크다.

Description

반도체 패키지{Semiconductor package}

본 발명은 반도체 패키지에 대한 것으로, 보다 상세하게는 복수의 반도체 칩들이 실장된 반도체 패키지에 대한 것이다.

반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달에 따라 전자 기기의 소형화, 경량화, 및 다기능화가 요구되고 있고, 이에 따라, 하나의 반도체 패키지 안에 복수의 칩들이 적층된 멀티 칩 패키지(Multi-Chip Package), 또는 하나의 반도체 패키지 안에 이종 칩들이 실장되어 하나의 시스템으로 동작하는 시스템 인 패키지(System-In Package) 등이 제시되고 있다.

본 발명이 이루고자 하는 일 기술적 과제는 복수의 반도체 칩들 사이의 상호 연결(interconnection)이 용이한 반도체 패키지를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 고집적화가 용이한 반도체 패키지를 제공하는데 있다.

본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 칩; 상기 하부 반도체 칩의 상기 제1 면 상의 상부 반도체 칩; 상기 하부 반도체 칩의 상기 제1 면과 상기 상부 반도체 칩 사이의 제1 절연층; 상기 제1 절연층과 상기 상부 반도체 칩 사이의 제2 절연층; 및 상기 제1 절연층 및 상기 제2 절연층을 관통하고, 상기 하부 반도체 칩 및 상기 상부 반도체 칩에 연결된 연결 구조체를 포함할 수 있다. 상기 연결 구조체는 상기 제1 절연층 내의 제1 연결부, 및 상기 제2 절연층 내의 제2 연결부를 포함할 수 있다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지되, 상기 제2 연결부의 폭은 상기 제1 연결부의 폭보다 클 수 있다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 수직한 제2 방향에 따른 두께를 가지되, 상기 제2 연결부의 두께는 상기 제1 연결부의 두께보다 클 수 있다.

본 발명에 따른 반도체 패키지는 서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 칩; 상기 하부 반도체 칩의 상기 제1 면 상에 수직하게 적층된 복수의 상부 반도체 칩들, 상기 복수의 상부 반도체 칩들은 서로 바로 이웃하는 제1 상부 반도체 칩 및 제2 상부 반도체 칩을 포함하는 것; 상기 제1 상부 반도체 칩과 상기 제2 상부 반도체 칩 사이의 제1 절연층; 상기 제1 절연층과 상기 제2 상부 반도체 칩 사이의 제2 절연층; 및 상기 제1 및 제2 절연층들을 관통하고, 상기 제1 및 제2 상부 반도체 칩들에 연결된 연결 구조체를 포함할 수 있다. 상기 연결 구조체는 상기 제1 절연층 내의 제1 연결부, 및 상기 제2 절연층 내의 제2 연결부를 포함할 수 있다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지되, 상기 제2 연결부의 폭은 상기 제1 연결부의 폭보다 클 수 있다. 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 수직한 제2 방향에 따른 두께를 가지되, 상기 제2 연결부의 두께는 상기 제1 연결부의 두께보다 클 수 있다.

본 발명의 개념에 따르면, 서로 인접하는 반도체 칩들의 상호 연결(interconnection)을 위한 연결 구조체가 용이하게 형성될 수 있다. 따라서, 복수의 반도체 칩들 사이의 상호 연결이 용이하고 고집적화가 용이한 반도체 패키지가 제공될 수 있다.

도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 P1부분의 확대도이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 6은 도 5의 P2부분의 확대도이다.
도 7 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 13은 도 12의 P3부분의 확대도이다.
도 14 및 도 15는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.
도 17은 도 16의 P4부분의 확대도이다.
도 18 내지 도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 22는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.

도 1은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 P1부분의 확대도이다 .

도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 하부 반도체 칩(100), 상기 하부 반도체 칩(100) 상의 상부 반도체 칩(200), 상기 하부 반도체 칩(100)과 상기 상부 반도체 칩(200) 사이의 제1 절연층(IL1), 상기 제1 절연층(IL1)과 상기 상부 반도체 칩(200) 사이의 제2 절연층(IL2), 및 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)을 관통하고 상기 하부 반도체 칩(100) 및 상기 상부 반도체 칩(200)에 연결되는 연결 구조체(CS)를 포함할 수 있다.

상기 하부 반도체 칩(100)은 하부 반도체 기판(110), 상기 하부 반도체 기판(110)의 하면(110L) 상의 하부 회로층(120), 및 상기 하부 반도체 기판(110)을 관통하는 복수의 하부 관통 전극들(115)을 포함할 수 있다. 상기 하부 반도체 기판(110)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.

상기 하부 회로층(120)은 하부 배선 패턴들(122, 124), 및 상기 하부 배선 패턴들(122, 124)을 덮는 하부 배선 절연층(126)을 포함할 수 있다. 상기 하부 배선 패턴들(122, 124)은 라인 패턴들(122), 및 상기 라인 패턴들(122)에 연결된 비아 패턴들(124)을 포함할 수 있다. 상기 하부 회로층(120)은 상기 하부 반도체 기판(110)의 하면(110L) 상에 배치되는 집적회로들(미도시)을 더 포함할 수 있고, 상기 하부 배선 패턴들(122, 124)은 상기 집적회로들에 전기적으로 연결될 수 있다. 상기 하부 배선 패턴들(122, 124)은 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있고, 상기 하부 배선 절연층(126)은 실리콘 함유 절연 물질(일 에로, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트)을 포함할 수 있다.

상기 하부 관통 전극들(115)의 각각은 상기 하부 반도체 기판(110)을 관통하여 상기 하부 회로층(120) 내 상기 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(122)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 하부 관통 전극들(115)의 상면들(115U)은 상기 하부 반도체 기판(110)의 상면(110U)과 실질적으로 공면을 이룰 수 있다. 일 예로, 상기 하부 관통 전극들(115)의 상면들(115U)은, 상기 하부 반도체 기판(110)의 하면(110L)에 대하여, 상기 하부 반도체 기판(110)의 상면(110U)과 실질적으로 동일한 높이에 있을 수 있다. 상기 하부 관통 전극들(115)은 금속(일 예로, 구리(Cu))를 포함할 수 있다.

상기 하부 반도체 칩(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 하부 반도체 칩(100)의 상기 제1 면(100a)은 상기 하부 반도체 기판(110)의 상면(110U)에 대응할 수 있고, 상기 하부 회로층(120)은 상기 하부 반도체 칩(100)의 상기 제2 면(100b)에 인접할 수 있다. 상기 하부 반도체 칩(100)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있다.

하부 칩 패드들(130)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 하부 칩 패드들(130)의 각각은 상기 하부 회로층(120) 내 상기 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(124)에 연결될 수 있다. 상기 하부 칩 패드들(130)은 상기 하부 배선 패턴들(122, 124)과 다른 물질을 포함할 수 있다. 일 예로, 상기 하부 칩 패드들(130)은 알루미늄과 같은 금속을 포함할 수 있다.

버퍼층(140)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 배치될 수 있고, 상기 하부 칩 패드들(130) 사이에서 상기 하부 반도체 칩(100)의 상기 제2 면(100b)을 덮을 수 있다. 상기 버퍼층(140)은 상기 하부 칩 패드들(130)의 각각의 가장자리부를 덮을 수 있고, 상기 하부 칩 패드들(130)의 각각의 적어도 일부를 노출할 수 있다. 상기 버퍼층(140)은 절연성 폴리머 또는 실리콘계 절연 물질을 포함할 수 있다.

본딩 범프들(150)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 배치될 수 있고, 상기 하부 칩 패드들(130) 상에 각각 배치될 수 있다. 상기 본딩 범프들(150)의 각각은 상기 버퍼층(140)을 관통하여 상기 하부 칩 패드들(130) 중 대응하는 하부 칩 패드(130)에 연결될 수 있다. 상기 본딩 범프들(150)은 도전 물질을 포함할 수 있고, 솔더볼, 범프, 및 필라 중 적어도 하나의 형태를 가질 수 있다.

상기 상부 반도체 칩(200)은 상부 반도체 기판(210), 및 상기 상부 반도체 기판(210)의 하면(210L) 상의 상부 회로층(220)을 포함할 수 있다. 상기 상부 반도체 기판(210)은 실리콘, 게르마늄, 또는 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.

상기 상부 회로층(220)은 상부 배선 패턴들(222, 224), 및 상기 상부 배선 패턴들(222, 224)을 덮는 상부 배선 절연층(226)을 포함할 수 있다. 상기 상부 배선 패턴들(222, 224)은 라인 패턴들(222), 및 상기 라인 패턴들(222)에 연결된 비아 패턴들(224)을 포함할 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 기판(210)의 하면(210L) 상에 배치되는 집적회로들(미도시)을 더 포함할 수 있고, 상기 상부 배선 패턴들(222, 224)은 상기 집적회로들에 전기적으로 연결될 수 있다. 상기 상부 배선 패턴들(222, 224)은 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있고, 상기 상부 배선 절연층(226)은 실리콘 함유 절연 물질(일 에로, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트)을 포함할 수 있다.

상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있고, 상기 상부 반도체 칩(200)의 상기 제4 면(200b)은 상기 상부 반도체 기판(210)의 상면(210U)에 대응할 수 있다. 상기 상부 반도체 칩(200)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있다.

상기 상부 반도체 칩(200)의 상기 제3 면(200a)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 마주할 수 있다. 상기 제1 절연층(IL1), 상기 제2 절연층(IL2), 및 상기 연결 구조체(CS)는 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 사이에 배치될 수 있다.

상기 연결 구조체(CS)는 상기 제1 절연층(IL1) 내의 제1 연결부(CP1), 및 상기 제2 절연층(IL2) 내의 제2 연결부(CP2)를 포함할 수 있다. 상기 연결 구조체(CS)는 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 평행한 제1 방향(D1)에 따른 폭을 가질 수 있고, 상기 제2 연결부(CP2)의 폭(W2)은 상기 제1 연결부(CP1)의 폭(W1)보다 클 수 있다(W2>W1). 일 예로, 상기 제1 연결부(CP1)의 폭(W1)은 약 1.5μm 내지 약 3.0μm일 수 있고, 상기 제2 연결부(CP2)의 폭(W2)은 약 3.0μm 내지 약 6.0μm일 수 있다. 상기 제2 연결부(CP2)는 상기 제1 방향(D1)을 따라 상기 제1 절연층(IL1) 상으로 연장될 수 있고, 상기 제1 절연층(IL1)은 상기 제2 연결부(CP2)의 바닥면(B1, B2)과 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 사이에 개재될 수 있다. 상기 제1 절연층(IL1)은 상기 제2 연결부(CP2)의 상기 바닥면(B1, B2), 및 상기 제1 연결부(CP1)의 측면(S1, S2)과 접촉할 수 있다.

상기 제1 연결부(CP1)는 상기 제1 방향(D1)으로 서로 대향하는 제1 측면(S1) 및 제2 측면(S2)을 가질 수 있다. 상기 제2 연결부(CP2)는 상기 제1 연결부(CP1)의 상기 제1 측면(S1)에 대하여 상기 제1 방향(D1)으로 돌출될 수 있고, 상기 제1 연결부(CP1)의 상기 제2 측면(S2)에 대하여 상기 제1 방향(D1)의 반대 방향으로 돌출될 수 있다. 일 예로, 상기 연결 구조체(CS)는 T자 형상의 단면을 가질 수 있다. 상기 제2 연결부(CP2)는 상기 제1 연결부(CP1)의 상기 제1 측면(S1)에 인접하는 제1 바닥면(B1), 및 상기 제1 연결부(CP1)의 상기 제2 측면(S2)에 인접하는 제2 바닥면(B2)을 가질 수 있다. 상기 제1 절연층(IL1)은 상기 제2 연결부(CP2)의 상기 제1 바닥면(B1)과 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 사이, 및 상기 제2 연결부(CP2)의 상기 제2 바닥면(B2)과 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 사이에 개재될 수 있다. 상기 제1 절연층(IL1)은 상기 제1 연결부(CP1)의 상기 제1 및 제2 측면들(S1, S2), 및 상기 제2 연결부(CP2)의 상기 제1 및 제2 바닥면들(B1, B2)과 접촉할 수 있다. 평면적 관점에서, 상기 제2 연결부(CP2)는 상기 제1 연결부(CP1)의 측면(S1, S2)에 대하여 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 평행한 방향을 따라 돌출될 수 있다.

상기 연결 구조체(CS)는 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 수직한 제2 방향(D2)에 따른 두께를 가질 수 있고, 상기 제2 연결부(CP2)의 두께(T2)은 상기 제1 연결부(CP1)의 두께(T1)보다 클 수 있다(T2>T1). 일 예로, 상기 제1 연결부(CP1)의 두께(T1)은 약 0.5μm 내지 약 1.5μm일 수 있고, 상기 제2 연결부(CP2)의 두께(T2)은 약 1.0μm 내지 약 3.0μm일 수 있다. 상기 연결 구조체(CS)의 종횡비는 상기 제1 연결부(CP1)의 폭(W1)에 대한 상기 제1 및 제2 연결부들(CP1, CP2)의 두께들(T1, T2)의 합의 비율로 정의될 수 있다(즉, 종횡비=(T1+T2)/W1). 상기 연결 구조체(CS)의 종횡비는 약 0.5 내지 약 3.0일 수 있다.

상기 연결 구조체(CS)는 도전 물질을 포함할 수 있다. 상기 제1 연결부(CP1) 및 상기 제2 연결부(CP2)는 동일한 도전 물질을 포함할 수 있다. 일 예로, 상기 제1 연결부(CP1) 및 상기 제2 연결부(CP2)는 동일한 금속(일 예로, 구리)를 포함할 수 있다.

상기 제1 연결부(CP1)은 상기 하부 반도체 칩(100) 내 상기 하부 관통 전극들(115) 중 대응하는 하부 관통 전극(115)에 연결될 수 있다. 상기 하부 관통 전극들(115)의 각각은 상기 제1 방향(D1)에 따른 폭(115W)을 가질 수 있다. 일부 실시예들에 따르면, 상기 제1 연결부(CP1)의 폭(W1)은 상기 하부 관통 전극들(115)의 각각의 폭(115W)보다 클 수 있다. 상기 제2 연결부(CP2)는 상기 상부 반도체 칩(200)의 상기 상부 회로층(220) 내 상기 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다.

상기 제1 절연층(IL1)은 상기 제2 절연층(IL2)과 직접 접합(direct bonding)될 수 있다. 상기 제1 절연층(IL1)과 상기 제2 절연층(IL2)사이의 계면 접합에 의해, 상기 제1 절연층(IL1)은 상기 제2 절연층(IL2)과 직접 접촉할 수 있다. 상기 제1 절연층(IL1)과 상기 제2 절연층(IL2)의 각각은 상기 제2 방향(D2)에 따른 두께를 가질 수 있고, 상기 제2 절연층(IL2)의 두께(T4)는 상기 제1 절연층(IL1)의 두께(T3)보다 클 수 있다. 상기 제1 절연층(IL1)의 두께(T3)는 상기 제1 연결부(CP1)의 두께(T1)와 실질적으로 동일할 수 있고, 상기 제2 절연층(IL2)의 두께(T4)는 상기 제2 연결부(CP2)의 두께(T2)와 실질적으로 동일할 수 있다. 상기 제1 절연층(IL1)의 두께(T3)는 일 예로, 약 0.5μm 내지 약 1.5μm일 수 있고, 상기 제2 절연층(IL2)의 두께(T4)는 일 예로, 약 1.0μm 내지 약 3.0μm일 일 수 있다. 상기 제1 절연층(IL1)과 상기 제2 절연층(IL2)은 동일한 절연 물질(일 예로, SiCN)을 포함할 수 있다.

상기 반도체 패키지(1000)는 패키지 기판(900)을 더 포함할 수 있다. 상기 패키지 기판(900)은 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 배치될 수 있다. 상기 하부 칩 패드들(130), 상기 버퍼층(140), 및 상기 본딩 범프들(150)은 상기 하부 반도체 칩(100)의 상기 제2 면(100b)과 상기 패키지 기판(900)의 상면(900U) 사이에 배치될 수 있다. 제1 기판 패드들(910)이 상기 패키지 기판(900)의 상면(900U)에 배치될 수 있고, 제2 기판 패드들(920)이 상기 패키지 기판(900)의 하면(900L)에 배치될 수 있다. 상기 제1 기판 패드들(910) 및 상기 제2 기판 패드들(920)은 상기 패키지 기판(900) 내 내부 배선(점선으로 도시)을 통해 전기적으로 서로 연결될 수 있다. 상기 제1 및 제2 기판 패드들(910, 920), 및 상기 내부 배선은 구리, 알루미늄, 텅스텐, 및/또는 티타늄과 같은 금속을 포함할 수 있다. 상기 본딩 범프들(150)이 상기 제1 기판 패드들(910)에 연결될 수 있다. 외부 단자들(930)이 상기 패키지 기판(900)의 하면(900L) 상에 배치될 수 있고, 상기 제2 기판 패드들(920)에 연결될 수 있다. 상기 외부 단자들(930)은 솔더볼을 포함할 수 있고, 금속(일 예로, 주석(Sn), 은(Ag), 아연(Zn), 및/또는 이들의 합금 등)을 포함할 수 있다. 상기 패키지 기판(900)은 일 예로, 인쇄회로기판(PCB), 인터포저 기판, 또는 재배선 패턴들을 포함하는 재배선 기판일 수 있다. 다른 예로, 상기 패키지 기판(900)은 추가적인 반도체 칩 또는 추가적인 반도체 패키지일 수도 있다.

언더필막(950)이 상기 패키지 기판(900)과 상기 버퍼층(140) 사이에 개재될 수 있고, 상기 본딩 범프들(150) 사이의 공간을 채울 수 있다. 상기 언더필막(950)은 에폭시 수지와 같은 절연성 고분자 물질을 포함할 수 있다.

몰드막(300)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 배치될 수 있고, 상기 상부 반도체 칩(200)을 덮을 수 있다. 일부 실시예들에 따르면, 상기 제1 절연층(IL1)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 상기 몰드막(300) 사이로 연장될 수 있다. 다른 실시예들에 따르면, 도시된 바와 달리, 상기 제1 절연층(IL1)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 사이에 국소적으로 개재될 수 있고, 이에 따라, 상기 몰드막(300)이 상기 상부 반도체 칩(200)의 양 측에서 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 직접 접촉할 수도 있다. 상기 몰드막(300)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 몰드막(300)은 생략될 수도 있다.

도 3 및 도 4는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 중복되는 설명은 생략된다.

도 3을 참조하면, 하부 반도체 칩(100)이 제공될 수 있다. 상기 하부 반도체 칩(100)은 하부 반도체 기판(110), 상기 하부 반도체 기판(110)의 하면(110L) 상의 하부 회로층(120), 및 상기 하부 반도체 기판(110)을 관통하는 복수의 하부 관통 전극들(115)을 포함할 수 있다. 상기 하부 회로층(120)은 하부 배선 패턴들(122, 124), 및 상기 하부 배선 패턴들(122, 124)을 덮는 하부 배선 절연층(126)을 포함할 수 있다. 상기 하부 관통 전극들(115)의 각각은 상기 하부 반도체 기판(110)을 관통하여 상기 하부 회로층(120) 내 상기 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(122)에 연결될 수 있다.

상기 하부 반도체 칩(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 하부 반도체 칩(100)의 상기 제1 면(100a)은 상기 하부 반도체 기판(110)의 상면(110U)에 대응할 수 있고, 상기 하부 회로층(120)은 상기 하부 반도체 칩(100)의 상기 제2 면(100b)에 인접할 수 있다. 하부 칩 패드들(130)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 상기 하부 칩 패드들(130)의 각각은 상기 하부 회로층(120) 내 상기 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(124)에 연결될 수 있다.

제1 연결 패드들(410)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 형성될 수 있다. 상기 제1 연결 패드들(410)의 각각은 상기 하부 관통 전극들(115) 중 대응하는 하부 관통 전극(115)에 연결될 수 있다. 상기 제1 연결 패드들(410)은 금속(일 예로, 구리)를 포함할 수 있고, 일 예로, 전기 도금 공정에 의해 형성될 수 있다. 제1 절연층(IL1)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 상기 제1 연결 패드들(410)의 측면들을 덮도록 형성될 수 있다. 상기 제1 절연층(IL1)은 상기 제1 연결 패드들(410)의 각각의 상부를 노출할 수 있다. 상기 제1 연결 패드들(410)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 수직한 상기 제2 방향(D2)을 따라 상기 제1 절연층(IL1)으로부터 돌출될 수 있다.

상부 반도체 칩(200)이 제공될 수 있다. 상기 상부 반도체 칩(200)은 상부 반도체 기판(210) 및 상부 회로층(220)을 포함할 수 있다. 상기 상부 회로층(220)은 상부 배선 패턴들(222, 224), 및 상기 상부 배선 패턴들(222, 224)을 덮는 상부 배선 절연층(226)을 포함할 수 있다. 상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있다.

제2 연결 패드들(420)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 형성될 수 있다. 상기 제2 연결 패드들(420)의 각각은 상기 상부 회로층(220) 내 상기 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 제2 연결 패드들(420)은 금속(일 예로, 구리)를 포함할 수 있고, 일 예로, 전기 도금 공정에 의해 형성될 수 있다. 상기 제1 및 제2 연결 패드들(410, 420)은 동일한 금속 물질로 형성될 수 있다. 상기 제2 연결 패드들(420)의 각각은 그 내부를 향하여 리세스된 영역(420R)을 포함하도록 형성될 수 있다. 제2 절연층(IL2)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 상기 제2 연결 패드들(420)의 측면들을 덮도록 형성될 수 있다. 상기 제2 절연층(IL2)은 상기 제2 연결 패드들(420)의 각각의 상기 리세스된 영역(420R)을 노출할 수 있다.

상기 상부 반도체 칩(200)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 제공될 수 있다. 상기 상부 반도체 칩(200)의 상기 제3 면(200a)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 마주할 수 있다.

도 4를 참조하면, 상기 제1 연결 패드들(410)이 상기 제2 연결 패드들(420)의 상기 리세스된 영역들(420R)에 각각 수용될 수 있다. 상기 제1 연결 패드들(410)의 각각의 상기 돌출된 상부가 상기 제2 연결 패드들(420)의 각각의 상기 리세스된 영역(420R) 내로 수용될 수 있다. 상기 제1 절연층(IL1)은 상기 제2 절연층(IL2)과 직접 접촉할 수 있다. 이에 따라, 상기 하부 반도체 칩(100) 상에 상기 상부 반도체 칩(200)이 적층된 칩 스택(CST)이 형성될 수 있다.

도 1 및 도 2를 다시 참조하면, 상기 칩 스택(CST) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해, 상기 제1 및 제2 연결 패드들(410, 420) 내 금속 원소들(일 예로, 구리)이 확산될 수 있고, 상기 제1 및 제2 연결 패드들(410, 420)의 열팽창(thermal expansion)이 수행될 수 있다. 이에 따라, 상기 제2 연결 패드들(420)의 상기 리세스된 영역들(420R)은 상기 제1 및 제2 연결 패드들(410, 420)로 채워질 수 있다. 상기 제1 및 제2 연결 패드들(410, 420)은 상기 열처리 공정에 의해 직접 접합(direct bonding)될 수 있고, 경계면 없이 서로 접촉할 수 있다. 상기 제1 및 제2 연결 패드들(410, 420)은 직접 접합되어 일체를 이룰 수 있고, 연결 구조체(CS)로 지칭될 수 있다. 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)은 상기 열처리 공정에 의해 직접 접합될 수 있다.

몰드막(300)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 상기 상부 반도체 칩(200)을 덮도록 형성될 수 있다. 버퍼층(140)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 형성될 수 있다. 상기 버퍼층(140)은 상기 하부 칩 패드들(130) 사이에서 상기 하부 반도체 칩(100)의 상기 제2 면(100b)을 덮을 수 있고, 상기 하부 칩 패드들(130)의 각각의 적어도 일부를 노출할 수 있다. 본딩 범프들(150)이 상기 하부 반도체 칩(100)의 상기 제2 면(100b) 상에 상기 하부 칩 패드들(130)에 각각 연결되도록 형성될 수 있다. 상기 본딩 범프들(150)의 각각은 상기 버퍼층(140)을 관통하여 상기 하부 칩 패드들(130) 중 대응하는 하부 칩 패드(130)에 연결될 수 있다.

패키지 기판(900) 상에 상기 칩 스택(CST)이 실장될 수 있다. 상기 본딩 범프들(150)이 상기 패키지 기판(900)의 상기 제1 기판 패드들(910)에 연결될 수 있다. 언더필막(950)이 상기 패키지 기판(900)과 상기 버퍼층(140) 사이에 형성될 수 있고, 상기 본딩 범프들(150) 사이의 공간을 채울 수 있다.

본 발명의 개념에 따르면, 상기 제1 연결 패드들(410)의 각각은 상기 제1 절연층(IL1)으로부터 돌출되도록 형성될 수 있고, 상기 제2 연결 패드들(420)의 각각은 그 내부를 향하여 리세스된 영역(420R)을 포함하도록 형성될 수 있다. 상기 하부 반도체 칩(100) 및 상기 상부 반도체 칩(200)은, 상기 제1 연결 패드들(410)의 각각의 상기 돌출된 상부가 상기 제2 연결 패드들(420)의 각각의 상기 리세스된 영역(420R) 내로 수용되도록 적층될 수 있다. 이 경우, 상기 제1 및 제2 연결 패드들(410, 420)의 접촉면적이 증가될 수 있고, 이에 따라, 상기 제1 및 제2 연결 패드들(410, 420)의 직접 접합(direct bonding)을 위한 열처리 공정 동안, 상기 제1 및 제2 연결 패드들(410, 420)의 열팽창이 증가될 수 있다. 그 결과, 상기 하부 반도체 칩(100) 및 상기 상부 반도체 칩(200)의 상호 연결(interconnection)을 위한 상기 연결 구조체(CS)가 용이하게 형성될 수 있다.

따라서, 복수의 반도체 칩들 사이의 상호 연결이 용이하고 고집적화가 용이한 반도체 패키지가 제공될 수 있다.

도 5는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 6은 도 5의 P2부분의 확대도이다 . 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.

도 5 및 도 6을 참조하면, 반도체 패키지(1100)는 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하고, 하부 반도체 칩(100) 및 상부 반도체 칩(200)에 연결되는 연결 구조체(CS)를 포함할 수 있다.

상기 하부 반도체 칩(100)은 하부 반도체 기판(110), 상기 하부 반도체 기판(110)의 하면(110L) 상의 하부 회로층(120), 및 상기 하부 반도체 기판(110)을 관통하는 복수의 하부 관통 전극들(115)을 포함할 수 있다. 상기 하부 관통 전극들(115)의 각각은 상기 하부 반도체 기판(110)을 관통하여 상기 하부 회로층(120) 내 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(122)에 연결될 수 있다. 상기 하부 반도체 칩(100)은 서로 대향하는 제1 면(100a) 및 제2 면(100b)을 가질 수 있다. 상기 하부 반도체 칩(100)의 상기 제1 면(100a)은 상기 하부 반도체 기판(110)의 상면(110U)에 대응할 수 있고, 상기 하부 회로층(120)은 상기 하부 반도체 칩(100)의 상기 제2 면(100b)에 인접할 수 있다. 일부 실시예들에 따르면, 상기 하부 관통 전극들(115)의 각각은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 수직한 상기 제2 방향(D2)을 따라 연장되어 상기 하부 반도체 칩(100)의 상기 제1 면(100a)으로부터 돌출될 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분은 상기 제1 절연층(IL1)을 관통할 수 있다.

상기 상부 반도체 칩(200)은 상부 반도체 기판(210), 및 상기 상부 반도체 기판(210)의 하면(210L) 상의 상부 회로층(220)을 포함할 수 있다. 상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있고, 상기 상부 반도체 칩(200)의 상기 제4 면(200b)은 상기 상부 반도체 기판(210)의 상면(210U)에 대응할 수 있다. 상기 상부 반도체 칩(200)의 상기 제3 면(200a)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a)과 마주할 수 있다. 일부 실시예들에 따르면, 연결 패드들(400)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 상기 제2 절연층(IL2) 내에 배치될 수 있다. 상기 연결 패드들(400)의 각각은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 연결 패드들(400)은 금속(일 예로, 구리)를 포함할 수 있다.

일부 실시예들에 따르면, 상기 하부 관통 전극들(115)은 상기 연결 패드들(400)에 직접 연결될 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분은 상기 제1 절연층(IL1)을 관통할 수 있고, 상기 연결 패드들(400) 중 대응하는 연결 패드(400) 내로 연장될 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분은 상기 대응하는 연결 패드(400)에 직접 접촉할 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분과 상기 대응하는 연결 패드(400)는 경계면 없이 서로 접합되어 일체를 이룰 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분, 및 상기 대응하는 연결 패드(400)는 상기 연결 구조체(CS)로 지칭될 수 있다.

상기 연결 구조체(CS)는 상기 제1 절연층(IL1) 내의 제1 연결부(CP1), 및 상기 제2 절연층(IL2) 내의 제2 연결부(CP2)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 연결부(CP1)는 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분의 일부를 포함할 수 있다. 상기 제2 연결부(CP2)는 상기 대응하는 연결 패드(400), 및 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분의 잔부를 포함할 수 있다. 상기 연결 구조체(CS)는 상기 하부 반도체 칩(100)의 상기 제1 면(100a)에 평행한 상기 제1 방향(D1)에 따른 폭을 가질 수 있고, 상기 제2 연결부(CP2)의 폭(W2)은 상기 제1 연결부(CP1)의 폭(W1)보다 클 수 있다(W2>W1). 일부 실시예들에 따르면, 상기 제1 연결부(CP1)의 폭(W1)은 상기 하부 관통 전극들(115)의 각각의 폭(115W)과 실질적으로 동일할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 상기 연결 구조체(CS)는 도 1 및 도 2를 참조하여 설명한 상기 연결 구조체(CS)와 실질적으로 동일하다.

도 7 내지 도 11은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.

도 7을 참조하면, 하부 반도체 칩(100)이 제공될 수 있다. 상기 하부 반도체 칩(100)은 하부 반도체 기판(110), 상기 하부 반도체 기판(110)의 하면(110L) 상의 하부 회로층(120), 및 상기 하부 반도체 기판(110)을 관통하는 복수의 하부 관통 전극들(115)을 포함할 수 있다. 상기 하부 관통 전극들(115)의 각각은 상기 하부 반도체 기판(110)을 관통하여 상기 하부 회로층(120) 내 하부 배선 패턴들(122, 124) 중 대응하는 하부 배선 패턴(122)에 연결될 수 있다.

도 8을 참조하면, 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정에 의해, 상기 하부 반도체 기판(110)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 하부 관통 전극들(115)의 각각의 일부가 상기 하부 반도체 칩(100)의 상기 제1 면(100a)으로부터 돌출될 수 있다. 제1 절연층(IL1)이 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 형성될 수 있고, 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분을 덮을 수 있다.

도 9를 참조하면, 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정에 의해, 상기 제1 절연층(IL1)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 하부 관통 전극들(115)의 각각의 일부가 상기 제1 절연층(IL1)으로부터 돌출될 수 있다.

도 10을 참조하면, 상부 반도체 칩(200)이 제공될 수 있다. 상기 상부 반도체 칩(200)은 상부 반도체 기판(210) 및 상부 회로층(220)을 포함할 수 있다. 상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있다.

연결 패드들(400)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 형성될 수 있다. 상기 연결 패드들(400)의 각각은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 연결 패드들(400)은 금속(일 예로, 구리)를 포함할 수 있고, 일 예로, 전기 도금 공정에 의해 형성될 수 있다. 상기 연결 패드들(400)의 각각은 그 내부를 향하여 리세스된 영역(400R)을 포함하도록 형성될 수 있다. 제2 절연층(IL2)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 상기 연결 패드들(400)의 측면들을 덮도록 형성될 수 있다. 상기 제2 절연층(IL2)은 상기 연결 패드들(400)의 각각의 상기 리세스된 영역(400R)을 노출할 수 있다.

도 11을 참조하면, 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분이 상기 연결 패드들(400)의 각각의 상기 리세스된 영역(400R) 내에 수용될 수 있다. 상기 제1 절연층(IL1)은 상기 상부 절연층(240)과 직접 접촉할 수 있다. 이에 따라, 상기 하부 반도체 칩(100) 상에 상기 상부 반도체 칩(200)이 적층된 칩 스택(CST)이 형성될 수 있다.

도 5 및 도 6을 다시 참조하면, 상기 칩 스택(CST) 상에 열처리 공정이 수행될 수 있다. 상기 열처리 공정에 의해, 상기 하부 관통 전극들(115)의 상기 돌출된 부분들, 및 상기 연결 패드들(400)의 열팽창이 수행될 수 있고, 이에 따라, 상기 하부 관통 전극들(115) 및 상기 연결 패드들(400)이 직접 접합(direct bonding)될 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분은 상기 연결 패드들(400) 중 대응하는 연결 패드(400)에 직접 접합될 수 있다. 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분, 및 상기 대응하는 연결 패드(400)는 연결 구조체(CS)로 지칭될 수 있다. 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)은 상기 열처리 공정에 의해 직접 접합될 수 있다.

본 발명의 개념에 따르면, 상기 하부 관통 전극들(115)의 각각은 상기 제1 절연층(IL1)으로부터 돌출되도록 형성될 수 있고, 상기 연결 패드들(400)의 각각은 그 내부를 향하여 리세스된 영역(400R)을 포함하도록 형성될 수 있다. 상기 하부 반도체 칩(100) 및 상기 상부 반도체 칩(200)은, 상기 하부 관통 전극들(115)의 각각의 상기 돌출된 부분이 상기 연결 패드들(400)의 각각의 상기 리세스된 영역(400R) 내로 수용되도록 적층될 수 있다. 이 경우, 상기 하부 관통 전극들(115) 및 상기 연결 패드들(400)이 상기 열처리 공정에 의해 직접 접합(direct bonding)될 수 있고, 상기 하부 관통 전극들(115)과 상기 연결 패드들(400) 사이에 추가적인 도전 패드들의 형성이 요구되지 않을 수 있다. 그 결과, 상기 하부 반도체 칩(100) 및 상기 상부 반도체 칩(200)의 상호 연결(interconnection)을 위한 상기 연결 구조체(CS)가 용이하게 형성될 수 있다.

도 12는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 13은 도 12의 P3부분의 확대도이다 . 설명의 간소화를 위해, 도 1 및 도 2를 참조하여 설명한 반도체 패키지(1000)와 차이점을 주로 설명한다.

도 12 및 도 13을 참조하면, 반도체 패키지(1200)는 하부 반도체 칩(100)의 제1 면(100a) 상에 수직하게 적층된 복수의 상부 반도체 칩들(200)을 포함할 수 있다. 도 1 및 도 2를 참조하여 설명한, 상기 연결 구조체(CS)가 상기 상부 반도체 칩들(200) 중 최하층의 상부 반도체 칩(200)과 상기 하부 반도체 칩(100) 사이, 및 상기 상부 반도체 칩들(200) 사이에 배치될 수 있다.

상기 상부 반도체 칩들(200)의 각각은 상부 반도체 기판(210) 및 상부 회로층(220)을 포함할 수 있다. 상기 상부 반도체 칩들(200)의 각각은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있고, 상기 상부 회로층(220)은 상기 상부 반도체 칩들(200)의 각각의 상기 제3 면(200a)에 인접할 수 있다. 상기 상부 반도체 칩들(200) 중 이웃하는 상부 반도체 칩들(200)은 상기 이웃하는 상부 반도체 칩들(200) 중 하나의 상기 제3 면(200a)이 상기 이웃하는 상부 반도체 칩들(200) 중 다른 하나의 상기 제4 면(200b)과 마주하도록 적층될 수 있다. 상기 최하층의 상부 반도체 칩(200)의 상기 제3 면(200a)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 마주할 수 있다.

상기 상부 반도체 칩들(200)의 각각은 상기 상부 반도체 기판(210)을 관통하는 상부 관통 전극들(215)을 더 포함할 수 있다. 일부 실시예들에 따르면, 상기 상부 반도체 칩들(200) 중 최상층의 상부 반도체 칩(200U)은, 도시된 바와 같이, 상기 상부 관통 전극들(215)을 포함하지 않을 수도 있다. 상기 상부 관통 전극들(215)의 각각의 일단은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(222)에 연결될 수 있고, 상기 상부 관통 전극들(215)의 각각의 타단은 상기 연결 구조체(CS)에 연결될 수 있다.

상기 상부 반도체 칩들(200)은 서로 바로 이웃하는 제1 상부 반도체 칩(200C1) 및 제2 상부 반도체 칩(200C2)을 포함할 수 있다. 상기 제1 상부 반도체 칩(200C1)의 상기 제4 면(200b)은 상기 제2 상부 반도체 칩(200C2)의 상기 제3 면(200a)과 마주할 수 있다. 제1 절연층(IL1)이 상기 제1 상부 반도체 칩(200C1)과 상기 제2 상부 반도체 칩(200C2) 사이에 개재될 수 있고, 제2 절연층(IL2)이 상기 제1 절연층(IL1)과 상기 제2 상부 반도체 칩(200C2) 사이에 개재될 수 있다. 상기 연결 구조체(CS)는 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)을 관통할 수 있고, 상기 제1 및 제2 상부 반도체 칩들(200C1, 200C2)을 서로 연결할 수 있다.

상기 연결 구조체(CS)는 상기 제1 절연층(IL1) 내의 제1 연결부(CP1), 및 상기 제2 절연층(IL2) 내의 제2 연결부(CP2)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 연결부(CP1)은 상기 제1 상부 반도체 칩(200C1) 내 상기 상부 관통 전극들(215) 중 대응하는 상부 관통 전극(215)에 연결될 수 있고, 상기 제2 연결부(CP2)는 상기 제2 상부 반도체 칩(200C2)의 상기 상부 회로층(220) 내 상기 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)는 도 1 및 도 2를 참조하여 설명한 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)와 실질적으로 동일하다.

도 14 및 도 15는 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.

도 14를 참조하면, 상부 반도체 칩(200)이 제공될 수 있다. 상기 상부 반도체 칩(200)은 상부 반도체 기판(210), 상기 상부 반도체 기판(210)을 관통하는 상부 관통 전극들(215), 및 상부 회로층(220)을 포함할 수 있다. 상기 상부 관통 전극들(215)은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있다.

제1 연결 패드들(410)이 상기 상부 반도체 칩(200)의 상기 제4 면(200b) 상에 형성될 수 있다. 상기 제1 연결 패드들(410)의 각각은 상기 상부 관통 전극들(215) 중 대응하는 상부 관통 전극(215)에 연결될 수 있다. 제1 절연층(IL1)이 상기 상부 반도체 칩(200)의 상기 제4 면(200b) 상에 상기 제1 연결 패드들(410)의 측면들을 덮도록 형성될 수 있다. 상기 제1 절연층(IL1)은 상기 제1 연결 패드들(410)의 각각의 상부를 노출할 수 있다. 상기 제1 연결 패드들(410)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 수직한 방향(일 예로, 상기 제2 방향(D2))을 따라 상기 제1 절연층(IL1)으로부터 돌출될 수 있다.

제2 연결 패드들(420)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 형성될 수 있다. 상기 제2 연결 패드들(420)의 각각은 상기 상부 회로층(220) 내 상기 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 제2 연결 패드들(420)의 각각은 그 내부를 향하여 리세스된 영역(420R)을 포함하도록 형성될 수 있다. 제2 절연층(IL2)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 상기 제2 연결 패드들(420)의 측면들을 덮도록 형성될 수 있다. 상기 제2 절연층(IL2)은 상기 제2 연결 패드들(420)의 각각의 상기 리세스된 영역(420R)을 노출할 수 있다.

도 15를 참조하면, 하부 반도체 칩(100)이 제공될 수 있다. 상기 하부 반도체 칩(100)은 도 3을 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 도 14의 상부 반도체 칩(200)이 복수 개로 제공될 수 있고, 상기 복수의 상부 반도체 칩들(200)이 상기 하부 반도체 칩(100)의 제1 면(100a) 상에 수직하게 적층될 수 있다. 상기 복수의 상부 반도체 칩들(200)은 각 상부 반도체 칩(200)의 상기 제1 연결 패드들(410)이 이웃하는 상부 반도체 칩(200)의 상기 제2 연결 패드들(420)의 상기 리세스된 영역들(420R) 내로 각각 수용되도록 적층될 수 있다. 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 상에 형성된 상기 제1 연결 패드들(410)은 상기 복수의 상부 반도체 칩들(200) 중 최하층의 상부 반도체 칩(200)의 상기 제2 연결 패드들(420)의 상기 리세스된 영역들(420R) 내로 각각 수용될 수 있다.

일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(200) 중 최상층의 상부 반도체 칩(200U)은 상기 상부 관통 전극들(215)을 포함하지 않을 수 있고, 상기 제1 절연층(IL1) 및 상기 제1 연결 패드들(410)은 상기 최상층의 상부 반도체 칩(200U)의 상기 제4 면(200b) 상에 형성되지 않을 수 있다. 이후의 공정은, 도 1 내지 도 4를 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.

도 16은 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다. 도 17은 도 16의 P4부분의 확대도이다 . 설명의 간소화를 위해, 도 5 및 도 6을 참조하여 설명한 반도체 패키지(1100)와 차이점을 주로 설명한다.

도 16 및 도 17을 참조하면, 반도체 패키지(1300)는 하부 반도체 칩(100)의 제1 면(100a) 상에 수직하게 적층된 복수의 상부 반도체 칩들(200)을 포함할 수 있다. 도 5 및 도 6을 참조하여 설명한, 상기 연결 구조체(CS)가 상기 상부 반도체 칩들(200) 중 최하층의 상부 반도체 칩(200)과 상기 하부 반도체 칩(100) 사이, 및 상기 상부 반도체 칩들(200) 사이에 배치될 수 있다.

상기 상부 반도체 칩들(200)의 각각은 상부 반도체 기판(210), 상기 상부 반도체 기판(210)을 관통하는 상부 관통 전극들(215), 및 상부 회로층(220)을 포함할 수 있다. 일부 실시예들에 따르면, 상기 상부 반도체 칩들(200) 중 최상층의 상부 반도체 칩(200U)은, 도시된 바와 같이, 상기 상부 관통 전극들(215)을 포함하지 않을 수도 있다. 상기 상부 반도체 칩들(200)의 각각은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있고, 상기 상부 회로층(220)은 상기 상부 반도체 칩들(200)의 각각의 상기 제3 면(200a)에 인접할 수 있다. 상기 상부 반도체 칩들(200) 중 이웃하는 상부 반도체 칩들(200)은 상기 이웃하는 상부 반도체 칩들(200) 중 하나의 상기 제3 면(200a)이 상기 이웃하는 상부 반도체 칩들(200) 중 다른 하나의 상기 제4 면(200b)과 마주하도록 적층될 수 있다. 상기 최하층의 상부 반도체 칩(200)의 상기 제3 면(200a)은 상기 하부 반도체 칩(100)의 상기 제1 면(100a) 마주할 수 있다.

상기 상부 반도체 칩들(200)은 서로 바로 이웃하는 제1 상부 반도체 칩(200C1) 및 제2 상부 반도체 칩(200C2)을 포함할 수 있다. 상기 제1 상부 반도체 칩(200C1)의 상기 제4 면(200b)은 상기 제2 상부 반도체 칩(200C2)의 상기 제3 면(200a)과 마주할 수 있다. 제1 절연층(IL1)이 상기 제1 상부 반도체 칩(200C1)과 상기 제2 상부 반도체 칩(200C2) 사이에 개재될 수 있고, 제2 절연층(IL2)이 상기 제1 절연층(IL1)과 상기 제2 상부 반도체 칩(200C2) 사이에 개재될 수 있다. 상기 제1 상부 반도체 칩(200C1) 내 상기 상부 관통 전극들(215)의 각각은 상기 제2 방향(D2)을 따라 연장되어 상기 제1 상부 반도체 칩(200C1)의 상기 제4 면(200b)으로부터 돌출될 수 있다. 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분은 상기 제1 절연층(IL1)을 관통할 수 있다. 연결 패드들(400)이 상기 제2 상부 반도체 칩(200C2)의 상기 제3 면(200a) 상에 상기 제2 절연층(IL2) 내에 배치될 수 있다. 상기 연결 패드들(400)의 각각은 상기 제2 상부 반도체 칩(200C2)의 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다.

일부 실시예들에 따르면, 상기 상부 관통 전극들(215)은 상기 연결 패드들(400)에 직접 연결될 수 있다. 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분은 상기 제1 절연층(IL1)을 관통할 수 있고, 상기 연결 패드들(400) 중 대응하는 연결 패드(400) 내로 연장될 수 있다. 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분은 상기 대응하는 연결 패드(400)에 직접 접촉할 수 있다. 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분, 및 상기 대응하는 연결 패드(400)는 상기 연결 구조체(CS)로 지칭될 수 있다.

상기 연결 구조체(CS)는 상기 제1 절연층(IL1) 내의 제1 연결부(CP1), 및 상기 제2 절연층(IL2) 내의 제2 연결부(CP2)를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 연결부(CP1)는 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분의 일부를 포함할 수 있다. 상기 제2 연결부(CP2)는 상기 대응하는 연결 패드(400), 및 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분의 잔부를 포함할 수 있다. 상술한 차이를 제외하고, 본 실시예들에 따른 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)는 도 5 및 도 6을 참조하여 설명한 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)와 실질적으로 동일하다.

도 18 내지 도 21은 본 발명의 일부 실시예들에 따른 반도체 패키지의 제조방법을 나타내는 단면도들이다. 설명의 간소화를 위해, 도 5 도 11을 참조하여 설명한 반도체 패키지의 제조방법과 차이점을 주로 설명한다.

도 18을 참조하면, 상부 반도체 칩(200)이 제공될 수 있다. 상기 상부 반도체 칩(200)은 상부 반도체 기판(210), 상기 상부 반도체 기판(210)을 관통하는 상부 관통 전극들(215), 및 상부 회로층(220)을 포함할 수 있다. 상기 상부 관통 전극들(215)은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 상부 반도체 칩(200)은 서로 대향하는 제3 면(200a) 및 제4 면(200b)을 가질 수 있다. 상기 상부 회로층(220)은 상기 상부 반도체 칩(200)의 상기 제3 면(200a)에 인접할 수 있다.

연결 패드들(400)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 형성될 수 있다. 상기 연결 패드들(400)의 각각은 상기 상부 회로층(220) 내 상부 배선 패턴들(222, 224) 중 대응하는 상부 배선 패턴(224)에 연결될 수 있다. 상기 연결 패드들(400)의 각각은 그 내부를 향하여 리세스된 영역(400R)을 포함하도록 형성될 수 있다. 제2 절연층(IL2)이 상기 상부 반도체 칩(200)의 상기 제3 면(200a) 상에 상기 연결 패드들(400)의 측면들을 덮도록 형성될 수 있다. 상기 제2 절연층(IL2)은 상기 연결 패드들(400)의 각각의 상기 리세스된 영역(400R)을 노출할 수 있다.

도 19를 참조하면, 상기 상부 반도체 칩(200)의 상기 제4 면(200b) 상에 제1 식각 공정이 수행될 수 있다. 상기 제1 식각 공정에 의해, 상기 상부 반도체 기판(210)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 상부 관통 전극들(215)의 각각의 일부가 상기 상부 반도체 칩(200)의 상기 제4 면(200b)으로부터 돌출될 수 있다. 제1 절연층(IL1)이 상기 상부 반도체 칩(200)의 상기 제4 면(200b) 상에 형성될 수 있고, 상기 상부 관통 전극들(215)의 각각의 상기 돌출된 부분을 덮을 수 있다.

도 20을 참조하면, 상기 상부 반도체 칩(200)의 상기 제4 면(200b) 상에 제2 식각 공정이 수행될 수 있다. 상기 제2 식각 공정에 의해, 상기 제1 절연층(IL1)의 일부가 선택적으로 식각될 수 있고, 이에 따라, 상기 상부 관통 전극들(215)의 각각의 일부가 상기 제1 절연층(IL1)으로부터 돌출될 수 있다.

도 21을 참조하면, 하부 반도체 칩(100)이 제공될 수 있다. 상기 하부 반도체 칩(100)은 도 7 내지 도 9를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 도 20의 상부 반도체 칩(200)이 복수 개로 제공될 수 있고, 상기 복수의 상부 반도체 칩들(200)이 상기 하부 반도체 칩(100)의 제1 면(100a) 상에 수직하게 적층될 수 있다. 상기 복수의 상부 반도체 칩들(200)은 각 상부 반도체 칩(200)의 상기 상부 관통 전극들(215)이 이웃하는 상부 반도체 칩(200)의 상기 연결 패드들(400)의 상기 리세스된 영역들(400R) 내로 각각 수용되도록 적층될 수 있다. 상기 하부 반도체 칩(100)의 상기 제1 면(100a)으로부터 돌출된 상기 하부 관통 전극들(115)은 상기 복수의 상부 반도체 칩들(200) 중 최하층의 상부 반도체 칩(200)의 상기 연결 패드들(400)의 상기 리세스된 영역들(400R) 내로 각각 수용될 수 있다.

일부 실시예들에 따르면, 상기 복수의 상부 반도체 칩들(200) 중 최상층의 상부 반도체 칩(200U)은 상기 상부 관통 전극들(215)을 포함하지 않을 수 있다. 이후의 공정은, 도 5 내지 도 11을 참조하여 설명한 반도체 패키지의 제조방법과 실질적으로 동일하다.

도 22는 본 발명의 일부 실시예들에 따른 반도체 패키지의 단면도이다.

도 22를 참조하면, 재배선층(RDL) 상에 제1 반도체 칩(600)이 배치될 수 있다. 상기 제1 반도체 칩(600)은 상기 제1 반도체 칩(600)의 제1 면(600a)이 상기 재배선층(RLD)의 상면(RLD_U)을 향하도록 배치될 수 있다. 상기 제1 반도체 칩(600)은 상기 제1 면(600a)에 인접하는 제1 회로층(620)을 포함할 수 있고, 상기 제1 회로층(620)은 배선 패턴들(622, 624), 및 상기 배선 패턴들(622, 624)을 덮는 배선 절연층(626)을 포함할 수 있다. 상기 배선 패턴들(622, 624)은 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있고, 상기 배선 절연층(626)은 실리콘 함유 절연 물질(일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및/또는 테트라에틸 오소실리케이트)을 포함할 수 있다. 상기 제1 반도체 칩(600)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 또는 시스템 온 칩(SOC)일 수 있다.

상기 재배선층(RDL)은 재배선 패턴들(500), 및 상기 재배선 패턴들(500)을 덮는 재배선 절연층(510)을 포함할 수 있다. 상기 재배선 패턴들(500)은 구리, 알루미늄, 티타늄, 또는 텅스텐과 같은 금속을 포함할 수 있고, 상기 재배선 절연층(510)은 감광성 절연 물질을 포함할 수 있다.

제2 반도체 칩(700)이 상기 재배선층(RDL)과 상기 제1 반도체 칩(600) 사이에 배치될 수 있다. 상기 제2 반도체 칩(700)은 상기 제2 반도체 칩(700)의 제2 면(700a)이 상기 제1 반도체 칩(600)의 상기 제1 면(600a)과 마주하도록 배치될 수 있다. 상기 제2 반도체 칩(270)은 상기 제1 반도체 칩(600)의 상기 제1 면(600a)에 연결될 수 있다. 일부 실시예들에 따르면, 복수의 제2 반도체 칩들(700)이 상기 재배선층(RDL)과 상기 제1 반도체 칩(600) 사이에 배치될 수 있다. 상기 복수의 제2 반도체 칩들(700)은 상기 제1 반도체 칩(600)의 상기 제1 면(600a) 상에 배치될 수 있고, 상기 제1 면(600a)에 평행한 방향(일 예로, 상기 제1 방향(D1))을 따라 수평적으로 서로 이격될 수 있다. 상기 복수의 제2 반도체 칩들(700)의 각각은 상기 제1 반도체 칩(600)의 상기 제1 면(600a)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 복수의 제2 반도체 칩들(700)은 동종의 반도체 칩들일 수 있다. 일 예로, 상기 복수의 제2 반도체 칩들(700)은 메모리 칩들, 로직 칩들, 어플리케이션 프로세서(AP) 칩들, 또는 시스템 온 칩들(SOC)일 수 있다. 다른 실시예들에 따르면, 상기 복수의 제2 반도체 칩들(700)은 서로 다른 반도체 칩들일 수도 있다. 일 예로, 상기 복수의 제2 반도체 칩들(700)은 메모리 칩, 로직 칩, 어플리케이션 프로세서(AP) 칩, 및 시스템 온 칩(SOC) 중 서로 다른 반도체 칩들일 수 있다.

제1 절연층(IL1)이 상기 제1 반도체 칩(600)과 제2 반도체 칩(700) 사이에 배치될 수 있고, 제2 절연층(IL2)이 상기 제1 절연층(IL1)과 상기 제1 반도체 칩(600) 사이에 배치될 수 있다. 연결 구조체(CS)가 상기 제1 절연층(IL1) 및 상기 제2 절연층(IL2)을 관통할 수 있고, 상기 제1 및 제2 반도체 칩들(600, 700)을 서로 연결할 수 있다. 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)는 도 1 및 도 2를 참조하여 설명한 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)와 실질적으로 동일할 수 있다. 일부 실시예들에 따르면, 도시된 바와 달리, 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)는 도 5 및 도 6을 참조하여 설명한 상기 제1 및 제2 절연층들(IL1, IL2) 및 상기 연결 구조체(CS)와 실질적으로 동일할 수도 있다. 상기 연결 구조체(CS)는 상기 제1 반도체 칩(600)의 상기 제1 회로층(620) 내 상기 배선 패턴들(622, 624) 중 대응하는 배선 패턴(624)에 연결될 수 있다.

제1 칩 패드(630)가 상기 제1 반도체 칩(600)의 상기 제1 면(600a) 상에 배치될 수 있다. 상기 제2 절연층(IL2)은 상기 제1 반도체 칩(600)의 상기 제1 면(600a)을 따라 연장되어 상기 제1 칩 패드(630)의 측면을 덮을 수 있다. 상기 제1 칩 패드(630)는 상기 제1 반도체 칩(600)의 상기 제1 회로층(620) 내 상기 배선 패턴들(622, 624) 중 대응하는 배선 패턴(624)에 연결될 수 있다. 상기 제1 칩 패드(630)는 도전 물질을 포함할 수 있다. 제1 도전 필라(800)가 상기 복수의 제2 반도체 칩들(700) 사이에 배치될 수 있고, 상기 제1 칩 패드(630)에 연결될 수 있다. 상기 제1 도전 필라(800)는 금속(일 예로, 구리)를 포함할 수 있다.

일부 실시예들에 따르면, 관통 전극들(720)이 상기 복수의 제2 반도체 칩들(700) 중 적어도 하나 내에 배치될 수 있고, 제2 칩 패드들(730)이 상기 복수의 제2 반도체 칩들(700) 중 상기 적어도 하나의 제3 면(700b) 상에 배치될 수 있다. 상기 제2 반도체 칩(700)의 상기 제3 면(700b)은 상기 제2 반도체 칩(700)의 상기 제2 면(700a)에 대향할 수 있다. 상기 관통 전극들(720)의 각각은 상기 복수의 제2 반도체 칩들(700) 중 상기 적어도 하나를 관통하여 상기 연결 구조체(CS)에 연결될 수 있고, 상기 제2 칩 패드들(730) 중 대응하는 제2 칩 패드(730)에 연결될 수 있다. 상기 관통 전극들(720)은 금속(일 예로, 구리(Cu))를 포함할 수 있고, 상기 제2 칩 패드(730)는 도전 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 관통 전극들(720) 및 상기 제2 칩 패드들(730)은 상기 복수의 제2 반도체 칩들(700) 중 다른 하나에는 제공되지 않을 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.

제1 몰드막(850)이 상기 재배선층(RDL)과 상기 제1 반도체 칩(600) 사이에 배치될 수 있고, 상기 복수의 제2 반도체 칩들(700) 및 상기 제1 도전 필라(800)의 측면들을 덮을 수 있다. 상기 제1 몰드막(850)은 상기 복수의 제2 반도체 칩들(700)의 각각의 상기 제3 면(700b) 상으로 연장되어 상기 제3 면(700b)을 덮을 수 있다. 상기 제1 몰드막(850)은 상기 제2 칩 패드(730)의 측면을 덮을 수 있다. 상기 제1 몰드막(850)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.

도전 패드들(530)이 상기 재배선층(RDL)의 상면(RDL_U) 상에 배치될 수 있다. 상기 도전 패드들(530)의 각각은 상기 재배선 패턴들(500) 중 대응하는 재배선 패턴들(500)에 연결될 수 있다. 상기 제1 도전 필라(800) 및 상기 제2 칩 패드(730)의 각각은 연결 범프(830)를 통해 상기 도전 패드들(530) 중 대응하는 도전 패드(530)에 연결될 수 있다.

상기 제1 반도체 칩(600)은 상기 제1 도전 필라(800) 및 이에 연결된 도전 패드(530)를 통해 상기 재배선층(RLD)의 상기 재배선 패턴들(500)에 연결될 수 있다. 일부 실시예들에 따르면, 상기 제1 반도체 칩(600)은 상기 복수의 제2 반도체 칩들(700) 중 상기 적어도 하나 내에 배치된 상기 관통 전극들(720) 및 이에 연결된 도전 패드(530)를 통해 상기 재배선층(RLD)의 상기 재배선 패턴들(500)에 연결될 수도 있다. 일부 실시예들에 따르면, 상기 관통 전극들(720) 및 상기 제2 칩 패드들(730)은 상기 복수의 제2 반도체 칩들(700) 중 다른 하나에는 제공되지 않을 수 있고, 이 경우, 상기 복수의 제2 반도체 칩들(700) 중 상기 다른 하나는 상기 제1 반도체 칩(600) 및 상기 제1 도전 필라(800)를 통해 상기 재배선층(RLD)의 상기 재배선 패턴들(500)에 연결될 수 있다. 외부 단자들(520)이 상기 재배선층(RDL)의 하면(RDL_L) 상에 배치될 수 있다. 상기 도전 패드들(530)은 상기 재배선 패턴들(500)을 통해 상기 외부 단자들(520)에 연결될 수 있다.

제2 도전 필라들(860)이 상기 재배선층(RDL)의 상면(RDL_U) 상에 배치될 수 있다. 상기 제2 도전 필라들(860)의 각각은 상기 도전 패드들(530) 중 대응하는 도전 패드(530)에 연결될 수 있다. 상기 제2 도전 필라들(860)은 상기 제1 및 제2 반도체 칩들(600, 700)로부터 수평적으로 이격될 수 있다. 상기 제2 도전 필라들(860)은 금속(일 예로, 구리)를 포함할 수 있다. 제2 몰드막(870)이 상기 제1 및 제2 반도체 칩들(600, 700)과 상기 제2 도전 필라들(860)을 덮을 수 있다. 상기 제2 몰드막(870)은 상기 연결 범프들(830) 사이의 공간을 채울 수 있다. 상기 제2 몰드막(870)은 절연 물질(일 예로, 에폭시계 몰딩 컴파운드)를 포함할 수 있다.

추가적인 범프들(890)이 상기 제2 도전 필라들(860) 상에 각각 배치될 수 있고, 상기 제2 도전 필라들(860)은 상기 추가적인 범프들(890)을 통해 상부 구조체(2000)에 연결될 수 있다. 상기 상부 구조체(2000)는 인터포저 기판, 추가적인 재배선층, 반도체 칩, 또는 반도체 패키지일 수 있다. 상기 상부 구조체(2000)는 상기 제2 도전 필라들(860)을 통해 상기 재배선층(RLD)의 상기 재배선 패턴들(500)에 연결될 수 있다.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims

서로 대향하는 제1 면 및 제2 면을 갖는 하부 반도체 칩;
상기 하부 반도체 칩의 상기 제1 면 상의 상부 반도체 칩;
상기 하부 반도체 칩의 상기 제1 면과 상기 상부 반도체 칩 사이의 제1 절연층;
상기 제1 절연층과 상기 상부 반도체 칩 사이의 제2 절연층; 및
상기 제1 절연층 및 상기 제2 절연층을 관통하고, 상기 하부 반도체 칩 및 상기 상부 반도체 칩에 연결된 연결 구조체를 포함하되,
상기 제1 절연층과 상기 제2 절연층은 서로 접촉하고,
상기 연결 구조체는:
상기 제1 절연층을 관통하고 상기 하부 반도체 칩에 연결되는 제1 연결부; 및
상기 제2 절연층을 관통하고 상기 상부 반도체 칩에 연결되는 제2 연결부를 포함하고,
상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 평행한 제1 방향에 따른 폭을 가지되, 상기 제2 연결부의 폭은 상기 제1 연결부의 폭보다 크고,
상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면에 수직한 제2 방향에 따른 두께를 가지되, 상기 제2 연결부의 두께는 상기 제1 연결부의 두께보다 크고,
상기 제1 절연층은 상기 제1 연결부의 측면 및 상기 제2 연결부의 바닥면과 접촉하고,
상기 하부 반도체 칩은 상기 제1 면에 인접하는 하부 반도체 기판, 및 상기 제2 방향을 따라 상기 하부 반도체 기판을 관통하는 하부 관통 전극을 포함하고,
상기 제1 연결부는 상기 하부 관통 전극 상에 배치되고, 상기 제1 방향을 따라 상기 하부 반도체 기판 상으로 연장되고,
상기 제1 절연층과 상기 제1 연결부 사이의 접촉면은 상기 하부 반도체 기판과 수직적으로 중첩하는 반도체 패키지.
삭제
청구항 1에 있어서,
상기 제1 절연층 및 상기 제2 절연층의 각각은 상기 제2 방향에 따른 두께를 가지되, 상기 제2 절연층의 두께는 상기 제1 절연층의 두께보다 큰 반도체 패키지.
청구항 1에 있어서,
상기 제2 연결부는 상기 제1 방향을 따라 상기 제1 절연층 상으로 연장되고,
상기 제1 절연층은 상기 제2 연결부의 바닥면과 상기 하부 반도체 칩의 상기 제1 면 사이에 개재되는 반도체 패키지.
청구항 1에 있어서,
상기 제1 연결부는 상기 제1 방향으로 서로 대향하는 제1 측면 및 제2 측면을 가지고,
상기 제2 연결부는 상기 제1 연결부의 상기 제1 측면에 대하여 상기 제1 방향으로 돌출되고, 상기 제1 연결부의 상기 제2 측면에 대하여 상기 제1 방향의 반대 방향으로 돌출되는 반도체 패키지.
청구항 5에 있어서,
상기 제2 연결부는 상기 제1 연결부의 상기 제1 측면에 인접하는 제1 바닥면, 및 상기 제1 연결부의 상기 제2 측면에 인접하는 제2 바닥면을 가지고,
상기 제1 절연층은 상기 제1 및 제2 바닥면들의 각각과 상기 하부 반도체 칩의 상기 제1 면 사이에 개재되는 반도체 패키지.
청구항 1에 있어서,
상기 제1 연결부 및 상기 제2 연결부는 서로 동일한 물질을 포함하는 반도체 패키지.
청구항 1에 있어서,
상기 하부 반도체 칩은:
상기 제2 면에 인접하는 하부 회로층을 더 포함하고,
상기 하부 관통 전극은 상기 하부 회로층에 전기적으로 연결되는 반도체 패키지.
청구항 8에 있어서,
상기 상부 반도체 칩은 상기 하부 반도체 칩의 상기 제1 면과 마주하는 제3 면을 가지고,
상기 상부 반도체 칩은 상기 제3 면에 인접하는 상부 회로층을 포함하는 반도체 패키지.
청구항 9에 있어서,
상기 제1 절연층, 상기 제2 절연층, 및 상기 연결 구조체는 상기 하부 반도체 칩의 상기 제1 면과 상기 상부 반도체 칩의 상기 제3 면 사이에 배치되고,
상기 제2 연결부는 상기 상부 회로층 내 상부 배선 패턴들 중 대응하는 상부 배선 패턴에 연결되는 반도체 패키지.