[go: up one dir, main page]

KR20220092009A - 기판 홀을 포함하는 표시장치 - Google Patents

기판 홀을 포함하는 표시장치 Download PDF

Info

Publication number
KR20220092009A
KR20220092009A KR1020200183327A KR20200183327A KR20220092009A KR 20220092009 A KR20220092009 A KR 20220092009A KR 1020200183327 A KR1020200183327 A KR 1020200183327A KR 20200183327 A KR20200183327 A KR 20200183327A KR 20220092009 A KR20220092009 A KR 20220092009A
Authority
KR
South Korea
Prior art keywords
layer
interlayer insulating
insulating layer
light emitting
disposed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020200183327A
Other languages
English (en)
Inventor
손경모
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200183327A priority Critical patent/KR20220092009A/ko
Priority to CN202111542626.1A priority patent/CN114678400A/zh
Priority to US17/554,888 priority patent/US12219811B2/en
Publication of KR20220092009A publication Critical patent/KR20220092009A/ko
Priority to US19/006,750 priority patent/US20250176374A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H01L27/3258—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H01L27/1218—
    • H01L27/124—
    • H01L27/1248—
    • H01L27/1255—
    • H01L27/3225—
    • H01L27/3262—
    • H01L27/3265—
    • H01L51/5253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations
    • H10K59/8731—Encapsulations multilayered coatings having a repetitive structure, e.g. having multiple organic-inorganic bilayers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예에 따른 표시장치는 표시 영역과 적어도 하나 이상의 비표시 영역을 포함하는 기판을 포함할 수 있다. 기판 상의 표시 영역 내에 배치된 발광소자를 포함할 수 있다. 표시 영역에 제1 박막 트랜지스터를 포함할 수 있다. 제1 박막 트랜지스터 상부에 제2 박막 트랜지스터가 위치할 수 있다. 적어도 하나 이상의 비표시 영역에는 관통 영역 및 분리 영역이 위치할 수 있다. 분리 영역에 위치하며, 발광소자의 유기발광층의 연결을 끊도록 구비된 분리 구조물을 포함할 수 있다. 분리 구조물의 하부에는 요철패턴을 포함할 수 있다. 요철패턴의 폭은 분리 구조물의 폭보다 작게 형성될 수 있다.

Description

기판 홀을 포함하는 표시장치{Display apparatus having a substrate hole}
본 발명은 기판을 관통하는 기판 홀을 포함하는 표시장치에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Apparatus)가 개발되고 있다.
일반적으로 모니터, TV, 노트북, 디지털 카메라와 같은 전자 기기는 이미지를 구현하는 디스플레이 장치를 포함한다. 예를 들어, 디스플레이 장치는 발광 소자들을 포함할 수 있다. 각 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 각 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다.
디스플레이 장치에는 카메라, 스피커 및 센서와 같은 주변 기기가 내장될 수 있다. 예를 들어, 디스플레이 장치는 발광 소자들을 지지하는 소자 기판을 관통하는 기판 홀을 포함할 수 있다. 기판 홀은 발광 소자들 사이에 위치할 수 있다. 주변 기기는 기판 홀 내에 삽입될 수 있다.
그러나, 디스플레이 장치에서는 기판 홀을 통해 외부의 수분이 침투할 수 있다. 기판 홀을 통해 침투한 외부 수분은 발광층을 통해 기판 홀에 인접한 발광 소자로 이동할 수 있다. 이에 따라, 디스플레이 장치에서는 기판 홀을 통해 침투한 외부 수분에 의해 기판 홀에 인접한 발광 소자들이 손상될 수 있다.
본 발명이 해결하고자 하는 과제는 기판 홀을 통해 침투한 외부 수분에 의한 발광 소자의 손상을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같이 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 표시 영역과 적어도 하나 이상의 비표시 영역을 포함하는 기판을 포함할 수 있다. 기판 상의 표시 영역 내에 배치된 발광소자를 포함할 수 있다. 표시 영역에 제1 박막 트랜지스터를 포함할 수 있다. 제1 박막 트랜지스터 상부에 제2 박막 트랜지스터가 위치할 수 있다. 적어도 하나 이상의 비표시 영역에는 관통 영역 및 분리 영역이 위치할 수 있다. 분리 영역에 위치하며, 발광소자의 유기발광층의 연결을 끊도록 구비된 분리 구조물을 포함할 수 있다. 분리 구조물의 하부에는 요철패턴을 포함할 수 있다. 요철패턴의 폭은 분리 구조물의 폭보다 작게 형성될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어있다.
본 발명의 실시예에 따른 표시 장치는 기판 홀 영역의 분리 영역에 있는 분리 구조물 하부에 요철패턴을 배치하여 분리 구조물 상부의 발광 스택을 완전히 분리할 수 있다. 수분의 침투경로가 되는 발광 스택을 분리시켜 표시 영역의 발광 소자가 수분에 의해 불량이 발생하는 현상을 최소화할 수 있다. 이를 통해 소자의 신뢰성을 향상시켜 고품질의 표시 장치를 제공할 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 발명의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 발명의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 발명의 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 도면으로, 본 명세서의 실시예에 따른 표시 패널의 전면을 나타내는 도면이다.
도 2는 도 1의 A구역을 확대하여 표시영역을 도시한 평면도이다.
도 3은 도 2의 I-I'을 따라 자른 서브픽셀의 단면도이다.
도 4는 도 1의 B구역을 확대하여 카메라 홀을 확대도시한 평면도이다.
도 5는 도 4의 II-IV를 따라 자른 카메라 홀영역의 단면도이다.
도 6은 본 명세서의 일 실시예를 나타내는 단면도로 도 5의 D구역을 확대한 도면이다.
도 7은 본 명세서의 다른 실시예를 나타내는 단면도로 도 5의 D구역을 확대한 도면이다.
도 8은 본 명세서의 다른 실시예를 나타내는 단면도로 도 5의 D구역을 확대한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 명세서에서 “표시장치”는 표시패널과 표시패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 모듈(OLED Module), 양자점 모듈(Quantum Dot Module)과 같은 협의의 표시장치를 포함할 수 있다. 그리고, LCM, OLED 모듈, QD 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 자동차용 장치(automotive display) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment display), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic device) 등과 같은 세트 전자장치(set electronic device) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 표시장치는 LCM, OLED 모듈, QD 모듈 등과 같은 협의의 디스플레이 장치 자체, 및 LCM, OLED 모듈, QD 모듈 등을 포함하는 응용제품 또는 최종소비자 장치인 세트 장치까지 포함할 수 있다.
그리고, 경우에 따라서는, 표시패널과 구동부 등으로 구성되는 LCM, OLED 모듈, QD 모듈을 협의의 “표시장치”로 표현하고, LCM, OLED 모듈, QD 모듈을 포함하는 완제품으로서의 전자장치를 “세트장치”로 구별하여 표현할 수도 있다. 예를 들면, 협의의 표시장치는 액정(LCD), 유기발광(OLED) 또는 양자점(Quantum Dot)의 표시패널과, 표시패널을 구동하기 위한 제어부인 소스 PCB를 포함하며, 세트장치는 소스 PCB에 전기적으로 연결되어 세트장치 전체를 제어하는 세트 제어부인 세트 PCB를 더 포함하는 개념일 수 있다.
본 실시예에 사용되는 표시패널은 액정표시패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시패널, 양자점(QD: Quantum Dot) 표시패널 및 전계발광 표시패널(electroluminescent display panel) 등의 모든 형태의 표시패널이 사용될 수 있으며, 본 실시예의 유기전계발광(OLED) 표시패널용 플렉서블 기판과 하부의 백플레이 지지구조로 베젤 벤딩을 할 수 있는 특정한 표시패널에 한정되는 것은 아니다. 그리고, 본 명세서의 실시예에 따른 표시장치에 사용되는 표시패널은 표시패널의 형태나 크기에 한정되지 않는다.
더 구체적으로, 표시패널이 유기전계발광(OLED) 표시패널인 경우에는, 다수의 게이트 라인과 데이터 라인, 및 게이트 라인과 데이터 라인의 교차 영역에 형성되는 픽셀(Pixel)을 포함할 수 있다. 그리고, 각 픽셀에 선택적으로 전압을 인가하기 위한 소자인 박막 트랜지스터를 포함하는 어레이와, 어레이 상의 유기 발광 소자(OLED)층, 및 유기 발광 소자층을 덮도록 어레이 상에 배치되는 봉지 기판 또는 봉지층(Encapsulation) 등을 포함하여 구성될 수 있다. 봉지층은 외부의 충격으로부터 박막 트랜지스터 및 유기 발광 소자층 등을 보호하고, 유기 발광 소자층으로 수분이나 산소가 침투하는 것을 방지할 수 있다. 그리고, 어레이 상에 형성되는 층은 무기발광층(inorganic light emitting layer), 예를 들면 나노사이즈의 물질층(nano-sized material layer) 또는 양자점(quantum dot) 등을 포함할 수 있다.
본 명세서에서 도 1은 표시장치들 내에 통합될 수도 있는 예시적인 유기전계발광(OLED) 표시 패널(100)을 예시한다.
도 1은 본 명세서의 실시예에 따른 표시 패널(100)의 평면도를 나타내는 도면이다. 도 1은 표시장치들 내에 통합 될 수 있는 예시적인 유기전계발광 디스플레이(OLED) 패널(100)을 예시한다. 도 1을 참조하면, 유기전계발광 표시 패널(100)은 카메라 및 센서의 홀(CH)이 표시영역(DA)의 내부에 배치되어 비표시영역(Non-display area)인 베젤영역을 줄이고 표시영역(DA)을 극대화할 수 있다. 표시영역(DA)을 극대화한 디자인의 제품은 사용자의 화면 몰입도를 극대화하여 심미적으로 더 선호될 수 있다.
카메라 및 센서의 홀(CH)은 도 1에 표현된 것처럼 1개의 구멍일 수 있으나 이에 한정되지 않고, 다양하게 배치될 수 있다. 예를 들면, 한 개 내지 두 개의 홀이 표시영역(DA) 내부에 배치되어 첫 번째 홀에는 카메라, 두 번째 홀에는 거리감지센서 내지 안면 인식 센서와 광각카메라가 배치될 수도 있다.
도 2는 도 1의 표시 패널(100)의 표시영역(DA)의 일부인 A영역을 확대한 것으로, 표시영역(DA)에 배치된 서브픽셀들의 평면 형상을 도시하였다.
도 2에서는 표시영역(DA)에 다수의 애노드(151)들이 배치되어 있고, 애노드(151)와 애노드(151) 사이 영역에 뱅크(154)가 채워질 수 있다. 뱅크(154)는 애노드(151)의 모서리 부분을 덮도록 배치될 수 있고, 애노드(151)의 중간영역만 유기 발광 스택과 접하도록 하여 서브픽셀의 발광영역을 정의하는 기능을 할 수 있다. 뱅크(154)가 배치된 영역 중 일부분에 스페이서(155)가 배치될 수 있다. 스페이서(155)는 전체 표시 패널(100)에서 일정한 밀도를 가지도록 배치될 수 있다. 스페이서(155)는 유기 발광 스택을 형성하기 위해 증착 공정을 진행할 때 서브픽셀별로 유기층을 가려주거나 개방시켜주는 증착용 마스크가 디스플레이 배널(100)에 직접 닿지 않도록 마스크를 지지해주는 역할을 할 수 있다. 도 2는 서브픽셀이 도트(dot)형으로 배치되는 펜타일타입(Pentile Type)의 평면구조를 예로 들었으나, 이에 한정되지 않고 리얼타입(Real Type)의 평면구조도 대응될 수 있다.
도 3은 도 2의 I-I'의 서브픽셀의 단면구조를 도시한 것이다.
도 3을 참조하면, 기판(101), 멀티 버퍼층(102), 하부 버퍼층(103)을 구비할 수 있고, 하부 버퍼층(103) 상에 제1 박막 트랜지스터(120)가 배치될 수 있다. 제1 박막 트랜지스터(120)를 구성하는 제1 반도체층(123)과 제1 반도체층(123) 상에 제1 게이트 전극(122)과 절연을 위한 하부 게이트 절연막(104)이 배치될 수 있다. 제1 게이트 전극(122)상에 제1 하부 층간 절연막(105)과 제2 하부 층간 절연막(106)이 순차적으로 배치될 수 있고, 상부 버퍼층(107)이 배치될 수 있다.
멀티 버퍼층(102)은 기판(101)에 침투한 수분 또는 산소가 확산되는 것을 지연시킬 수 있고, 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 적어도 1회 교대로 적층되어 이루어질 수 있다.
하부 버퍼층(107)은 제1 반도체층(123)을 보호하며, 기판으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행할 수 있다. 이 하부 버퍼층(107)은 a-Si, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등으로 형성될 수 있다.
제1 박막 트랜지스터(120)의 제1 반도체층(123)은 다결정 반도체층으로 이루어 질 수 있고, 제1 반도체층(123)은 채널 영역, 소스 영역 및 드레인 영역을 구비할 수 있다.
다결정 반도체층은 비정질 반도체층 및 산화물 반도체층 보다 이동도가 높아, 에너지 소비 전력이 낮고 신뢰성이 우수하다. 이러한 장점으로 구동 트랜지스터에 다결정 반도체층이 사용될 수 있다.
제1 게이트 전극(122)은 하부 게이트 절연막(104)상에 배치될 수 있고, 제1 반도체층(123)과 중첩되도록 배치될 수 있다.
상부 버퍼층(107)의 상에 제2 박막 트랜지스터(130)가 배치될 수 있고, 제2 박막 트랜지스터(130)에 대응되는 영역의 하부에 차광층(136)이 배치될 수 있다. 도 3을 참조하면, 제2 박막 트랜지스터(130)에 대응되는 영역의 제1 하부 층간 절연막(105) 상에 차광층(136)이 배치되고, 제2 박막 트랜지스터(130)의 제2 반도체층(133)이 차광층(136)과 중첩되도록 제2 하부 층간 절연막(106)과 상부 버퍼층(107) 상에 배치될 수 있다. 제2 반도체층(133)의 상부에 제2 게이트 전극(132)과 제2 반도체층(133)을 절연시켜주기 위한 상부 게이트 절연막(137)이 배치될 수 있고 이어서 제1 상부 층간 절연막(108)이 제2 게이트 전극(132)상에 배치될 수 있다. 제1 상부 층간 절연막(108)의 상부에는 제2 상부 층간 절연막(109)이 배치될 수 있다. 제1 게이트 전극(122)과 제2 게이트 전극(132)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 및 제2 하부 층간 절연막(105,106)은 제1 상부 층간 절연막(108)에 비해 수소 입자 함유량이 높은 무기막으로 형성될 수 있다. 예를 들어, 제1 및 제2 하부 층간 절연막(105, 106)은 NH3가스를 이용한 증착 공정으로 형성되는 질화 실리콘(SiNx)으로 이루어지고, 제1 상부 층간 절연막(108)은 산화 실리콘(SiOx)로 형성될 수 있다. 제1 및 제2 하부 층간 절연막(105, 106)에 포함된 수소 입자는 수소화 공정 시 다결정 반도체층으로 확산되어 다결정 반도체층 내의 공극을 수소로 채워줄 수 있다. 이에 따라, 다결정 반도체층은 안정화를 이룰 수 있어 제1 박막 트랜지스터(120)의 특성 저하를 방지할 수 있다. 제1 박막 트랜지스터의(120)의 제1 반도체층(123)의 활성화 및 수소화 공정 이후에 제2 박막 트랜지스터(130)의 제2 반도체층(133)이 형성될 수 있고, 이때 제2 반도체층(133)은 산화물 반도체로 형성될 수 있다. 제2 반도체층(133)은 제1 반도체층(123)의 활성화 및 수소화 공정의 고온 분위기에 노출되지 않으므로, 제2 반도체층(133)의 손상을 방지할 수 있어 신뢰성이 향상될 수 있다. 제1 상부 층간 절연막(108) 상에는 제2 상부 층간 절연막(109)이 위치할 수 있다. 제2 상부 층간 절연막(109)은 절연성 물질을 포함할 수 있다. 제2 상부 층간 절연막(109)은 제1 상부 층간 절연막(108)과 다른 물질을 포함할 수 있다. 예를 들어, 제2 상부 층간 절연막(109)은 실리콘 질화물계(SiNx) 물질을 포함할 수 있다. 제1 상부 층간 절연막(108) 및 제2 상부 층간 절연막(109)이 배치된 후, 제1 박막 트랜지스터의 소스 및 드레인 영역에 대응되도록 제1 소스 컨택홀(125S)과 제1 드레인 컨택홀(125D)이 형성되고, 제2 트랜지스터(130)의 소스 및 드레인 영역에 대응되도록 제2 소스 컨택홀(135S)과 제2 드레인 컨택홀(135d)이 각각 형성될 수 있다. 도 3을 참조하면, 제1 소스 컨택홀(125S)과 제1 드레인 컨택홀(125D)은 상부 층간 절연막(109)부터 하부 게이트 절연막(104)까지 연속적으로 홀이 형성될 수 있고, 제2 박막 트랜지스터(130)에도 제2 소스 컨택홀(135S)과 제2 드레인 컨택홀(135D)을 형성할 수 있다. 제1 박막 트랜지스터(120)에 대응되는 제1 소스 전극(121), 제1 드레인 전극(124)과 제2 박막 트랜지스터(130)에 대응되는 제2 소스 전극(131), 제2 드레인 전극(134)을 동시에 형성할 수 있고, 이를 통해 제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(130) 각각의 소스 및 드레인 전극을 형성하는 공정 횟수를 줄일 수 있다.
제1 소스 및 드레인 전극(121, 124)과 제2 소스 및 드레인 전극(131, 134)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디늄(Nd) 및 구리(Cu)중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 박막 트랜지스터(120)와 제2 박막 트랜지스터(130)의 사이에 스토리지 커패시터(140)가 배치될 수 있다. 스토리지 커패시터(140)는 도 3에 도시된 바와 같이, 제1 하부 층간 절연막(105)을 사이에 두고 스토리지 하부 전극(141)과 스토리지 상부 전극(142)이 중첩됨으로써 형성될 수 있다.
스토리지 하부 전극(141)은 하부 게이트 절연막(104)상에 위치하며, 제1 게이트 전극(122)와 동일층에 동일 재질로 형성될 수 있다. 스토리지 상부 전극(142)은 스토리지 공급라인(143)을 통해 픽셀회로와 전기적으로 연결될 수 있다. 스토리지 상부 전극(142)는 차광층(136)과 동일층에 동일 재질로 형성될 수 있다. 이러한 스토리지 상부전극(142)은 제2 하부 층간 절연막(106), 상부 버퍼층(107), 상부 게이트 절연층(137), 제1 상부 층간 절연막(108) 및 제2 상부 층간 절연막(109)을 관통하는 스토리지 컨택홀(144)을 통해 노출되어 스토리지 공급 라인(143)과 접속된다. 한편, 스토리지 상부 전극(142)는 도 3에 도시된 바와 같이 차광층(136)과 이격되어 있으나, 서로 연결된 일체형으로 형성될 수도 있다. 스토리지 공급라인(143)은 제1 소스 및 드레인 전극(121, 124) 과 제2 소스 및 드레인 전극(131, 134)와 동일 편면 상에 동일 재질로 형성될 수 있고, 이로 인해 스토리지 공급라인(143)은 제1 소스 및 드레인 전극(121, 124) 과 제2 소스 및 드레인 전극(131, 134)과 동일 마스크 공정으로 동시에 형성 가능하다.
제1 소스 및 드레인 전극(121, 124), 제2 소스 및 드레인 전극(131, 134), 스토리지 공급 라인(143)이 형성된 기판(101)상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써, 보호막(110)이 형성될 수 있다. 보호막(110)이 형성된 기판(101)상에 제1 평탄화층(111)이 형성될 수 있다. 구체적으로, 보호막(110)이 형성된 기판(101)상에 아크릴계 수지와 같은 유기 절연 물질이 전면 도포됨으로써 제1 평탄화층(111)이 배치될 수 있다.
보호층(110)과 제1 평탄화층(111)을 배치하고 포토리소그래피 공정을 통해 제1 박막 트랜지스터(120)의 제1 소스 전극(121) 또는 제1 드레인 전극(124)을 노출하는 컨택홀을 형성할 수 있다. 제1 드레인 전극(124)을 노출하는 컨택홀 영역에 Mo, Ti, Cu, AlNd, Al 및 Cr 또는 이들의 합금으로 된 물질로 연결전극(145)을 배치할 수 있다.
연결전극(145)상에 제2 평탄화층(112)이 배치될 수 있고 제2 평탄화층(112)에 연결전극(145)을 노출시키는 컨택홀을 형성하여 제1 박막 트랜지스터(120)와 연결되는 발광소자(150)를 배치할 수 있다
발광소자(150)는 제1 박막 트랜지스터(120)의 제1 드레인 전극(124)와 접속된 애노드 전극(151)과, 애노드 전극(151)상에 형성되는 적어도 하나의 발광 스택(152)과, 발광 스택(152)상에 형성된 캐소드 전극(153)을 구비할 수 있다.
발광 스택(152)은 정공 주입층, 정공 수송층,. 발광층, 전자 수송층, 전자 주입층을 포함할 수 있고, 복수의 발광층이 중첩된 텐덤(Tandem)구조에서는 발광층과 발광층 사이에 전하생성층이 추가로 배치될 수 있다. 발광층의 경우 서브 화소마다 다른 색을 발광하는 경우가 있을 수 있다. 예를 들면 빨강(Red)용 발광층, 녹색(Green)용 발광층, 파랑(Blue)용 발광층이 각 서브 화소별로 별도 형성될 수 있다. 하지만 각 화소별로 색상구분없이 백색발광을 하도록 공통발광층이 형성되고, 색을 구분해주는 컬러필터(Color filter)가 별도 구비될 수 있다. 개별 발광층이 형성되는 것을 제외하면 대체로 발광 스택(152)은 공통층으로 구비되어 각 서브 화소별로 동일하게 배치될 수 있다.
애노드 전극(151)은 제2 평탄화층(112)을 관통하는 컨택홀을 통해 노출된 연결전극(145)과 접속될 수 있다. 애노드 전극(151)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)와 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어진다. 예를 들면, 애노드 전극(151)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다. 이러한 애노드 전극(151)은 뱅크(154)에 의해 마련된 발광 영역뿐만 아니라 제1 및 제2 트랜지스터(120, 130)와 스토리지 커패시터(140)가 배치된 화소 회로 영역과 중첩되도록 제2 평탄화층(112)상에 배치됨으로써 발광 면적이 증가될 수 있다.
발광 스택(152)은 애노드 전극(151) 상에 정공 수송층, 유기 발광층, 전자 수송층 순으로 또는 역순으로 적층되어 형성될 수 있다. 이외에도 발광 스택(152)은 전하 생성층을 더 구비 및 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다.
뱅크(154)는 애노드 전극(151)을 노출시키도록 형성될 수 있다. 이러한 뱅크(154)는 포토 아크릴 같은 유기물질로 형성될 수 있으며, 반투명한 재질일 수 있으나 이에 한정되지 않고 서브 화소간 광 간섭을 방지하기 위해 불투명 재질로 형성될 수도 있다.
캐소드 전극(153)은 발광 스택(152)를 사이에 두고 애노드 전극(151)과 대향하도록 발광 스택(152)의 상부면에 형성될 수 있다. 캐소드 전극(153)은 전면 발광형 유기 발광 표시장치에 적용되는 경우, 인듐-틴-옥사이드(ITO), 인듐-징크-옥사이드(IZO) 또는 마그네슘-은(Mg-Ag)을 얇게 형성하여 투명 도전막으로 형성될 수 있다.
캐소드 전극(153)상에는 발광 재료와 전극 재료의 산화를 방지하기 위하여, 외부로부터의 산소 및 수분 침투를 막는 봉지층(170)이 위치할 수 있다. 발광스택(152)이 수분이나 산소에 노출되면, 발광 영역이 축소되는 화소 수축(pixel shrinkage) 현상이 나타나거나, 발광 영역 내 흑점(dark spot)이 생길 수 있다. 봉지 층(encapsulation layer)은 유리, 금속, 산화 알루미늄(AlOx) 또는 실리콘(Si) 계열 물질로 이루어진 무기막으로 구성되거나, 또는 유기막과 무기막이 교대로 적층된 구조일 수도 있다. 이때, 제1 및 제2 무기 절연막(171, 173)은 수분이나 산소의 침투를 차단하는 역할을 하고, 유기막(172)은 제1 및 제2 무기 절연막(171, 173)의 표면을 평탄화하는 역할을 한다. 유기막(172)은 이물 보상층으로 칭할 수 있다. 봉지층을 여러 겹의 박막 층으로 형성하면, 단일 층일 경우에 비해 수분이나 산소의 이동 경로가 길고 복잡하게 되어 유기발광소자까지 수분/산소가 침투하는 것이 어려워진다.
배리어 필름이 봉지층(170) 상에 위치하여 기판(101) 전체를 봉지할 수도 있다. 배리어 필름은 위상차 필름 또는 광등방성 필름일 수 있다. 이 때 접착 층이 배리어 필름과 봉지층(170) 사이에 위치할 수 있다. 접착 층은 봉지층(170)과 배리어 필름을 접착시킨다. 접착 층은 열 경화형 또는 자연 경화형의 접착제일 수 있다. 예를 들어, 접착 층은 B-PSA(Barrier pressure sensitive adhesive)와 같은 물질로 구성될 수 있다.
도 4는 도 1의 카메라 홀(CH)영역에 해당하는 B영역을 확대한 평면도이다. 도 4를 참조하면, 중앙에 커다란 원형 공간이 있고 이곳에 카메라 모듈이 배치될 수 있다. 카메라 홀(CH)영역은 패널 완성 단계에서 레이저로 제거될 수 있다. 따라서 카메라 홀(CH)영역은 일부를 제외하고 기판(101)이 제거 될 수 있다. 카메라 홀(CH)영역과 표시 영역(AA)의 사이에 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에 카메라 홀(CH) 영역 주변으로 댐구조(300)와 구조물(200)이 배치될 수 있다. 도 4를 참조하면, 댐구조(300)는 제1 댐(301)과 제2 댐(302)로 구성될 수 있고, 분리구조(200)는 제1 분리부(201)와 제2 분리부(202)로 구성될 수 있다. 카메라 홀(CH)영역을 중심으로 제1 댐(301), 제1 분리부(201), 제2 댐(302) 및 제2 분리부(202)가 순차적으로 배치될 수 있다. 일반적으로 댐구조는 표시 패널(100)의 외곽부에 봉지층의 일부인 이물 보상층(172)이 표시 패널(100)의 외곽부 끝단까지 흘러내리는 것을 방지하여, 표시 패널(100)을 구성하는 상부 기판과 하부 기판의 접착력을 유지하는 것을 목적으로 할 수 있다. 카메라 홀(CH)영역 주변부의 댐구조(300) 역시 발광 소자(150)를 보호하기 위해, 예를 들면, 봉지층(170)의 이물 보상층(172)이 카메라 홀(CH)영역으로 침범 또는 누출되는 것을 방지하기 위하여 제1 댐(301)과 제2 댐(302)같은 복수의 구조물로 형성될 수 있다. 본 명세서는 두 개의 댐을 제안하였지만, 이에 한정되지 않고, 공간의 배치에 따라 추가 댐 배치가 가능할 수 있다. 도 4를 참조하면, 제1 댐(301)과 제2 댐(302)의 내측에 제1 분리부(201)와 제2 분리부(202)가 배치될 수 있다. 제1 분리부(201)와 제2 분리부(202)는 카메라 홀(CH)영역으로부터 유입될 수 있는 수분 내지 산소로부터 표시영역의 발광 소자(150)를 보호하기 위한 용도로 배치될 수 있다. 발광 소자(150)를 위한 발광 스택(152)은 표시 패널(100)의 전면에 증착될 수 있는데, 카메라 홀(CH)영역에도 균일하게 증착될 수 있다. 발광 스택(152)은 유기성 물질의 특성상 수분과 산소에 반응성과 전파성이 높아서 표시영역(AA)의 발광 소자(150)에 수분과 산소를 전달할 수 있다. 이를 방지하기 위해 제1 및 제2 분리부(201, 202)는 발광 스택(152)이 부분적으로 분리되도록 할 수 있다. 이에 대한 자세한 설명은 후술할 도 6 내지 도 8에서 기재하겠다. 본 명세서는 두 개의 분리구조를 설명하지만, 이에 한정되지 않는다.
카메라 홀(CH) 영역 인근의 비표시 영역(NA)에는 댐구조(300)과 분리 구조물(200)외에도 다양한 배선들이 배치될 수 있다. 카메라 홀(CH)영역의 배치로 인해 해당영역의 발광 소자(150) 및 화소 회로가 제거되었지만 카메라 홀(CH)영역을 기준으로 상하좌우에 배치된 발광 소자(150)와 화소 회로는 전기적으로 연결되어 있어야 된다. 이를 위해, 카메라 홀(CH) 영역 인근의 비표시 영역(NA)에 고전위 전원배선(PL)과 게이트 배선(SL) 등이 카메라 홀(CH) 영역을 우회하여 상하좌우로 연결되도록 배치될 수 있다.
도 5는 도 4의 II-IV의 구조를 도시한 단면도이다. 카메라 홀(CH)영역 주변으로 제1 댐(301)과 제2 댐(302)이 폐회로 형태로 배치되고, 제1 댐(301)과 제2 댐(302) 사이에 제1 분리부(201)가 폐회로 형태로 배치될 수 있다. 카메라 홀(CH)영역 인근의 단면을 보면, 기판(101)과 표시 영역(AA)에 존재하는 다양한 절연막들이 배치될 수 있다. 예를 들면, 멀티 버퍼층(102), 하부 버퍼층(103), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 및 제2 상부 층간 절연막(109) 등이 순차적으로 기판(101)상부에 적층될 수 있다. 카메라 홀(CH)영역은 제품에 적용될 카메라의 크기에 따라 달라질 수 있고, 해당 영역은 비어있는 공간처럼 도시하였으나, 일부 절연막이나 배선구조물이 배치될 수도 있다. 다만, 레이저로 카메라 홀(CH)영역을 제거 시 완성제품에 남지 않는 더미영역이라 별도의 표현은 생략하였다. 레이저는 카메라 홀(CH) 영역의 형태를 따라 원형 내지 타원형으로 조사될 수 있고, 레이저 조사를 통해 기판(101)을 포함한 기판 상부의 영역이 모두 제거될 수 있다. 실제 카메라 홀(CH)영역과 레이저 조사영역은 차이가 있을 수 있고, 예를 들면, 카메라 홀(CH)영역에서 레이저 조사 영역은 내측으로 약 100㎛ 안쪽 영역일 수 있다. 이렇게 레이저 조사 영역과 카메라 홀(CH)영역에 차이가 있어야 레이저 조사 시 카메라 홀(CH)영역의 절연층이 데미지를 입지 않을 수 있다. 레이저는 피코초(Picosecond) 레이저나 펨토초(Femtosecond) 레이저를 사용할 수 있으며, 이에 한정되는 것은 아니다. 레이저는 특정 물질에 에너지를 가하여 발생하는 빛을 증폭시켜 유도방출 되는 빛을 이용하는 것으로서, 전파와 같은 특성을 가지고 단색광에 지향성을 가져서, 통신용이나 의료용, 산업용에 사용되고 있다. 레이저를 이용하면, 원하는 부위에 패턴을 형성하거나 특정부위를 쉽게 제거할 수 있다. 앞서 기재한 피코초(Picosecond) 레이저와 펨토초(Femtosecond) 레이저는 레이저의 조사시간을 기준으로 구분할 수 있다. 피코초(Picosecond)와 펨토초(Femtosecond)는 시간의 단위로 피코초(Picosecond)는 1조 분의 1초(10-12 sec)이고 펨토초(Femtosecond)는 1000조 분의 1초(10-15 sec)로 사람이 인지하기 힘든 아주 짧은 시간이다. 레이저를 시간단위로 구분하는 이유는 피코초(Picosecond) 레이저의 한 펄스(Pulse)가 조사되는 시간이 1조분의 1초이고, 펨토초(Femtosecond) 레이저의 한 펄스(Pulse)가 조사되는 시간이 1000조분의 1초이기 때문이다. 레이저는 에너지를 이용하여 패턴을 형성하거나 제거하는 것으로서, 레이저의 에너지가 피사체에 조사되면 열에너지가 피사체를 녹여서 패턴을 형성하게 된다. 펄스가 조사되는 시간이 길면 길수록, 패턴을 형성한 부분의 인근으로 전달되는 열효과(Thermal effect)가 발생할 수 있다. 이러한 열효과는 피사체의 레이저 조사 영역 주변에 열이 누적되어, 설정된 패턴보다 큰 주변영역까지 열에 의해 타거나 변형될 수 있다. 이러한 레이저의 특징으로 인하여 레이저가 조사되는 영역이 절연막과 겹치거나 인접하다면 레이저의 열에너지가 절연막에도 변형을 일으킬 수 있다. 절연막의 변형에 의해 크랙이 발생하고, 크랙이 절연막을 통해 전파되어 박리가 발생하거나 이로 인한 수분과 산소의 침투가 발생할 수 있다. 예를 들면, 멀티 버퍼층(102), 하부 버퍼층(103), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 및 제2 상부 층간 절연막(109)등의 절연막에 변형이나 박리를 방지하기 위해 레이저 조사 위치로부터 약 100㎛ 정도 거리를 두고 절연막들을 모두 제거할 수 있다. 도 6을 참조하면, 제1 댐(301)내지 제2 댐(302)는 전체 폭이 약 50㎛ 정도 일 수 있고, 좌우 측면은 완만한 경사를 가지되 중심영역에서 가파른 경사를 가지는 모자 형태의 구조일 수 있다. 예를 들면, 댐의 폭은 약 30 내지 60㎛ 정도일 수 있으나 이에 한정되지 않는다. 이때 가파른 경사를 가지는 중심영역의 폭은 약 25㎛정도일 수 있으나, 이에 한정되지 않는다. 제1 댐(301)내지 제2 댐(302)는 제2 평탄화층(112), 뱅크(154), 및 스페이서(155)를 적층하여 형성할 수 있으나, 이에 한정되지 않고 제1 평탄화층(111)을 더 포함하거나 다른 층을 더 포함하여 배치할 수 있다.
제1 내지 제2 댐(301, 302)과 제1 분리부(201)가 배치된 영역 상에 표시 영역(AA)과 동일하게 봉지층(170)이 배치될 수 있고, 제1 무기 절연막(171), 이물 보상층(172), 제2 무기 절연막(172)을 포함할 수 있다. 다만, 이물 보상층(172)은 제2 댐(302)인근 영역의 일부에만 있을 수 있고, 제1 댐(301)영역까지는 배치되지 않을 수 있다.
도 6은 본 명세서의 일 실시예를 나타내는 단면도로 도 5의 D영역을 확대한 도면이다.
도 6을 참조하면, 표시 영역과 카메라가 위치하는 관통 영역의 사이에는 분리 영역이 위치할 수 있다. 분리영역에는 분리 구조물(312)이 위치할 수 있다.
분리 구조물(312)은 발광 스택(152)의 연결을 끊도록 구비된다. 발광 스택(152)이 외부에 노출되면, 수분의 침투 경로가 될 수 있기 때문이다. 분리 영역에서 발광 스택(152)이 외부로 노출될 수 있기 때문에 분리 구조물(312)이 필요하다.
분리 구조물(312)은 제2 박막 트랜지스터(130)의 상부를 평탄화 시키는 제2 평탄화층(112)과 동일한 물질로 형성될 수 있다. 즉, 분리 구조물(312)은 제2 상부 층간 절연막(109)의 상부에 제2 평탄화층(112)으로 기둥 모양처럼 형성될 수 있다. 그리고 분리 구조물(312)의 외곽 부분의 아래에 있는 제2 상부 층간 절연막(109)이 제거될 수 있다. 제거 과정은 건식 식각(dry etching) 또는 습식 식각(wet etching) 공정으로 수행될 수 있다.
분리 구조물(312) 외곽 부분 아래의 제2 상부 층간 절연막(109)이 안쪽으로 더 들어가도록 제거(언더 컷(under cut))되면, 분리 구조물(312) 상부에 증착되는 층(예: 152)은, 분리 구조물(312)의 외곽 부분 아래를 전부 덮지 못하고, 도면과 같이 그 연결이 끊어지게 된다. 이와 같은 현상을 이용하여 분리 구조물(312)의 아래 층을 일부 제거함으로써 특정 층을 단절시키는 것이 가능하다. 전술하였듯이, 발광 스택(152)은 수분의 전달 경로가 되어 표시장치의 불량을 유발할 수 있으므로, 발광 스택(152)을 완전히 분리하는 것이 중요하다. 발광 스택(152)을 완전히 분리하기 위해서는 전술하였듯이, 분리 구조물(312)의 하부에 있는 제2 상부 층간 절연막(109)을 일부 제거하여 언더 컷(under cut)을 구현해야 한다. 또한 언더 컷(under cut) 구조의 높이를 크게 할수록 발광 스택(152)의 분리는 유리해질 수 있다. 즉, 제2 상부 층간 절연막(109)의 두께를 크게 형성하여 언더 컷(under cut) 구조의 높이를 크게 할 수 있다. 그러나 표시 영역(AA)에서는 제2 박막 트랜지스터(130)의 제2 반도체층(133) 상에 위치하는 제2 상부 층간 절연막(109)의 두께를 분리 영역에서 발광 스택(152)의 분리를 위해 두껍게 형성하면 제2 박막 트랜지스터(130)의 제2 반도체층(133)의 열화가 발생할 수 있다. 즉, 실리콘 질화물계(SiNx) 물질을 포함하는 제2 상부 층간 절연막(109)의 두께가 커지면 제2 상부 층간 절연막(109)의 수소함량이 증가하여 산화물 반도체로 이루어진 제2 박막 트랜지스터(130)의 제2 반도체층(133)의 열화가 발생하게 된다. 그러므로 제2 상부 층간 절연막(109)의 두께를 늘려 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리를 증가시키는 것은 한계가 있다.
본 명세서의 일 실시예에서는 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리를 증가시키기 위해 제1 상부 층간 절연막(108)의 하부에 요철패턴(332)을 배치할 수 있다.
요철패턴(332)은 제1 상부 층간 절연막(108)과 상부 게이트 절연막(137) 사이에 위치할 수 있다. 요철패턴(332)은 표시 영역(AA)에 배치되는 제2 박막 트랜지스터(130)의 제2 게이트 전극(132)과 동일한 마스크 공정을 통해 형성될 수 있다. 즉, 요철패턴(332)은 제2 게이트 전극(132)과 동일한 평면에 동일한 물질로 형성될 수 있다. 예를 들어, 요철패턴(332)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
요철패턴(332)은 상부에 있는 제2 상부 층간 절연막(109)과 대응되는 크기로 형성할 수 있다. 요철패턴(332)은 제2 상부 층간 절연막(109)의 두께를 보상하는 기능을 하기 때문에 제2 상부 층간 절연막(109)의 폭과 같거나 작게 형성할 수 있다. 즉, 요철패턴(332)은 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩하지 않도록 형성되는 것이 바람직하다. 요철패턴(332)이 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩되어 위치할 경우, 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리가 증가하지 않을 수 있다.
이와 같이, 분리 구조물(312)의 하부에 제2 박막 트랜지스터(130)의 제 2 게이트 전극과 동일한 평면에 요철패턴(332)을 배치하여 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면 사이의 거리를 증가시켜 분리 구조물(312)의 상부에 형성되는 발광 스택(152)의 연결을 완전히 분리시킬 수 있다. 발광 스택(152)이 완전히 분리됨으로써 수분의 전달 경로가 단절되어 표시 장치의 불량을 방지할 수 있다.
도 7은 본 명세서의 다른 실시예를 나타내는 단면도로 도 5의 D구역을 확대한 도면이다.
도 6을 참조하여 함께 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(101), 멀티 버퍼층(102), 하부 버퍼층(103), 하부 게이트 절연막(104), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 제2 상부 층간 절연막(109), 제1 평탄화층(111), 제2 평탄화층(112), 상부 게이트 절연막(137), 발광 스택(152), 캐소드 전극(153), 봉지층(170)은 실질적으로 동일하다. 따라서, 도 6과 실질적으로 동일한 도 7의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 7을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치는 기판(101), 멀티 버퍼층(102), 하부 버퍼층(103), 하부 게이트 절연막(104), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 제2 상부 층간 절연막(109), 상부 게이트 절연막(137), 제1 평탄화층(111), 제2 평탄화층(112), 발광 스택(152), 캐소드 전극(153), 봉지층(170), 요철패턴(336)을 포함할 수 있다.
요철패턴(336)은 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리를 증가시키기 위해 제1 상부 층간 절연막(108)의 하부에 배치할 수 있다.
요철패턴(336)은 제1 하부 층간 절연막(105)과 제2 하부 층간 절연막(106) 사이에 위치할 수 있다. 요철패턴(336)은 표시 영역(AA)에 배치되는 스토리지 커패시터(140)의 상부 전극(142) 또는 제2 박막 트랜지스터(130) 하부에 위치하는 차광층(136)과 동일한 마스크 공정을 통해 형성될 수 있다. 즉, 요철패턴(336)은 스토리지 커패시터(140)의 상부 전극(142) 또는 차광층(136)과 동일한 평면에 동일한 물질로 형성될 수 있다. 예를 들어, 요철패턴(336)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
요철패턴(336)은 상부에 있는 제2 상부 층간 절연막(109)과 대응되는 크기로 형성할 수 있다. 요철패턴(336)은 제2 상부 층간 절연막(109)의 두께를 보상하는 기능을 하기 때문에 제2 상부 층간 절연막(109)의 폭과 같거나 작게 형성할 수 있다. 즉, 요철패턴(336)은 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩하지 않도록 형성되는 것이 바람직하다. 요철패턴(336)이 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩되어 위치할 경우, 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리가 증가하지 않을 수 있다.
이와 같이, 분리 구조물(312)의 하부에 스토리지 커패시터(140)의 상부 전극(142) 또는 차광층(136)과 동일한 평면에 요철패턴(336)을 배치하여 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면 사이의 거리를 증가시켜 분리 구조물(312)의 상부에 형성되는 발광 스택(152)의 연결을 완전히 분리시킬 수 있다. 발광 스택(152)이 완전히 분리됨으로써 수분의 전달 경로가 단절되어 표시 장치의 불량을 방지하여 표시 장치의 신뢰성을 향상시킬 수 있다.
도 8은 본 명세서의 다른 실시예를 나타내는 단면도로 도 5의 D구역을 확대한 도면이다.
도 6을 참조하여 함께 설명하며, 중복된 설명은 생략하거나 간략히 설명한다. 예를 들면, 기판(101), 멀티 버퍼층(102), 하부 버퍼층(103), 하부 게이트 절연막(104), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 제2 상부 층간 절연막(109), 제1 평탄화층(111), 제2 평탄화층(112), 상부 게이트 절연막(137), 발광 스택(152), 캐소드 전극(153), 봉지층(170)은 실질적으로 동일하다. 따라서, 도 6과 실질적으로 동일한 도 8의 구성에 대한 중복된 설명은 생략하거나 간략히 설명한다.
도 8을 참조하면, 본 명세서의 다른 실시예에 따른 표시 장치는 기판(101), 멀티 버퍼층(102), 하부 버퍼층(103), 하부 게이트 절연막(104), 제1 하부 층간 절연막(105), 제2 하부 층간 절연막(106), 상부 버퍼층(107), 제1 상부 층간 절연막(108), 제2 상부 층간 절연막(109), 상부 게이트 절연막(137), 제1 평탄화층(111), 제2 평탄화층(112), 발광 스택(152), 캐소드 전극(153), 봉지층(170), 요철패턴(322)을 포함할 수 있다.
요철패턴(322)은 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리를 증가시키기 위해 제1 상부 층간 절연막(108)의 하부에 배치할 수 있다. 요철패턴(322)은 하부 게이트 절연막(104)과 제1 하부 층간 절연막(105) 사이에 위치할 수 있다. 요철패턴(322)은 표시 영역(AA)에 배치되는 제1 박막 트랜지스터(120)의 제1 게이트 전극(122)과 동일한 마스크 공정을 통해 형성될 수 있다. 즉, 요철패턴(322)은 제1 박막 트랜지스터(120)의 제1 게이트 전극(122)과 동일한 평면에 동일한 물질로 형성될 수 있다. 예를 들어, 요철패턴(322)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
요철패턴(322)은 상부에 있는 제2 상부 층간 절연막(109)과 대응되는 크기로 형성할 수 있다. 요철패턴(336)은 제2 상부 층간 절연막(109)의 두께를 보상하는 기능을 하기 때문에 제2 상부 층간 절연막(109)의 폭과 같거나 작게 형성할 수 있다. 즉, 요철패턴(336)은 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩하지 않도록 형성되는 것이 바람직하다. 요철패턴(336)이 제2 상부 층간 절연막(109)과 접촉하지 않는 분리 구조물(312)의 하면과 중첩되어 위치할 경우, 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면과의 거리가 증가하지 않을 수 있다.
이와 같이, 분리 구조물(312)의 하부에 제2 박막 트랜지스터(130)의 제 2 게이트 전극과 동일한 평면에 요철패턴(332)을 배치하여 분리 구조물(312)의 하면과 제1 상부 층간 절연막(108)의 상면 사이의 거리를 증가시켜 분리 구조물(312)의 상부에 형성되는 발광 스택(152)의 연결을 완전히 분리시킬 수 있다. 발광 스택(152)이 완전히 분리됨으로써 수분의 전달 경로가 단절되어 표시 장치의 불량을 방지하여 신뢰성 높은 표시 장치를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 그 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 당업자에 의해 기술적으로 다양하게 연동 및 구동될 수 있으며, 각 실시예들이 서로에 대하여 독립적으로 실시되거나 연관 관계로 함께 실시될 수도 있다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101: 기판
102: 멀티 버퍼층
103: 하부 버퍼층
104: 하부 게이트 절연막
105: 제1 하부 층간 절연막
106: 제2 하부 층간 절연막
107: 상부 버퍼층
108: 제1 상부 층간 절연막
109: 제2 상부 층간 절연막
111: 제1 평탄화층
112: 제2 평탄화층
120: 제1 박막 트랜지스터
130: 제2 박막 트랜지스터
151: 애노드 전극
152: 발광 스택
153: 캐소드 전극
170: 봉지층
312: 분리 구조물

Claims (16)

  1. 관통 영역 및 분리 영역이 위치하고, 적어도 하나 이상의 비표시 영역 및 표시 영역을 포함하는 기판;
    상기 기판 상의 상기 표시 영역 내에 배치된 발광소자;
    상기 표시 영역에 구비되는 제1 박막 트랜지스터;
    상기 제1 트랜지스터 상부에 위치하는 제2 박막 트랜지스터;
    상기 분리 영역에 위치하며, 상기 발광소자의 유기발광층의 연결을 끊도록 구비된 분리 구조물; 및
    상기 분리 구조물의 하부에 위치하는 요철패턴;을 포함하고,
    상기 요철패턴은 상기 분리 구조물의 폭보다 작은 표시장치.
  2. 제1 항에 있어서,
    상기 제2 박막 트랜지스터의 상부에 위치하는 제1 평탄화층; 및
    상기 제1 평탄화층의 상부에 있는 제2 평탄화층을 더 포함하는 표시장치.
  3. 제2 항에 있어서,
    상기 분리 구조물은 상기 제2 평탄화층과 동일한 물질로 이루어진 표시장치.
  4. 제3 항에 있어서,
    상기 제2 박막 트랜지스터의 제2 게이트 전극 상에 배치되며 상기 분리 영역으로 연장되는 제1 상부 층간 절연막;
    상기 제1 상부 층간 절연막 상에 배치된 제2 상부 층간 절연막; 및
    상기 제2 게이트 전극의 하부에 위치하며, 상기 제2 반도체층 상부에 위치하는 상부 게이트 절연막;을 더 포함하는 표시장치.
  5. 제4 항에 있어서,
    상기 요철패턴은 상기 제1 상부 층간 절연막과 상기 상부 게이트 절연막 사이에 배치되는 표시장치.
  6. 제5 항에 있어서,
    상기 요철패턴은 상기 제2 게이트 전극과 동일한 물질로 이루어진 표시장치.
  7. 제4 항에 있어서,
    상기 제1 박막 트랜지스터의 제1 반도체층과 제1 게이트 전극 사이에 위치하는 하부 게이트 절연막; 및
    상기 제1 게이트 전극을 덮는 제1 하부 층간 절연막;을 더 포함하는 표시장치.
  8. 제7 항에 있어서,
    상기 요철패턴은 상기 하부 게이트 절연막과 상기 제1 하부 층간 절연막 사이에 위치하는 표시장치.
  9. 제8 항에 있어서,
    상기 요철패턴은 상기 하부 게이트 전극과 동일한 물질로 이루어진 표시장치.
  10. 제7 항에 있어서,
    상기 제1 박막 트랜지스터와 제2 박막 트랜지스터 사이에 있으며, 상기 제1 하부 층간 절연막을 사이에 두고 상부전극과 하부전극을 포함하는 스토리지 커패시터를 더 포함하는 표시장치.
  11. 제10 항에 있어서,
    상기 상부전극을 덮는 제2 하부 층간 절연막을 더 포함하는 표시장치.
  12. 제11 항에 있어서,
    상기 요철패턴은 상기 제1 하부 층간 절연막과 상기 제2 하부 층간 절연막 사이에 위치하는 표시장치.
  13. 제12 항에 있어서,
    상기 요철패턴은 상기 상부전극과 동일한 물질로 이루어진 표시장치.
  14. 제4 항에 있어서,
    상기 분리 구조물 하부의 제2 상부 층간 절연막의 폭은 상기 분리 구조물의 폭보다 작은 표시장치.
  15. 제14 항에 있어서,
    상기 분리 구조물은 상기 관통 영역을 둘러싸며 위치하는 표시장치.
  16. 제15 항에 있어서,
    상기 표시 영역 및 상기 분리 영역을 덮으며, 제1 무기절연막, 이물보상층, 및 제2 무기절연막으로 이루어진 봉지층을 더 포함하는 표시장치.
KR1020200183327A 2020-12-24 2020-12-24 기판 홀을 포함하는 표시장치 Pending KR20220092009A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200183327A KR20220092009A (ko) 2020-12-24 2020-12-24 기판 홀을 포함하는 표시장치
CN202111542626.1A CN114678400A (zh) 2020-12-24 2021-12-16 包括基板孔的显示装置
US17/554,888 US12219811B2 (en) 2020-12-24 2021-12-17 Display device having a separation structure to disconnect a light emitting layer
US19/006,750 US20250176374A1 (en) 2020-12-24 2024-12-31 Display Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200183327A KR20220092009A (ko) 2020-12-24 2020-12-24 기판 홀을 포함하는 표시장치

Publications (1)

Publication Number Publication Date
KR20220092009A true KR20220092009A (ko) 2022-07-01

Family

ID=82071232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200183327A Pending KR20220092009A (ko) 2020-12-24 2020-12-24 기판 홀을 포함하는 표시장치

Country Status (3)

Country Link
US (2) US12219811B2 (ko)
KR (1) KR20220092009A (ko)
CN (1) CN114678400A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230073403A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20240087141A (ko) * 2022-12-12 2024-06-19 엘지디스플레이 주식회사 표시 장치

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205122B2 (en) * 2015-11-20 2019-02-12 Samsung Display Co., Ltd. Organic light-emitting display and method of manufacturing the same
KR102591811B1 (ko) * 2018-05-18 2023-10-23 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이의 제조 방법 및 이를 포함하는 표시 장치
KR20200039867A (ko) * 2018-10-05 2020-04-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102697457B1 (ko) 2018-10-11 2024-08-22 삼성디스플레이 주식회사 표시 패널
KR20200108145A (ko) * 2019-03-06 2020-09-17 삼성디스플레이 주식회사 표시 패널
WO2021227027A1 (zh) * 2020-05-15 2021-11-18 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置

Also Published As

Publication number Publication date
US12219811B2 (en) 2025-02-04
US20250176374A1 (en) 2025-05-29
US20220208915A1 (en) 2022-06-30
CN114678400A (zh) 2022-06-28

Similar Documents

Publication Publication Date Title
JP7105847B2 (ja) 表示装置
US9455419B2 (en) Organic light emitting display apparatuses and methods of manufacturing organic light emitting display apparatuses
JP4752818B2 (ja) 有機ｅｌ表示装置、電子機器、有機ｅｌ表示装置用の基板および有機ｅｌ表示装置の製造方法
US12302736B2 (en) Display apparatus
US11917852B2 (en) Display apparatus
US20250176374A1 (en) Display Device
JP2016054046A (ja) 表示装置および電子機器
US20230172030A1 (en) Display apparatus
US20230200182A1 (en) Display apparatus
US11785808B2 (en) Flexible display device and method of manufacturing the same
US12167637B2 (en) Display device
US20250248233A1 (en) Display Apparatus
US20240260403A1 (en) Display device
KR20240066755A (ko) 표시 장치
KR20250091615A (ko) 표시 장치
KR20230026816A (ko) 전계 발광 표시 장치
KR20240107842A (ko) 표시 장치
KR20250104957A (ko) 표시 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20201224

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20231124

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20201224

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20250528

Patent event code: PE09021S01D