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KR20220058687A - 표시 장치 - Google Patents

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KR20220058687A
KR20220058687A KR1020200142037A KR20200142037A KR20220058687A KR 20220058687 A KR20220058687 A KR 20220058687A KR 1020200142037 A KR1020200142037 A KR 1020200142037A KR 20200142037 A KR20200142037 A KR 20200142037A KR 20220058687 A KR20220058687 A KR 20220058687A
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KR
South Korea
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pixel
electrode
driver
driving transistor
opening
Prior art date
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Pending
Application number
KR1020200142037A
Other languages
English (en)
Inventor
이광수
김슬기
김승래
이재현
진기수
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200142037A priority Critical patent/KR20220058687A/ko
Priority to US17/349,506 priority patent/US11963399B2/en
Priority to CN202110905608.9A priority patent/CN114429972A/zh
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Abstract

본 개시는 표시 장치에 관한 것으로, 일 실시예에 의한 표시 장치는 제1 화소 및 제2 화소를 포함하는 복수의 화소를 포함하는 기판, 상기 기판 위에 위치하는 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부, 상기 제1 화소의 구동부와 중첩하고, 상기 제1 화소의 구동부에 연결되어 있는 제1 화소 전극, 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부와 중첩하고, 상기 제2 화소의 구동부에 연결되어 있는 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 및 상기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 제2 화소 전극은 상기 제1 화소의 구동부와 중첩하는 제1 개구부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 커패시터(Capacitor)가 형성되어 있다. 복수의 트랜지스터는 스위칭 트랜지스터 및 구동 트랜지스터를 포함할 수 있다. 유기 발광 다이오드는 트랜지스터 위에 위치할 수 있다. 즉, 발광부와 구동부가 수직으로 중첩하도록 위치할 수 있다. 이때, 유기 발광 다이오드는 화소 전극, 발광층, 공통 전극을 포함할 수 있고, 화소 전극은 고반사 금속 물질로 이루어질 수 있다. 유기 발광 다이오드에서 생성된 광은 화소 전극에 반사되어 표시 장치의 상부면으로 출광할 수 있으며, 이를 전면 발광(Top emission) 방식이라 한다.
전면 발광 방식의 표시 장치에서는 트랜지스터와 유기 발광 다이오드가 중첩하도록 배치할 수 있어 배면 발광(Bottom emission) 방식의 표시 장치와 비교하여 고해상도 설계에 더 유리하다. 다만, 이처럼 트랜지스터와 유기 발광 다이오드가 중첩함에 따라 기생 커패시턴스가 형성되어 일부 화소의 휘도가 낮아질 수 있다. 이러한 휘도 저하 현상은 저계조에서 더욱 심화될 수 있다.
실시예들은 기생 커패시턴스에 의한 휘도 저하를 방지할 수 있는 표시 장치를 제공하기 위한 것이다.
일 실시예에 의한 표시 장치는 제1 화소 및 제2 화소를 포함하는 복수의 화소를 포함하는 기판, 상기 기판 위에 위치하는 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부, 상기 제1 화소의 구동부와 중첩하고, 상기 제1 화소의 구동부에 연결되어 있는 제1 화소 전극, 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부와 중첩하고, 상기 제2 화소의 구동부에 연결되어 있는 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 및 상기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 제2 화소 전극은 상기 제1 화소의 구동부와 중첩하는 제1 개구부를 포함한다.
상기 복수의 화소의 구동부 각각은 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 스위칭 트랜지스터를 포함하고, 상기 제2 화소 전극의 제1 개구부는 상기 제1 화소의 구동 트랜지스터와 중첩할 수 있다.
일 실시예에 의한 표시 장치는 상기 기판 위에 위치하는 구동 전압선, 제1 데이터선 및 제2 데이터선을 더 포함하고, 상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터는 상기 구동 전압선에 연결되어 있고, 상기 제1 화소의 스위칭 트랜지스터는 상기 제1 데이터선에 연결되어 있고, 상기 제2 화소의 스위칭 트랜지스터는 상기 제2 데이터선에 연결될 수 있다.
상기 복수의 화소는 제3 화소를 더 포함하고, 상기 표시 장치는 상기 기판 위에 위치하는 상기 제3 화소의 구동부, 및 상기 제3 화소의 구동부에 연결되어 있는 제3 화소 전극을 더 포함하고, 상기 제2 화소 전극은 상기 제3 화소의 구동부와 더 중첩하고, 상기 제2 화소 전극은 상기 제3 화소의 구동 트랜지스터와 중첩하는 제2 개구부를 더 포함할 수 있다.
상기 제2 화소 전극은 상기 제2 화소의 구동 트랜지스터와 중첩하는 제3 개구부를 더 포함할 수 있다.
일 실시예에 의한 표시 장치는 상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터 위에 위치하는 보호막, 및 상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 보호막 위에 위치하고, 화소 개구부를 포함하는 화소 정의층을 더 포함하고, 상기 화소 개구부는 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩할 수 있다.
상기 화소 정의층은 상기 개구부 내에 위치할 수 있다.
상기 화소 정의층은 상기 개구부와 중첩하지 않을 수 있다.
상기 화소 정의층은 상기 개구부와 중첩하는 제1 부분 및 상기 제1 부분을 제외한 나머지 제2 부분을 포함하고, 상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두꺼울 수 있다.
상기 복수의 화소 각각의 구동 트랜지스터는 상기 기판 위에 위치하고, 제1 영역, 채널 및 제2 영역을 포함하는 반도체층, 및 상기 반도체층의 채널과 중첩하는 게이트 전극을 포함하고, 상기 표시 장치는 상기 구동 트랜지스터의 게이트 전극으로부터 연장되어 있는 하부 유지 전극, 및 상기 하부 유지 전극 위에 위치하고, 상기 하부 유지 전극과 중첩하고, 상기 구동 트랜지스터의 반도체층의 제2 영역과 연결되어 있는 상부 유지 전극을 더 포함할 수 있다.
상기 상부 유지 전극이 상기 구동 트랜지스터의 반도체층의 제2 영역과 중첩할 수 있다.
상기 상부 유지 전극이 상기 구동 트랜지스터의 게이트 전극과 더 중첩할 수 있다.
일 실시예에 의한 표시 장치는 상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터 위에 위치하는 보호막, 및 상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 보호막 위에 위치하고, 화소 개구부를 포함하는 화소 정의층을 더 포함하고, 상기 화소 개구부는 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩할 수 있다.
상기 화소 정의층은 상기 개구부 내에 위치할 수 있다.
상기 화소 정의층은 상기 개구부와 중첩하는 제1 부분 및 상기 제1 부분을 제외한 나머지 제2 부분을 포함하고, 상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두꺼울 수 있다.
상기 제1 화소와 상기 제2 화소는 서로 다른 색을 표시할 수 있다.
일 실시예에 의한 표시 장치는 제1 화소 및 제2 화소를 포함하는 복수의 화소를 포함하는 기판, 상기 기판 위에 위치하는 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부, 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부 위에 위치하는 보호막, 상기 보호막 위에 위치하고, 상기 제1 화소의 구동부와 중첩하고, 상기 제1 화소의 구동부에 연결되어 있는 제1 화소 전극, 상기 보호막 위에 위치하고, 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부와 중첩하고, 상기 제2 화소의 구동부에 연결되어 있는 제2 화소 전극, 상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 및 상기 발광층 위에 위치하는 공통 전극을 포함하고, 상기 보호막은 상기 제1 화소의 구동부와 상기 제2 화소 전극 사이에 위치하는 제1 부분 및 상기 제1 부분을 제외한 나머지 제2 부분을 포함하고, 상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두껍다.
상기 복수의 화소의 구동부 각각은 구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 스위칭 트랜지스터를 포함하고, 상기 보호막의 제1 부분은 상기 제1 화소 전극의 구동 트랜지스터와 상기 제2 화소 전극 사이에 위치할 수 있다.
상기 복수의 화소 각각의 구동 트랜지스터는 상기 기판 위에 위치하고, 제1 영역, 채널 및 제2 영역을 포함하는 반도체층, 및 상기 반도체층의 채널과 중첩하는 게이트 전극을 포함하고, 상기 표시 장치는 상기 구동 트랜지스터의 게이트 전극으로부터 연장되어 있는 하부 유지 전극, 및 상기 하부 유지 전극 위에 위치하고, 상기 하부 유지 전극과 중첩하고, 상기 구동 트랜지스터의 반도체층의 제2 영역과 연결되어 있는 상부 유지 전극을 더 포함할 수 있다.
상기 상부 유지 전극이 상기 구동 트랜지스터의 게이트 전극과 더 중첩할 수 있다.
실시예들에 따르면, 표시 장치의 어느 한 화소의 화소 전극과 타 화소의 구동 트랜지스터 사이의 기생 커패시턴스를 줄임으로써, 화소의 휘도가 낮아지는 것을 방지할 수 있다.
도 1은 일 실시예에 의한 표시 장치의 회로도이다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
도 4 내지 도 7은 도 2의 일부 층을 나타낸 일 실시예에 의한 표시 장치의 평면도이다.
도 8은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 9는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 10은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 11은 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 12는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 13은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 14는 도 13의 XIV-XVI선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
도 15는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
도 16은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 17는 도 16의 XVII-XVII선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
도 18은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 19는 도 18의 XIX-XIX선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 의한 표시 장치의 회로도이다. 일 실시예에 의한 표시 장치는 복수의 화소를 포함한다. 도 1은 복수의 화소들 중 인접한 3개의 화소를 도시하고 있다.
도 1에 도시된 바와 같이, 복수의 화소는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 포함할 수 있다. 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 각각은 구동 트랜지스터(Td1, Td2, Td3), 스위칭 트랜지스터(Ts1, Ts2, Ts3), 커패시터(Cst1, Cst2, Cst3), 그리고 발광 소자인 적어도 하나의 발광 다이오드(light emitting diode)(ED1, ED2, ED3)를 포함할 수 있다. 각 화소(PX1, PX2, PX3)는 구동부(PXD1, PXD2, PXD3)와 발광부를 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3), 스위칭 트랜지스터(Ts1, Ts2, Ts3) 및 커패시터(Cst1, Cst2, Cst3)가 구동부(PXD1, PXD2, PXD3)를 구성할 수 있다. 각 화소(PX1, PX2, PX3)의 발광 다이오드(ED1, ED2, ED3)가 발광부를 구성할 수 있다. 아래에서 설명할 제1 전극 및 제2 전극은 각 트랜지스터의 채널의 양측에 위치하는 전극을 구분하기 위한 것으로서, 소스 전극 또는 드레인 전극일 수 있다.
각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극은 커패시터(Cst1, Cst2, Cst3)의 일단 및 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 제2 전극과 연결되어 있다. 구동 트랜지스터(Td1, Td2, Td3)의 제1 전극은 구동 전압(ELVDD)을 전달하는 구동 전압선과 연결되어 있고, 구동 트랜지스터(Td1, Td2, Td3)의 제2 전극은 발광 다이오드(ED1, ED2, ED3)의 애노드 및 커패시터(Cst1, Cst2, Cst3)의 타단과 연결되어 있다. 구동 트랜지스터(Td1, Td2, Td3)는 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 스위칭 동작에 따라 데이터 전압(DL1, DL2, DL3)을 전달받아 커패시터(Cst1, Cst2, Cst3)에 저장된 전압에 따라 발광 다이오드(ED1, ED2, ED3)에 구동 전류를 공급할 수 있다.
각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극은 스캔 신호(SC)를 전달하는 스캔선과 연결되어 있고, 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 제1 전극은 데이터 전압(DL1, DL2, DL3)을 전달할 수 있는 데이터선과 연결되어 있고, 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 제2 전극은 커패시터(Cst1, Cst2, Cst3)의 일단 및 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극과 연결되어 있다. 복수의 데이터선은 서로 다른 데이터 전압(DL1, DL2, DL3)을 전달한다. 각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)는 서로 다른 데이터선에 연결되어 있다. 스위칭 트랜지스터(Ts1, Ts2, Ts3)는 스캔 신호(SC)에 따라 턴온되어 데이터 전압(DL1, DL2, DL3)을 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극 및 커패시터(Cst1, Cst2, Cst3)의 일단으로 전달할 수 있다.
커패시터(Cst1, Cst2, Cst3)의 일단은 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극과 연결되어 있고, 타단은 구동 트랜지스터(Td1, Td2, Td3)의 제2 전극 및 발광 다이오드(ED1, ED2, ED3)의 애노드와 연결되어 있다. 발광 다이오드(ED1, ED2, ED3)의 캐소드는 공통 전압(ELVSS)을 전달하는 공통 전압선과 연결되어 있다.
발광 다이오드(ED1, ED2, ED3)는 구동 트랜지스터(Td1, Td2, Td3)에 의해 생성된 구동 전류에 따른 휘도의 빛을 발광할 수 있다.
다음으로, 도 1과 함께 도 2 내지 도 7을 참조하여 일 실시예에 의한 표시 장치의 구체적인 구조에 대해 설명한다.
도 2는 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 3은 도 2의 III-III선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다. 도 4 내지 도 7은 도 2의 일부 층을 나타낸 일 실시예에 의한 표시 장치의 평면도이다. 특히, 도 4 내지 도 6은 일 실시예에 의한 표시 장치의 제조 순서에 따라 순차적으로 도시한 평면도이다. 도 2 내지 도 7은 일 실시예에 의한 표시 장치의 인접한 3개의 화소를 도시하고 있으며, 이러한 화소들이 연속적으로 반복하여 배치될 수 있다.
일 실시예에 의한 표시 장치는 기판(110)을 포함할 수 있다. 기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휘어질 수 있는 플렉서블한 물질을 포함할 수 있다. 기판(110)은 복수의 화소(PX1, PX2, PX3)를 포함할 수 있다. 여기서, 복수의 화소(PX1, PX2, PX3) 각각은 앞에서 설명한 하나의 화소가 포함하는 구성 요소 즉, 구동 트랜지스터(Td1, Td2, Td3), 스위칭 트랜지스터(Ts1, Ts2, Ts3), 커패시터(Cst1, Cst2, Cst3), 및 발광 다이오드(ED1, ED2, ED3)가 형성된 부분 또는 영역을 의미할 수 있다.
기판(110) 위에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(110)과 반도체층 사이에 위치하여 다결정 규소를 형성하기 위한 결정화 공정시 기판(110)으로부터 불순물을 차단하여 다결정 규소의 특성을 향상시킬 수 있다. 또한, 기판(110)을 평탄화시켜 버퍼층(111) 위에 형성되는 반도체층의 스트레스를 완화할 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층은 상기 물질의 단일층 또는 다층구조일 수 있다. 버퍼층(111)은 경우에 따라 생략될 수 있다.
기판(110)과 버퍼층(111) 사이에는 베리어층(도시하지 않음)이 더 위치할 수 있다. 베리어층은 무기 물질을 포함할 수 있으며, 일례로 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 배리어층은 상기 물질의 단일층 또는 다층구조일 수 있다.
버퍼층(111) 위에는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)을 포함하는 반도체층이 위치할 수 있다. 도 4는 일 실시예에 의한 표시 장치의 일부 층인 반도체층을 도시하고 있다. 반도체층은 비정질 규소, 다결정 규소, 산화물 반도체 등과 같은 반도체 물질을 포함할 수 있다.
각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)은 제1 영역(1131), 채널(1132) 및 제2 영역(1133)을 포함할 수 있다. 이때, 제1 영역(1131) 및 제2 영역(1133)은 소스 영역 또는 드레인 영역일 수 있다. 제1 영역(1131), 채널(1132) 및 제2 영역(1133)은 일체로 이루어질 수 있으며, 막대 형상을 가질 수 있다. 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 채널(1132)은 제1 영역(1131)과 제2 영역(1133) 사이에 위치할 수 있다. 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)는 일 방향을 따라 순차적으로 위치할 수 있다. 예를 들면, 평면 상에서 제1 화소(PX1)의 구동 트랜지스터(Td1)의 하측에 제2 화소(PX2)의 구동 트랜지스터(Td2)가 위치할 수 있고, 제2 화소(PX2)의 구동 트랜지스터(Td2)의 하측에 제3 화소(PX3)의 구동 트랜지스터(Td3)가 위치할 수 있다. 즉, 열 방향을 따라 제1 화소(PX1)의 구동 트랜지스터(Td1), 제2 화소(PX2)의 구동 트랜지스터(Td2) 및 제3 화소(PX3)의 구동 트랜지스터(Td3)가 순차적으로 배치될 수 있다.
각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)은 제1 영역(2131), 채널(2132) 및 제2 영역(2133)을 포함할 수 있다. 이때, 제1 영역(2131) 및 제2 영역(2133)은 소스 영역 또는 드레인 영역일 수 있다. 제1 영역(2131), 채널(2132) 및 제2 영역(2133)은 일체로 이루어질 수 있으며, 막대 형상을 가질 수 있다. 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 채널(2132)은 제1 영역(2131)과 제2 영역(2133) 사이에 위치할 수 있다. 각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)는 일 방향을 따라 순차적으로 위치할 수 있다. 예를 들면, 평면 상에서 제1 화소(PX1)의 스위칭 트랜지스터(Ts1)의 하측에 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)가 위치할 수 있고, 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)의 하측에 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)가 위치할 수 있다. 즉, 열 방향을 따라 제1 화소(PX1)의 스위칭 트랜지스터(Ts1), 제2 화소(PX2)의 스위칭 트랜지스터(Ts2) 및 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)가 순차적으로 배치될 수 있다.
구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)을 포함하는 반도체층 위에는 제1 절연층(120)이 위치할 수 있다.
제1 절연층(120) 위에는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155), 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155), 하부 유지 전극(1153)을 포함하는 제1 도전층이 위치할 수 있다. 도 5는 일 실시예에 의한 표시 장치의 일부 층인 반도체층 및 제1 도전층을 도시하고 있다.
각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)은 구동 트랜지스터(Td1, Td2, Td3)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)은 하부 유지 전극(1153)과 연결될 수 있다. 이때, 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)은 하부 유지 전극(1153)과 일체로 이루어질 수 있다. 하부 유지 전극(1153)은 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)으로부터 연장되어 있다.
하부 유지 전극(1153)은 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 중첩할 수 있다. 하부 유지 전극(1153)은 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 연결될 수 있다. 하부 유지 전극(1153)은 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 직접적으로 연결될 수도 있고, 다른 연결 전극을 통해 간접적으로 연결될 수도 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 하부 유지 전극(1153)은 일 방향을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 하부 유지 전극(1153)의 하측에 제2 화소(PX2)의 하부 유지 전극(1153)이 위치할 수 있고, 제2 화소(PX2)의 하부 유지 전극(1153)의 하측에 제3 화소(PX3)의 하부 유지 전극(1153)이 위치할 수 있다.
스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)은 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 채널(2132)과 중첩할 수 있다. 각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)은 서로 연결될 수 있고, 일체로 이루어질 수 있다. 따라서, 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)에는 동일한 스캔 신호(SC)가 인가될 수 있다. 이때, 서로 연결되어 있는 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)은 일 방향을 따라 연장되어 있는 막대 형상으로 이루어질 수 있다. 예를 들면, 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)은 열 방향으로 연장될 수 있다.
제1 도전층은 스캔선(151)을 더 포함할 수 있다. 스캔선(151)은 일 방향을 따라 연장될 수 있으며, 예를 들면 행 방향으로 연장될 수 있다. 스캔선(151)은 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)과 연결될 수 있다. 제1 스캔선(151)은 제1 내지 제3 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155)과 일체로 이루어질 수 있다.
제1 도전층을 형성한 후 도핑 공정을 수행할 수 있다. 제1 도전층에 의해 가려진 반도체층은 도핑되지 않고, 제1 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 즉, 제1 도전층에 의해 가려진 구동 트랜지스터(Td1, Td2, Td3)의 채널(1132), 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 채널(2132)은 도핑되지 않는다. 제1 도전층에 의해 덮여 있지 않은 구동 트랜지스터(Td1, Td2, Td3)의 제1 영역(1131) 및 제2 영역(1133), 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 제1 영역(2131) 및 제2 영역(2133)은 도핑되어 도전체와 동일한 특성을 가지게 된다.
구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155), 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 게이트 전극(2155), 하부 유지 전극(1153)을 포함하는 제1 도전층 위에는 제2 절연층(160)이 위치할 수 있다.
제2 절연층(160) 위에는 데이터선(171a, 171b, 171c), 구동 전압선(172), 상부 유지 전극(1154)을 포함하는 제2 도전층이 위치할 수 있다. 도 6은 일 실시예에 의한 표시 장치의 일부 층인 반도체층, 제1 도전층 및 제2 도전층을 도시하고 있다.
데이터선(171a, 171b, 171c)은 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)을 포함할 수 있다. 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)은 일 방향을 따라 길게 연장될 수 있다. 예를 들면, 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)은 열 방향을 따라 길게 연장될 수 있다. 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)은 서로 인접하도록 위치할 수 있으며, 소정 간격으로 이격하도록 위치할 수 있다. 제1 데이터선(171a), 제2 데이터선(171b) 및 제3 데이터선(171c)에는 서로 다른 데이터 전압(DL1, DL2, DL3)이 인가되며, 이들 간의 쇼트가 발생하지 않도록 이격 배치될 수 있다. 제1 데이터선(171a)의 좌측에 제2 데이터선(171b)이 인접하여 위치할 수 있고, 제2 데이터선(171b)의 좌측에 제3 데이터선(171c)이 인접하여 위치할 수 있다.
스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제1 영역(2131)은 데이터선(171a, 171b, 171c)과 중첩할 수 있고, 데이터선(171a, 171b, 171c)과 연결될 수 있다. 제1 화소(PX1)의 스위칭 트랜지스터(Ts1)는 제1 데이터선(171a)과 연결될 수 있다. 제2 절연층(160)은 스위칭 트랜지스터(Ts1)의 반도체층(2130)의 제1 영역(2131) 및 제1 데이터선(171a)과 중첩하는 접촉 구멍(165)을 포함할 수 있다. 접촉 구멍(165)은 제1 절연층(120)에 더 형성될 수 있다. 제1 데이터선(171a)은 접촉 구멍(165)을 통해 스위칭 트랜지스터(Ts1)의 반도체층(2130)의 제1 영역(2131)과 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 데이터선(171a)은 다른 연결 전극을 통해 스위칭 트랜지스터(Ts1)의 반도체층(2130)의 제1 영역(2131)과 연결될 수도 있다. 마찬가지로, 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)는 제2 데이터선(171b)과 연결될 수 있고, 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)는 제3 데이터선(171c)과 연결될 수 있다. 각 화소(PX1, PX2, PX3)의 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 길이는 상이할 수 있다. 예를 들면, 제1 화소(PX1)의 스위칭 트랜지스터(Ts1)의 반도체층(2130)의 길이가 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)의 반도체층(2130)의 길이보다 길 수 있다. 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)의 반도체층(2130)의 길이는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 반도체층(2130)의 길이보다 길 수 있다.
구동 전압선(172)은 일 방향을 따라 길게 연장될 수 있다. 구동 전압선(172)은 데이터선(171a, 171b, 171c)과 나란한 방향으로 연장될 수 있다. 예를 들면, 구동 전압선(172)은 열 방향을 따라 길게 연장될 수 있다. 구동 전압선(172)에는 구동 전압(ELVDD)이 인가될 수 있다.
구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제1 영역(1131)은 구동 전압선(172)과 중첩할 수 있다. 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제1 영역(1131)은 구동 전압선(172)과 연결될 수 있으며, 구동 전압선(172)으로부터 구동 전압(ELVDD)을 전달 받을 수 있다. 제2 절연층(160)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제1 영역(1131) 및 구동 전압선(172)과 중첩하는 접촉 구멍(161)을 포함할 수 있다. 접촉 구멍(161)은 제1 절연층(120)에 더 형성될 수 있다. 구동 전압선(172)은 접촉 구멍(161)을 통해 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제1 영역(1131)과 연결될 수 있다. 다만, 이에 한정되는 것은 아니며, 구동 전압선(172)은 다른 연결 전극을 통해 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제1 영역(1131)과 연결될 수도 있다.
상부 유지 전극(1154)은 하부 유지 전극(1153)과 중첩할 수 있다. 하부 유지 전극(1153)과 상부 유지 전극(1154)은 제2 절연층(160)을 사이에 두고 서로 중첩하여 커패시터(Cst1, Cst2, Cst3)를 형성할 수 있다. 상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제2 영역(1133)과 중첩할 수 있다. 제2 절연층(160)은 상부 유지 전극(1154) 및 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제2 영역(1133)과 중첩하는 접촉 구멍(162)을 포함할 수 있다. 접촉 구멍(162)은 제1 절연층(120)에 더 형성될 수 있다. 상부 유지 전극(1154)은 접촉 구멍(162)을 통해 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제2 영역(1133)과 연결될 수 있다. 제1 내지 제3 화소(PX1, PX2, PX3)의 상부 유지 전극(1154)은 일 방향을 따라 인접하도록 위치할 수 있다. 평면 상에서 제1 화소(PX1)의 상부 유지 전극(1154)의 하측에 제2 화소(PX2)의 상부 유지 전극(1154)이 위치할 수 있고, 제2 화소(PX2)의 상부 유지 전극(1154)의 하측에 제3 화소(PX3)의 상부 유지 전극(1154)이 위치할 수 있다.
제2 도전층은 연결 전극(179)을 더 포함할 수 있다. 각 화소(PX1, PX2, PX3)마다 연결 전극(179)을 포함할 수 있다. 각 화소(PX1, PX2, PX3)의 연결 전극(179)은 하부 유지 전극(1153)과 중첩할 수 있다. 제2 절연층(160)은 연결 전극(179) 및 하부 유지 전극(1153)과 중첩하는 접촉 구멍(163)을 포함할 수 있다. 연결 전극(179)은 접촉 구멍(163)을 통해 하부 유지 전극(1153)과 연결될 수 있다. 각 화소(PX1, PX2, PX3)의 연결 전극(179)은 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 중첩할 수 있다. 제2 절연층(160)은 연결 전극(179) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 중첩하는 접촉 구멍(164)을 포함할 수 있다. 접촉 구멍(164)은 제1 절연층(120)에 더 형성될 수 있다. 연결 전극(179)은 접촉 구멍(164)을 통해 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133)과 연결될 수 있다. 따라서, 각 화소(PX1, PX2, PX3)에서 연결 전극(179)은 하부 유지 전극(1153)과 스위칭 트랜지스터(Ts1, Ts2, Ts3)의 반도체층(2130)의 제2 영역(2133) 사이를 연결할 수 있다.
데이터선(171a, 171b, 171c), 구동 전압선(172), 상부 유지 전극(1154)을 포함하는 제2 도전층 위에는 보호막(180)이 위치할 수 있다.
보호막(180) 위에는 제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)을 포함하는 제3 도전층이 위치할 수 있다. 도 7은 일 실시예에 의한 표시 장치의 일부 층인 제3 도전층을 도시하고 있다.
화소 전극(191a, 191b, 191c)은 애노드 전극이라고도 하며, 투명 전도성 산화막 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
제1 화소 전극(191a)은 제1 화소(PX1)의 구동부(PXD1)와 연결될 수 있다. 특히, 제1 화소 전극(191a)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 연결될 수 있다. 보호막(180)은 제1 화소 전극(191a) 및 상부 유지 전극(1154)과 중첩하는 접촉 구멍(181)을 포함할 수 있다. 제1 화소 전극(191a)은 접촉 구멍(181)을 통해 상부 유지 전극(1154)과 연결될 수 있다. 상부 유지 전극(1154)은 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제2 영역(1133)과 연결되어 있다. 따라서, 제1 화소 전극(191a)은 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제2 영역(1133)과 연결될 수 있다.
마찬가지로, 제2 화소 전극(191b)은 제2 화소(PX2)의 구동부(PXD2)의 구동 트랜지스터(Td2)와 연결될 수 있고, 제3 화소 전극(191c)은 제3 화소(PX3)의 구동부(PXD2)의 구동 트랜지스터(Td3)와 연결될 수 있다.
제1 화소 전극(191a)은 제1 화소(PX1)의 구동부(PXD1)와 중첩할 수 있다. 제1 화소 전극(191a)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와는 중첩하지 않을 수 있다. 제1 화소 전극(191a)의 경우 다른 화소의 구동부와 중첩하지 않으므로, 제1 화소 전극(191a)과 다른 화소 사이에 기생 커패시턴스가 형성되지 않는다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 제2 화소 전극(191b)은 제3 화소(PX3)의 구동부(PXD3)와는 중첩하지 않을 수 있다. 제2 화소 전극(191b)의 경우 다른 화소의 구동부와 중첩하므로, 제2 화소 전극(191b)과 다른 화소의 구동부 사이에 기생 커패시턴스가 형성될 수 있다. 예를 들면, 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)가 중첩하여 기생 커패시턴스가 형성될 수 있으며, 이로 인해 제2 화소(PX2)의 휘도가 낮아질 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 하부 유지 전극(1153) 및 상부 유지 전극(1154)과 중첩할 수 있으며, 이에 따라 발생하는 기생 커패시턴스는 제2 화소(PX2)의 휘도에 거의 영향을 미치지 않을 수 있다. 일 실시예에 의한 표시 장치는 다른 화소의 구동부와 중첩하는 제2 화소 전극(191b)이 개구부(195b)를 포함함으로써, 제2 화소 전극(191b)과 다른 화소 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하는 개구부(195b)를 포함할 수 있다. 즉, 제2 화소 전극(191b)에 형성되는 개구부(195b)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다. 개구부(195b)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 게이트 전극(1155)과 중첩할 수 있다. 개구부(195b)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제1 영역(1131), 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 개구부(195b)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제1 영역(1131)과 구동 전압선(172)의 연결부 즉, 접촉 구멍(161)과 중첩할 수 있다. 개구부(195b)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제2 영역(1133)과 상부 유지 전극(1154)의 연결부 즉, 접촉 구멍(162)과 중첩할 수 있다. 개구부(195b)와 제1 화소(PX1)의 중첩 면적이 넓을수록 기생 커패시턴스를 더욱 감소시킬 수 있다. 다만, 개구부(195b)의 면적이 커질수록 제2 화소(PX2)의 투과율에는 불리할 수 있다. 일 실시예에 의한 표시 장치에서는 개구부(195b)가 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하도록 함으로써, 개구부(195b)의 면적을 크게 형성하지 않고도 기생 커패시턴스를 효과적으로 감소시킬 수 있다. 즉, 제2 화소(PX2)의 투과율의 감소량을 최소화하면서도 기생 커패시턴스에 의한 휘도 저하를 효과적으로 방지할 수 있다.
제3 화소 전극(191c)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제3 화소 전극(191c)은 제1 화소(PX1)의 구동부(PXD1)와는 중첩하지 않을 수 있다. 제3 화소 전극(191c)의 경우 다른 화소의 구동부와 중첩하나, 다른 화소의 구동 트랜지스터와는 중첩하지 않는다. 제3 화소 전극(191c)은 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)와 중첩할 수 있으며, 구동 트랜지스터(Td2)와는 중첩하지 않는다. 따라서, 제3 화소 전극(191c)과 다른 화소 사이에 형성되는 기생 커패시턴스는 제3 화소(PX3)의 휘도에 거의 영향을 미치지 않을 수 있다.
제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)을 포함하는 제3 도전층 및 보호막(180) 위에는 화소 정의층(350)(PDL, Pixel Defining Layer)이 위치할 수 있다. 화소 정의층(350)은 화소 개구부(351)를 포함할 수 있다. 화소 개구부(351)는 제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)과 중첩할 수 있다. 화소 개구부(351)는 제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)의 중심부와 중첩할 수 있다. 화소 정의층(350)은 제1 화소 전극(191a), 제2 화소 전극(191b) 및 제3 화소 전극(191c)의 가장자리를 덮도록 형성될 수 있다. 화소 정의층(350)은 개구부(195b) 내에 위치하여, 개구부(195b)를 덮을 수 있다. 이때, 화소 정의층(350)은 개구부(195b) 주변에 위치하는 제2 화소 전극(191b)의 일부를 덮도록 형성될 수 있다.
제1 화소 전극(191a), 제2 화소 전극(191b), 제3 화소 전극(191c) 및 화소 정의층(350) 위에는 발광층(370)이 위치할 수 있다. 발광층(370)은 기판(110) 위에 전체적으로 위치할 수 있다. 발광층(370)은 빛을 방출하는 유기물을 포함할 수 있다. 예를 들면, 발광층(370)은 청색 광을 방출하는 저분자 또는 고분자 유기물을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 발광층(370)이 기판(110) 위에 전체적으로 위치하지 않고, 일부 영역에만 위치할 수도 있다. 이때, 발광층(370)은 각 화소(PX1, PX2, PX3)의 화소 개구부(351) 내에 위치할 수 있다. 이때, 각 화소(PX1, PX2, PX3)의 화소 개구부(351) 내에 위치하는 발광층(370)은 서로 다른 파장의 빛을 방출하는 유기물로 이루어질 수 있다.
발광층(370)은 단일층으로 도시되어 있지만, 실제로는 발광층(370)의 상하에 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층도 포함될 수 있다. 이때, 발광층(370)의 하부에 정공 주입층 및 정공 전달층이 위치할 수 있고, 발광층(370)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
발광층(370) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 캐소드 전극이라고도 하며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함하는 투명 도전층으로 형성될 수 있다. 공통 전극(270)은 기판(110) 위에 전체적으로 위치할 수 있다.
화소 전극(191a, 191b, 191c), 발광층(370) 및 공통 전극(270)이 각 화소(PX1, PX2, PX3)의 발광 다이오드(ED1, ED2, ED3)를 구성할 수 있다. 화소 전극(191a, 191b, 191c)은 고반사성 금속 물질을 포함할 수 있으며, 이때 발광층(370)에서 방출된 광은 화소 전극(191a, 191b, 191c)에 의해 반사되어 공통 전극(270)을 통과하여 외부로 출광될 수 있다.
도시는 생략하였으나, 공통 전극(270) 위에는 유기 절연 물질 및/또는 무기 절연 물질을 포함하는 봉지층이 위치할 수 있다. 봉지층 위에는 충진제를 포함하는 충진층이 위치할 수 있고, 충진층 위에는 절연 물질을 포함하는 덮개층, 그리고 복수의 색 변환층 및 투과층이 위치할 수 있다.
색 변환층은 입사 광의 파장을 변환하여 다른 파장의 빛으로 방출할 수 있고, 투과층은 입사 광을 그대로 방출할 수 있다. 각 화소(PX1, PX2, PX3)는 서로 다른 색 변환층 또는 투과층을 포함하여, 서로 다른 색의 광을 방출할 수 있다. 예를 들면, 제1 화소(PX1)는 투과층을 포함하여 청색 광을 그대로 표시할 수 있다. 제2 화소(PX2)는 녹색 변환층을 포함하여 녹색 광을 방출할 수 있다. 제3 화소(PX3)는 적색 변환층을 포함하여 적색 광을 방출할 수 있다. 색 변환층은 서로 다른 반도체 나노 결정을 포함할 수 있다. 반도체 나노 결정은 입사되는 광의 파장을 변환하는 형광체 및 양자점(quantum dot) 물질 중 적어도 어느 하나를 포함할 수 있다. 양자점은 입자 크기에 따라 방출하는 광의 색상을 조절 할 수 있으며, 이에 따라 양자점은 청색, 적색, 녹색 등 다양한 발광 색상을 가질 수 있다.
복수의 색 변환층 및 투과층 위에는 절연층이 위치할 수 있고, 그 위에 복수의 색 필터 및 차광 부재가 위치할 수 있다.
다음으로, 도 8을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 8에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제3 화소 전극이 개구부를 포함한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 8은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제1 화소 전극(191a)은 제1 화소(PX1)의 구동부(PXD1)와 중첩할 수 있다. 제1 화소 전극(191a)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와는 중첩하지 않을 수 있다.
제2 화소 전극(191b)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1)와는 중첩하지 않을 수 있다. 제2 화소 전극(191b)은 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)와 중첩할 수 있고, 구동 트랜지스터(Td3)와는 중첩하지 않을 수 있다.
제3 화소 전극(191c)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제3 화소 전극(191c)은 제1 화소(PX1)의 구동부(PXD1)와는 중첩하지 않을 수 있다. 제3 화소 전극(191c)은 개구부(195c)를 포함할 수 있다. 개구부(195c)는 제2 화소(PX2)의 구동 트랜지스터(Td2)와 중첩할 수 있다. 제3 화소 전극(191c)에 형성되는 개구부(195c)에 의해 제3 화소 전극(191c)과 제2 화소(PX2)의 구동 트랜지스터(Td2)의 중첩 면적을 줄일 수 있다. 개구부(195c)는 제2 화소(PX2)의 구동 트랜지스터(Td2)의 게이트 전극(1155)과 중첩할 수 있다. 개구부(195c)는 제2 화소(PX2)의 구동 트랜지스터(Td2)의 반도체층(1130)의 제1 영역(1131), 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 개구부(195c)는 제2 화소(PX2)의 구동 트랜지스터(Td2)의 반도체층(1130)의 제1 영역(1131)과 구동 전압선(172)의 연결부 즉, 접촉 구멍(161)과 중첩할 수 있다. 개구부(195c)는 제2 화소(PX2)의 구동 트랜지스터(Td2)의 반도체층(1130)의 제2 영역(1133)과 상부 유지 전극(1154)의 연결부 즉, 접촉 구멍(162)과 중첩할 수 있다.
일 실시예에 의한 표시 장치는 다른 화소와 중첩하는 제3 화소 전극(191c)이 개구부(195c)를 포함함으로써, 제3 화소 전극(191c)과 다른 화소 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
다음으로, 도 9를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 9에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제2 화소 전극이 2개의 개구부를 포함한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 9는 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제1 화소 전극(191a)은 제1 화소(PX1)의 구동부(PXD1)와 중첩할 수 있다. 제1 화소 전극(191a)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와는 중첩하지 않을 수 있다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1), 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 개구부(195b1) 및 제2 개구부(195b2)를 포함할 수 있다. 제1 개구부(195b1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩할 수 있다. 제2 화소 전극(191b)에 형성되는 제1 개구부(195b1)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다. 제1 개구부(195b1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 게이트 전극(1155)과 중첩할 수 있다. 제1 개구부(195b1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제1 영역(1131), 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 제1 개구부(195b1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제1 영역(1131)과 구동 전압선(172)의 연결부 즉, 접촉 구멍(161)과 중첩할 수 있다. 제1 개구부(195b1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)의 반도체층(1130)의 제2 영역(1133)과 상부 유지 전극(1154)의 연결부 즉, 접촉 구멍(162)과 중첩할 수 있다. 제2 개구부(195b2)는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)와 중첩할 수 있다. 제2 화소 전극(191b)에 형성되는 제2 개구부(195b2)에 의해 제2 화소 전극(191b)과 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 중첩 면적을 줄일 수 있다. 제2 개구부(195b2)는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 게이트 전극(2155)과 중첩할 수 있다. 제2 개구부(195b2)는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 반도체층(2130)의 적어도 일부와 중첩할 수 있다. 예를 들면, 제2 개구부(195b2)는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 반도체층(2130)의 채널(2132) 및 제2 영역(2133)과 중첩할 수 있다. 제2 개구부(195b2)는 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)의 반도체층(2130)의 제2 영역(2133)과 연결 전극(179)의 연결부 즉, 접촉 구멍(164)과 중첩할 수 있다. 제2 개구부(195b2)는 제3 화소(PX3)의 연결 전극(179)과 하부 유지 전극(1153)의 연결부 즉, 접촉 구멍(163)과 중첩할 수 있다.
제3 화소 전극(191c)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제3 화소 전극(191c)은 제1 화소(PX1)의 구동부(PXD1)와는 중첩하지 않을 수 있다. 제3 화소 전극(191c)은 제2 화소(PX2)의 스위칭 트랜지스터(Ts2)와 중첩할 수 있고, 구동 트랜지스터(Td2)와는 중첩하지 않을 수 있다.
일 실시예에 의한 표시 장치는 다른 화소와 중첩하는 제2 화소 전극(191b)이 제1 개구부(195b1) 및 제2 개구부(195b2)를 포함함으로써, 제2 화소 전극(191b)과 다른 화소 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
다음으로, 도 10을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 10에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제3 화소 전극이 3개의 개구부를 포함한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 10은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제1 화소 전극(191a)은 제1 화소(PX1)의 구동부(PXD1)와 중첩할 수 있다. 제1 화소 전극(191a)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와는 중첩하지 않을 수 있다.
제2 화소 전극(191b)은 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1)와는 중첩하지 않을 수 있다. 제2 화소 전극(191b)은 제3 화소(PX3)의 스위칭 트랜지스터(Ts3)와 중첩할 수 있고, 구동 트랜지스터(Td3)와는 중첩하지 않을 수 있다.
제3 화소 전극(191c)은 제1 화소(PX1)의 구동부(PXD1), 제2 화소(PX2)의 구동부(PXD2) 및 제3 화소(PX3)의 구동부(PXD3)와 중첩할 수 있다. 제3 화소 전극(191c)은 제1 개구부(195c1), 제2 개구부(195c2) 및 제3 개구부(195c3)를 포함할 수 있다. 제1 개구부(195c1)는 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩할 수 있다. 제3 화소 전극(191c)에 형성되는 제1 개구부(195c1)에 의해 제3 화소 전극(191c)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다. 제2 개구부(195c2)는 제2 화소(PX2)의 구동 트랜지스터(Td2)와 중첩할 수 있다. 제3 화소 전극(191c)에 형성되는 제2 개구부(195c2)에 의해 제3 화소 전극(191c)과 제2 화소(PX2)의 구동 트랜지스터(Td2)의 중첩 면적을 줄일 수 있다. 제3 개구부(195c3)는 제3 화소(PX3)의 구동 트랜지스터(Td3)와 중첩할 수 있다. 제3 화소 전극(191c)에 형성되는 제3 개구부(195c3)에 의해 제3 화소 전극(191c)과 제3 화소(PX3)의 구동 트랜지스터(Td3)의 중첩 면적을 줄일 수 있다.
일 실시예에 의한 표시 장치는 다른 화소와 중첩하는 제3 화소 전극(191c)이 제1 개구부(195c1) 및 제3 개구부(195c3)를 포함함으로써, 제3 화소 전극(191c)과 다른 화소 사이에 형성되는 기생 커패시턴스가 감소할 수 있다. 또한, 제3 화소 전극(191c)이 제3 화소(PX3)의 구동 트랜지스터(Td3)와 중첩하는 제2 개구부(195c2)를 더 포함할 수도 있다.
다음으로, 도 11을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 11에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 개구부 내에 화소 정의층이 위치하지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 11은 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하는 개구부(195b)를 포함할 수 있다. 제2 화소 전극(191b)에 형성되는 개구부(195b)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다.
화소 전극(191a, 191b, 191c) 및 보호막(180) 위에는 화소 정의층(350)이 위치하고, 화소 정의층(350)은 화소 개구부(351)를 포함할 수 있다.
앞선 실시예에서 화소 정의층(350)은 개구부(195b) 내에 위치하여, 개구부(195b)를 덮을 수 있다. 본 실시예에서 화소 정의층(350)은 개구부(195b) 내에 위치하지 않으며, 개구부(195b)를 덮지 않을 수 있다. 즉, 화소 개구부(351)는 제2 화소 전극(191b)의 개구부(195b)와 중첩할 수 있다. 따라서, 제2 화소 전극(191b)의 개구부(195b) 내에는 발광층(370)이 위치하게 된다. 개구부(195b) 내에서 발광층(370)은 보호막(180) 바로 위에 위치하게 된다.
일 실시예에 의한 표시 장치는 다른 화소와 중첩하는 제2 화소 전극(191b)이 개구부(195b)를 포함함으로써, 제2 화소 전극(191b)과 다른 화소 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
다음으로, 도 12를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 12에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 화소 정의층의 두께가 이원화되어 있다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 12는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하는 개구부(195b)를 포함할 수 있다. 제2 화소 전극(191b)에 형성되는 개구부(195b)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다.
화소 전극(191a, 191b, 191c) 및 보호막(180) 위에는 화소 정의층(350)이 위치하고, 화소 정의층(350)은 화소 개구부(351)를 포함할 수 있다.
앞선 실시예에서 화소 정의층(350)은 일정한 두께를 가질 수 있고, 본 실시예에서 화소 정의층(350)은 위치에 따라 상이한 두께를 가질 수 있다. 즉, 화소 정의층(350)의 두께가 이원화될 수 있다. 화소 정의층(350)은 개구부(195b)와 중첩하는 제1 부분(350a) 및 제1 부분(350a)을 제외한 나머지 제2 부분(350b)을 포함할 수 있다. 제1 부분(350a)의 두께가 제2 부분(350b)의 두께보다 두꺼울 수 있다. 화소 정의층(350)의 제1 부분(350a)은 개구부(195b)의 일부와 중첩할 수 있다. 도 12에 도시된 바와 같이, 화소 정의층(350)의 제1 부분(350a)이 개구부(195b)의 중심부와 중첩하고, 개구부(195b)의 가장자리 일부 영역은 화소 정의층(350)의 제2 부분(350b)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 화소 정의층(350)의 제1 부분(350a)이 개구부(195b)의 전체와 중첩할 수도 있다. 이때, 화소 정의층(350)의 제2 부분(350b)은 개구부(195b)와 중첩하지 않게 된다.
화소 전극(191a, 191b, 191c) 및 화소 정의층(350) 위에는 발광층(370)이 위치하고, 발광층(370) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에는 화소 정의층(350)이 위치할 수 있다. 본 실시예에서는 개구부(195b)와 중첩하는 화소 정의층(350)의 제1 부분(350a)의 두께를 상대적으로 두껍게 형성함으로써, 공통 전극(270)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이의 거리를 멀어지게 할 수 있다. 따라서, 공통 전극(270)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
다음으로, 도 13 및 도 14를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 13 및 도 14에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 상부 유지 전극이 구동 트랜지스터의 게이트 전극과 중첩한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 13은 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 14는 도 13의 XIV-XVI선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하는 개구부(195b)를 포함할 수 있다. 제2 화소 전극(191b)에 형성되는 개구부(195b)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다.
앞선 실시예에서 상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제2 영역(1133)과 중첩할 수 있고, 채널(1132)과는 중첩하지 않을 수 있다. 즉, 상부 유지 전극(1154)이 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)을 덮지 않도록 형성될 수 있다. 본 실시예에서 상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 즉, 상부 유지 전극(1154)이 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)을 덮도록 형성될 수 있다.
일 실시예에 의한 표시 장치에서 구동 트랜지스터(Td1, Td2, Td3)의 대부분의 영역이 제2 도전층에 의해 덮여 있을 수 있다. 따라서, 구동 트랜지스터(Td1, Td2, Td3)에 인가되는 신호가 구동 트랜지스터(Td1, Td2, Td3)의 상부에 위치하는 다른 전극층에 미치는 영향을 줄일 수 있다. 예를 들면, 제1 화소(PX1)의 구동 트랜지스터(Td1)에 인가되는 신호가 제2 화소 전극(191b)에 미치는 영향을 줄일 수 있다. 즉, 제2 화소 전극(191b)과 제1 화소(PX1) 사이에 형성되는 기생 커패시턴스가 감소할 수 있다. 또한, 다른 화소와 중첩하는 제2 화소 전극(191b)이 개구부(195b)를 포함함으로써, 제2 화소 전극(191b)과 다른 화소 사이에 형성되는 기생 커패시턴스가 더욱 감소할 수 있다.
다음으로, 도 15를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 15에 도시된 실시예에 의한 표시 장치는 도 13 및 도 14에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 화소 정의층의 두께가 이원화되어 있다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 15는 일 실시예에 의한 표시 장치를 나타낸 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 제2 화소 전극(191b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하는 개구부(195b)를 포함할 수 있다. 제2 화소 전극(191b)에 형성되는 개구부(195b)에 의해 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1)의 중첩 면적을 줄일 수 있다.
상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 즉, 상부 유지 전극(1154)이 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)을 덮도록 형성될 수 있다.
화소 전극(191a, 191b, 191c) 및 보호막(180) 위에는 화소 정의층(350)이 위치하고, 화소 정의층(350)은 화소 개구부(351)를 포함할 수 있다. 화소 정의층(350)은 위치에 따라 상이한 두께를 가질 수 있다. 화소 정의층(350)은 개구부(195b)와 중첩하는 제1 부분(350a) 및 제1 부분(350a)을 제외한 나머지 제2 부분(350b)을 포함할 수 있다. 제1 부분(350a)의 두께가 제2 부분(350b)의 두께보다 두꺼울 수 있다. 화소 정의층(350)의 제1 부분(350a)은 개구부(195b)의 일부 또는 전체와 중첩할 수 있다.
본 실시예에서는 개구부(195b)와 중첩하는 화소 정의층(350)의 제1 부분(350a)의 두께를 상대적으로 두껍게 형성함으로써, 공통 전극(270)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에 형성되는 기생 커패시턴스가 감소할 수 있다. 또한, 구동 트랜지스터(Td1, Td2, Td3)의 대부분의 영역이 제2 도전층에 의해 덮여 있어, 구동 트랜지스터(Td1, Td2, Td3)에 인가되는 신호가 구동 트랜지스터(Td1, Td2, Td3)의 상부에 위치하는 다른 전극층에 미치는 영향을 줄일 수 있다. 또한, 다른 화소와 중첩하는 제2 화소 전극(191b)이 개구부(195b)를 포함함으로써, 제2 화소 전극(191b)과 다른 화소 사이에 형성되는 기생 커패시턴스가 더욱 감소할 수 있다.
다음으로, 도 16 및 도 17을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 16 및 도 17에 도시된 실시예에 의한 표시 장치는 도 1 내지 도 7에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 화소 전극에 개구부가 형성되지 않는다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 16은 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 17는 도 16의 XVII-XVII선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다. 앞선 실시예에서는 제2 화소 전극(191b)이 개구부를 포함할 수 있고, 본 실시예에서는 제2 화소 전극(191b)이 개구부를 포함하지 않을 수 있다. 제1 화소 전극(191a) 및 제3 화소 전극(191c)도 개구부를 포함하지 않을 수 있다.
화소 전극(191a, 191b, 191c)은 보호막(180) 위에 위치할 수 있다. 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에는 보호막(180)이 위치할 수 있다. 앞선 실시예에서 보호막(180)은 일정한 두께를 가질 수 있고, 본 실시예에서 보호막(180)은 위치에 따라 상이한 두께를 가질 수 있다. 즉, 보호막(180)의 두께가 이원화될 수 있다. 보호막(180)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 제2 화소 전극(191b) 사이에 위치하는 제1 부분(180a) 및 제1 부분(180a)을 제외한 나머지 제2 부분(180b)을 포함할 수 있다. 제1 부분(180a)의 두께가 제2 부분(180b)의 두께보다 두꺼울 수 있다. 도 17에 도시된 바와 같이, 보호막(180)의 제1 부분(180a)은 제1 화소(PX1)의 구동 트랜지스터(Td1)의 일부와 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 보호막(180)의 제1 부분(180a)이 제1 화소(PX1)의 구동 트랜지스터(Td1)의 전체와 중첩할 수도 있다. 이때, 보호막(180)의 제2 부분(180b)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 중첩하지 않게 된다.
제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에 위치하는 보호막(180)의 제1 부분(180a)의 두께를 상대적으로 두껍게 형성함으로써, 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이의 거리를 멀어지게 할 수 있다. 따라서, 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
다음으로, 도 18 및 도 19를 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다.
도 18 및 도 19에 도시된 실시예에 의한 표시 장치는 도 16 및 도 17에 도시된 실시예에 의한 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 상부 유지 전극이 구동 트랜지스터의 게이트 전극과 중첩한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 18은 일 실시예에 의한 표시 장치를 나타낸 평면도이고, 도 19는 도 18의 XIX-XIX선을 따라 나타낸 일 실시예에 의한 표시 장치의 단면도이다.
일 실시예에 의한 표시 장치는 기판(110), 기판(110) 위에 위치하는 각 화소(PX1, PX2, PX3)의 구동 트랜지스터(Td1, Td2, Td3) 및 스위칭 트랜지스터(Ts1, Ts2, Ts3), 구동 트랜지스터(Td1, Td2, Td3)에 연결되어 있는 화소 전극(191a, 191b, 191c), 화소 전극(191a, 191b, 191c) 위에 위치하는 발광층(370), 및 발광층(370) 위에 위치하는 공통 전극(270)을 포함한다.
제2 화소 전극(191b)은 제1 화소(PX1)의 구동부(PXD1) 및 제2 화소(PX2)의 구동부(PXD2)와 중첩할 수 있다.
보호막(180)은 제1 화소(PX1)의 구동 트랜지스터(Td1)와 제2 화소 전극(191b) 사이에 위치하는 제1 부분(180a) 및 제1 부분(180a)을 제외한 나머지 제2 부분(180b)을 포함할 수 있다. 제1 부분(180a)의 두께가 제2 부분(180b)의 두께보다 두꺼울 수 있다. 따라서, 제2 화소 전극(191b)과 제1 화소(PX1)의 구동 트랜지스터(Td1) 사이에 형성되는 기생 커패시턴스가 감소할 수 있다.
앞선 실시예에서 상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 제2 영역(1133)과 중첩할 수 있고, 채널(1132)과는 중첩하지 않을 수 있다. 즉, 상부 유지 전극(1154)이 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)을 덮지 않도록 형성될 수 있다. 본 실시예에서 상부 유지 전극(1154)은 구동 트랜지스터(Td1, Td2, Td3)의 반도체층(1130)의 채널(1132) 및 제2 영역(1133)과 중첩할 수 있다. 즉, 상부 유지 전극(1154)이 구동 트랜지스터(Td1, Td2, Td3)의 게이트 전극(1155)을 덮도록 형성될 수 있다.
일 실시예에 의한 표시 장치에서 구동 트랜지스터(Td1, Td2, Td3)의 대부분의 영역이 제2 도전층에 의해 덮여 있을 수 있다. 따라서, 구동 트랜지스터(Td1, Td2, Td3)에 인가되는 신호가 구동 트랜지스터(Td1, Td2, Td3)의 상부에 위치하는 다른 전극층에 미치는 영향을 줄일 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Td1, Td2, Td3: 구동 트랜지스터
Ts1, Ts2, Ts3: 스위칭 트랜지스터
110: 기판
1130, 2130: 반도체층
1131, 2131: 반도체층의 제1 영역
1132, 2132: 반도체층의 채널
1133, 2133: 반도체층의 제2 영역
1153: 하부 유지 전극
1154: 상부 유지 전극
1155: 게이트 전극
171a: 제1 데이터선
171b: 제2 데이터선
171c: 제3 데이터선
172: 구동 전압선
180: 보호막
191a: 제1 화소 전극
191b: 제2 화소 전극
191c: 제3 화소 전극
195b, 195c: 개구부
195b1, 195c1: 제1 개구부
195b2, 195c2: 제2 개구부
195c3: 제3 개구부
270: 공통 전극
350: 화소 정의층
351: 화소 개구부
370: 발광층

Claims (20)

  1. 제1 화소 및 제2 화소를 포함하는 복수의 화소를 포함하는 기판,
    상기 기판 위에 위치하는 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부,
    상기 제1 화소의 구동부와 중첩하고, 상기 제1 화소의 구동부에 연결되어 있는 제1 화소 전극,
    상기 제1 화소의 구동부 및 상기 제2 화소의 구동부와 중첩하고, 상기 제2 화소의 구동부에 연결되어 있는 제2 화소 전극,
    상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 및
    상기 발광층 위에 위치하는 공통 전극을 포함하고,
    상기 제2 화소 전극은 상기 제1 화소의 구동부와 중첩하는 제1 개구부를 포함하는 표시 장치.
  2. 제1항에서,
    상기 복수의 화소의 구동부 각각은
    구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 스위칭 트랜지스터를 포함하고,
    상기 제2 화소 전극의 제1 개구부는 상기 제1 화소의 구동 트랜지스터와 중첩하는 표시 장치.
  3. 제2항에서,
    상기 기판 위에 위치하는 구동 전압선, 제1 데이터선 및 제2 데이터선을 더 포함하고,
    상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터는 상기 구동 전압선에 연결되어 있고,
    상기 제1 화소의 스위칭 트랜지스터는 상기 제1 데이터선에 연결되어 있고,
    상기 제2 화소의 스위칭 트랜지스터는 상기 제2 데이터선에 연결되어 있는 표시 장치.
  4. 제2항에서,
    상기 복수의 화소는 제3 화소를 더 포함하고,
    상기 표시 장치는,
    상기 기판 위에 위치하는 상기 제3 화소의 구동부, 및
    상기 제3 화소의 구동부에 연결되어 있는 제3 화소 전극을 더 포함하고,
    상기 제2 화소 전극은 상기 제3 화소의 구동부와 더 중첩하고,
    상기 제2 화소 전극은 상기 제3 화소의 구동 트랜지스터와 중첩하는 제2 개구부를 더 포함하는 표시 장치.
  5. 제4항에서,
    상기 제2 화소 전극은 상기 제2 화소의 구동 트랜지스터와 중첩하는 제3 개구부를 더 포함하는 표시 장치.
  6. 제2항에서,
    상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터 위에 위치하는 보호막, 및
    상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 보호막 위에 위치하고, 화소 개구부를 포함하는 화소 정의층을 더 포함하고,
    상기 화소 개구부는 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하는 표시 장치.
  7. 제6항에서,
    상기 화소 정의층은 상기 개구부 내에 위치하는 표시 장치.
  8. 제6항에서,
    상기 화소 정의층은 상기 개구부와 중첩하지 않는 표시 장치.
  9. 제6항에서,
    상기 화소 정의층은
    상기 개구부와 중첩하는 제1 부분 및
    상기 제1 부분을 제외한 나머지 제2 부분을 포함하고,
    상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두꺼운 표시 장치.
  10. 제2항에서,
    상기 복수의 화소 각각의 구동 트랜지스터는,
    상기 기판 위에 위치하고, 제1 영역, 채널 및 제2 영역을 포함하는 반도체층, 및
    상기 반도체층의 채널과 중첩하는 게이트 전극을 포함하고,
    상기 표시 장치는,
    상기 구동 트랜지스터의 게이트 전극으로부터 연장되어 있는 하부 유지 전극, 및
    상기 하부 유지 전극 위에 위치하고, 상기 하부 유지 전극과 중첩하고, 상기 구동 트랜지스터의 반도체층의 제2 영역과 연결되어 있는 상부 유지 전극을 더 포함하는 표시 장치.
  11. 제10항에서,
    상기 상부 유지 전극이 상기 구동 트랜지스터의 반도체층의 제2 영역과 중첩하는 표시 장치.
  12. 제11항에서,
    상기 상부 유지 전극이 상기 구동 트랜지스터의 게이트 전극과 더 중첩하는 표시 장치.
  13. 제12항에서,
    상기 제1 화소의 구동 트랜지스터 및 상기 제2 화소의 구동 트랜지스터 위에 위치하는 보호막, 및
    상기 제1 화소 전극, 상기 제2 화소 전극 및 상기 보호막 위에 위치하고, 화소 개구부를 포함하는 화소 정의층을 더 포함하고,
    상기 화소 개구부는 상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하는 표시 장치.
  14. 제13항에서,
    상기 화소 정의층은 상기 개구부 내에 위치하는 표시 장치.
  15. 제13항에서,
    상기 화소 정의층은
    상기 개구부와 중첩하는 제1 부분 및
    상기 제1 부분을 제외한 나머지 제2 부분을 포함하고,
    상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두꺼운 표시 장치.
  16. 제1항에서,
    상기 제1 화소와 상기 제2 화소는 서로 다른 색을 표시하는 표시 장치.
  17. 제1 화소 및 제2 화소를 포함하는 복수의 화소를 포함하는 기판,
    상기 기판 위에 위치하는 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부,
    상기 제1 화소의 구동부 및 상기 제2 화소의 구동부 위에 위치하는 보호막,
    상기 보호막 위에 위치하고, 상기 제1 화소의 구동부와 중첩하고, 상기 제1 화소의 구동부에 연결되어 있는 제1 화소 전극,
    상기 보호막 위에 위치하고, 상기 제1 화소의 구동부 및 상기 제2 화소의 구동부와 중첩하고, 상기 제2 화소의 구동부에 연결되어 있는 제2 화소 전극,
    상기 제1 화소 전극 및 상기 제2 화소 전극 위에 위치하는 발광층, 및
    상기 발광층 위에 위치하는 공통 전극을 포함하고,
    상기 보호막은 상기 제1 화소의 구동부와 상기 제2 화소 전극 사이에 위치하는 제1 부분 및 상기 제1 부분을 제외한 나머지 제2 부분을 포함하고,
    상기 제1 부분의 두께가 상기 제2 부분의 두께보다 두꺼운 표시 장치.
  18. 제17항에서,
    상기 복수의 화소의 구동부 각각은
    구동 트랜지스터 및 상기 구동 트랜지스터에 연결되어 있는 스위칭 트랜지스터를 포함하고,
    상기 보호막의 제1 부분은 상기 제1 화소 전극의 구동 트랜지스터와 상기 제2 화소 전극 사이에 위치하는 표시 장치.
  19. 제18항에서,
    상기 복수의 화소 각각의 구동 트랜지스터는,
    상기 기판 위에 위치하고, 제1 영역, 채널 및 제2 영역을 포함하는 반도체층, 및
    상기 반도체층의 채널과 중첩하는 게이트 전극을 포함하고,
    상기 표시 장치는,
    상기 구동 트랜지스터의 게이트 전극으로부터 연장되어 있는 하부 유지 전극, 및
    상기 하부 유지 전극 위에 위치하고, 상기 하부 유지 전극과 중첩하고, 상기 구동 트랜지스터의 반도체층의 제2 영역과 연결되어 있는 상부 유지 전극을 더 포함하는 표시 장치.
  20. 제19항에서,
    상기 상부 유지 전극이 상기 구동 트랜지스터의 게이트 전극과 더 중첩하는 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5386994U (ko) 1976-12-20 1978-07-17
JP2004191627A (ja) 2002-12-11 2004-07-08 Hitachi Ltd 有機発光表示装置
KR100581913B1 (ko) * 2004-05-22 2006-05-23 삼성에스디아이 주식회사 유기 전계 발광 표시장치
KR100700648B1 (ko) * 2005-01-31 2007-03-27 삼성에스디아이 주식회사 전면발광 유기전계발광표시장치
KR100635514B1 (ko) 2006-01-23 2006-10-18 삼성에스디아이 주식회사 유기전계발광표시장치 및 그 제조방법
KR101534006B1 (ko) * 2008-07-29 2015-07-06 삼성디스플레이 주식회사 유기 발광 표시 장치
JP5386994B2 (ja) 2009-01-09 2014-01-15 ソニー株式会社 表示装置および電子機器
US20130069067A1 (en) 2011-09-20 2013-03-21 Keun Chun Youn Organic light emitting diode (oled) display device and method for manufacturing the same
US20170352312A1 (en) 2014-12-18 2017-12-07 Joled Inc. Display device
KR102483953B1 (ko) 2015-10-16 2023-01-03 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치

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