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KR20220036052A - 정보 저장 물질 패턴을 포함하는 반도체 장치 - Google Patents

정보 저장 물질 패턴을 포함하는 반도체 장치 Download PDF

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KR20220036052A
KR20220036052A KR1020200118176A KR20200118176A KR20220036052A KR 20220036052 A KR20220036052 A KR 20220036052A KR 1020200118176 A KR1020200118176 A KR 1020200118176A KR 20200118176 A KR20200118176 A KR 20200118176A KR 20220036052 A KR20220036052 A KR 20220036052A
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안동호
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삼성전자주식회사
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Abstract

정보 저장 물질 패턴을 포함하는 반도체 장치를 제공한다. 이 반도체 장치는 하부 구조물 상에서, 제1 수평 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에서 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 메모리 셀 구조물을 포함한다. 상기 메모리 셀 구조물은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고, 상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 크다.

Description

정보 저장 물질 패턴을 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING DATA STROAGE MATERIAL PATTERN}
본 발명은 정보 저장 물질 패턴을 포함하는 반도체 장치에 관한 것이다.
메모리 소자 등과 같은 반도체 장치의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 정보 저장 물질 패턴을 포함하는 반도체 장치를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 하부 구조물 상에서, 제1 수평 방향으로 연장되는 제1 도전성 라인; 상기 제1 도전성 라인 상에서 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 도전성 라인; 및 상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 메모리 셀 구조물을 포함한다. 상기 메모리 셀 구조물은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고, 상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 반도체 기판, 상기 반도체 기판 상의 회로 소자, 및 상기 반도체 기판 상에서 상기 회로 소자를 덮는 하부 절연 구조물을 포함하는 하부 구조물; 및 상기 하부 구조물 상에서, 수직 방향으로 적층되는 복수의 메모리 셀 구조물들을 포함한다. 상기 복수의 메모리 셀 구조물들의 각각은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 각각 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고, 상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 의 β합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 로우 드라이버, 컬럼 드라이버, 및 상기 로우 드라이버 및 상기 컬럼 드라이버와 전기적으로 연결되는 컨트롤 로직을 포함하는 하부 구조물; 및 상기 하부 구조물 상의 상부 구조물을 포함하되, 상기 상부 구조물은 상기 하부 구조물 상의 제1 도전성 라인, 상기 제1 도전성 라인 상의 제2 도전성 라인, 및 상기 제1 및 제2 도전성 라인들 사이의 제1 메모리 셀 구조물을 포함하고; 상기 제1 도전성 라인과 상기 로우 드라이버를 전기적으로 연결하는 제1 콘택 구조물; 상기 제2 도전성 라인과 상기 컬럼 드라이버를 전기적으로 연결하는 제2 콘택 구조물; 및 상기 상부 구조물을 관통하며 상기 하부 구조물 내로 연장되어 상기 컨트롤 로직과 전기적으로 연결되는 입출력 콘택 구조물을 포함한다. 상기 제1 메모리 셀 구조물은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고, 상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고, 상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 크다.
실시 예들에 따르면, 집적도, 신뢰도 및 내구성 중 적어도 하나를 향상시킬 수 있는 반도체 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 개략적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 장치를 개략적으로 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 구조물을 나타낸 부분 확대 단면도이다.
도 6a 내지 도 6i는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 구조물의 다양한 변형 예들을 나타낸 부분 확대 단면도들이다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 구조물의 다양한 변형 예들을 나타낸 부분 확대 단면도들이다.
도 8a 및 도 8b는 본 발명의 일 실시예에 따른 반도체 장치의 다양한 변형 예들을 나타낸 부분 단면도들이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 반도체 장치의 다양한 변형 예들을 나타낸 평면도들이다.
도 10a 내지 도 10c는 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 나타낸 단면도들이다.
도 11은 본 발명의 일 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명하기로 한다.
우선, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 사시도이다.
도 1을 참조하면, 일 실시예에 따른 반도체 장치(1a)는 제1 도전성 라인들(25), 상기 제1 도전성 라인들(25) 상의 제2 도전성 라인들(48), 상기 제1 도전성 라인들(25)과 상기 제2 도전성 라인들(48) 사이에 배치되는 메모리 셀 구조물들(MCAa)을 포함할 수 있다.
일 예에서, 상기 메모리 셀 구조물들(MCAa) 각각의 평면 모양은 원 모양일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 메모리 셀 구조물들(MCAa) 각각의 평면 모양은 정사각형, 직사각형, 모서리가 라운드된 사각형 또는 타원형과 같이 다양한 형태일 수 있다.
상기 제1 도전성 라인들(25)의 각각은 제1 수평 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제2 도전성 라인들(48)의 각각은 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 라인 모양일 수 있다.
일 예에서, 상기 제1 도전성 라인들(25)은 워드라인일 수 있고, 상기 제2 도전성 라인들(48)은 비트라인일 수 있다. 다른 예에서, 상기 제1 도전성 라인들(25)은 비트라인일 수 있고, 상기 제2 도전성 라인들(48)은 워드라인일 수 있다.
상기 메모리 셀 구조물들(MCAa)은 복수의 하부 전극 패턴들(33), 상기 복수의 하부 전극 패턴들(33) 상의 복수의 셀렉터 물질 패턴들(36), 상기 복수의 셀렉터 물질 패턴들(36) 상의 복수의 중간 전극 패턴들(39), 상기 복수의 중간 전극 패턴들(39) 상의 복수의 정보 저장 물질 패턴들(42), 상기 복수의 정보 저장 물질 패턴들(42) 상의 복수의 상부 전극 패턴들(45)을 포함할 수 있다. 상기 복수의 정보 저장 물질 패턴들(42)은, 수직 방향(Z)에서, 상기 복수의 셀렉터 물질 패턴들(36)과 각각 중첩할 수 있다.
상기 복수의 정보 저장 물질 패턴들(42)의 각각은 상변화 물질을 포함할 수 있다. 예를 들어, 상기 복수의 정보 저장 물질 패턴들(42)의 각각은 InαGeβSbγTeδ물질과 같은 상변화 물질을 포함할 수 있다.
일 예에서, 상기 InαGeβSbγTeδ물질에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 클 수 있다.
일 예에서, 상기 InαGeβSbγTeδ물질에서, 상기 α와 상기 β의 합은 20 atomic % 과 같거나 작을 수 있다. 상기 γ 와 상기 δ이 합은 80 atomic % 과 같거나 클 수 있다. 상기 γ는 30 atomic %일 수 있고, 상기 δ는 50 atomic %일 수 있다. 상기 α는 10 atomic % 과 같거나 클 수 있고, 20 atmic %와 같거나 작을 수 있다.
일 예에서, 상기 β는 상기 α 보다 작을 수 있다.
일 예에서, 상기 복수의 정보 저장 물질 패턴들(42)의 각각은 추가 원소를 더 포함할 수 있다. 상기 추가 원소는 B, Al, Ga, Tl, C, Si, Sn, N, P, As, Bi, O, S, Se, Zn, Cd, W, Ti, Hf, Zr 중 적어도 하나를 포함할 수 있다.
실시 예에 따르면, 상기 반도체 장치(1a)의 동작 시에 상기 InαGeβSbγTeδ물질이 InTe 및 In2Te3 등으로 상분리되어 상기 반도체 장치(1a)의 내구성(endurance) 특성이 열화되는 것을 방지할 수 있는 상기 복수의 정보 저장 물질 패턴들(42)의 상기 InαGeβSbγTeδ물질의 조성비를 제공할 수 있다. 여기서, 상기 반도체 장치(1a)의 동작은 프로그램 동작 및 소거 동작일 수 있다. 따라서, 상기 복수의 정보 저장 물질 패턴들(42)은 결정질 상에서 비정질 상으로 상변화하거나, 또는 비정질 상에서 결정질 상으로 상변화하면서, 내구성이 취약해지는 것을 방지하기 위해, 상술한 것과 같은 조성비의 상기 InαGeβSbγTeδ물질을 포함할 수 있다.
실시 예에서, 상기 복수의 정보 저장 물질 패턴들(42)의 상기 InαGeβSbγTeδ물질에서, In 원소는 상기 복수의 정보 저장 물질 패턴들(42)의 저항을 높게 해줄 수 있고, Ge 원소는 상기 InαGeβSbγTeδ물질이 InTe 및 In2Te3 등으로 상분리되는 것을 방지하여, 내구성 특성을 개선할 수 있다.
실시 예에서, 각각의 상기 복수의 정보 저장 물질 패턴들(42)은 상술한 것과 같은 조성비의 상기 InαGeβSbγTeδ물질을 포함함으로써, 한 셀에 1비트 이상의 정보가 저장되는 MLC(multi-level cell)로 이용될 수 있다. 따라서, 상기 반도체 장치(1a)의 정보 저장 용량을 증가시킬 수 있다.
상기 복수의 정보 저장 물질 패턴들(42)의 각각은, 상기 반도체 장치(1)의 동작에 따라 결정질 상에서 비정질 상으로 변화하거나, 또는 비정질 상에서 결정질 상으로 변화할 수 있는 상변화 물질 층을 포함할 수 있다. 예를 들어, 상기 복수의 정보 저장 물질 패턴들(42)은 상기 반도체 장치(1)의 동작에 따라 제1 저항을 갖는 제1 정보 저장 물질 패턴(42a) 및 상기 제1 저항 보다 큰 제2 저항을 갖는 제2 정보 저장 물질 패턴(42b)을 포함할 수 있다.
일 예에서, 상기 제1 저항을 갖는 상기 제1 정보 저장 물질 패턴(42a)의 적어도 일부는 결정질 상 일 수 있다. 예를 들어, 상기 제1 정보 저장 물질 패턴(42a)에서, 일부는 결정질 상이고, 나머지는 비정질 상일 수 있다. 다른 예에서, 상기 제1 정보 저장 물질 패턴(42a)은 전체가 결정질 상일 수 있다.
일 예에서, 상기 제2 저항을 갖는 상기 제2 정보 저장 물질 패턴(42b)의 적어도 일부는 비정질 상일 수 있다. 예를 들어, 상기 제2 정보 저장 물질 패턴(42b)은 비정질 상(phase)인 부분 및 결정질 상인 부분을 포함할 수 있다. 예를 들어, , 상기 제2 정보 저장 물질 패턴(42b)에서, 가운데 부분은 비정질 상일 수 있고, 하부 영역 및 상부 영역 중 적어도 하나의 영역은 결정질 상일 수 있다. 다른 예에서, 상기 제2 정보 저장 물질 패턴(42b)은 전체가 비정질 상일 수 있다.
상기 복수의 셀렉터 물질 패턴들(36)의 각각은 임계 스위칭 소자(thrshold switching device)일 수 있다. 예를 들어, 상기 복수의 셀렉터 물질 패턴들(36)의 각각은 오보닉 임계 스위칭 소자(ovonic thrshold switching device, OTS)일 수 있다.
상기 복수의 셀렉터 물질 패턴들(36)의 각각은 상기 반도체 장치(1)의 동작 시에, 비정질 상을 유지할 수 있는 칼코게나이드 계열의 오보닉 임계 스위칭 물질을 포함할 수 있다. 예를 들어, 상기 복수의 셀렉터 물질 패턴들(36)의 각각은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 함유한 합금 물질 또는 이들 합금 물질에 비결정상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(예, Si 원소 또는 N 원소 등)를 포함할 수 있다.
일 예에서, 상기 복수의 셀렉터 물질 패턴들(36)의 각각은 GeSe, GeS, AsSe, AsTe, AsS SiTe, SiSe, SiS, GeAs, SiAs, SnSe, SnTe와 같은 2원계 조성, GeAsTe, GeAsSe, AlAsTe, AlAsSe, SiAsSe, SiAsTe, GeSeTe, GeSeSb, GaAsSe, GaAsTe, InAsSe, InAsTe, SnAsSe, SnAsTe와 같은 3원계 조성, GeSiAsTe, GeSiAsSe, GeSiSeTe, GeSeTeSb, GeSiSeSb, GeSiTeSb, GeSeTeBi, GeSiSeBi, GeSiTeBi, GeAsSeSb, GeAsTeSb, GeAsTeBi, GeAsSeBi, GeAsSeIn, GeAsSeGa, GeAsSeAl, GeAsSeTl, GeAsSeSn, GeAsSeZn, GeAsTeIn, GeAsTeGa, GeAsTeAl, GeAsTeTl, GeAsTeSn, GeAsTeZn와 같은 4원계 조성, GeSiAsSeTe, GeAsSeTeS, GeSiAsSeS, GeSiAsTeS, GeSiSeTeS, GeSiAsSeP, GeSiAsTeP, GeAsSeTeP, GeSiAsSeIn, GeSiAsSeGa, GeSiAsSeAl, GeSiAsSeTl, GeSiAsSeZn, GeSiAsSeSn, GeSiAsTeIn, GeSiAsTeGa, GeSiAsTeAl, GeSiAsTeTl, GeSiAsTeZn, GeSiAsTeSn, GeAsSeTeIn, GeAsSeTeGa, GeAsSeTeAl, GeAsSeTeTl, GeAsSeTeZn, GeAsSeTeSn, GeAsSeSIn, GeAsSeSGa, GeAsSeSAl, GeAsSeSTl, GeAsSeSZn, GeAsSeSSn, GeAsTeSIn, GeAsTeSGa, GeAsTeSAl, GeAsTeSTl, GeAsTeSZn, GeAsTeSSn, GeAsSeInGa, GeAsSeInAl, GeAsSeInTl, GeAsSeInZn, GeAsSeInSn, GeAsSeGaAl, GeAsSeGaTl, GeAsSeGaZn, GeAsSeGaSn, GeAsSeAlTl, GeAsSeAlZn, GeAsSEAlSn, GeAsSeTlZn, GeAsSeTlSn, GeAsSeZnSn와 같은 5원계 조성, 및 GeSiAsSeTeS, GeSiAsSeTeIn, GeSiAsSeTeGa, GeSiAsSeTeAl, GeSiAsSeTeTl, GeSiAsSeTeZn, GeSiAsSeTeSn, GeSiAsSeTeP, GeSiAsSeSIn, GeSiAsSeSGa, GeSiAsSeSAl, GeSiAsSeSTl, GeSiAsSeSZn, GeSiAsSeSSn, GeAsSeTeSIn, GeAsSeTeSGa, GeAsSeTeSAl, GeAsSeTeSTl, GeAsSeTeSZn, GeAsSeTeSSn, GeAsSeTePIn, GeAsSeTePGa, GeAsSeTePAl, GeAsSeTePTl, GeAsSeTePZn, GeAsSeTePSn, GeSiAsSeInGa, GeSiAsSeInAl, GeSiAsSeInTl, GeSiAsSeInZn, GeSiAsSeInSn, GeSiAsSeGaAl, GeSiAsSeGaTl, GeSiAsSeGaZn, GeSiAsSeGaSn, GeSiAsSeAlSn, GeAsSeTeInGa, GeAsSeTeInAl, GeAsSeTeInTl, GeAsSeTeInZn, GeAsSeTeInSn, GeAsSeTeGaAl, GeAsSeTeGaTl, GeAsSeTeGaZn, GeAsSeTeGaSn, GeAsSeTeAlSn, GeAsSeSInGa, GeAsSeSInAl, GeAsSeSInTl, GeAsSeSInZn, GeAsSeSInSn, GeAsSeSGaAl, GeAsSeSGaTl, GeAsSeSGaZn, GeAsSeSGaSn, GeAsSeSAlSn와 같은 6원계 조성 중 적어도 하나를 포함하는 스위칭 물질 을 포함할 수 있다.
일 예에서, 상기 복수의 셀렉터 물질 패턴들(36)의 각각은 하나의 스위칭 물질 층으로 형성될 수 있다. 다른 예에서, 상기 복수의 셀렉터 물질 패턴들(36)의 각각은 서로 다른 조성의 복수의 스위칭 물질 층들로 형성될 수 있다.
일 예에서, 각각의 상기 복수의 셀렉터 물질 패턴들(36)에서, 상기 스위칭 물질 층은 추가 원소를 더 포함할 수 있다. 상기 복수의 셀렉터 물질 패턴들(36)의 추가 원소는 B, C, N 및 O 중 적어도 하나의 원소를 포함할 수 있다.
상기 메모리 셀 구조물들(MCAa)의 각각은 상기 수직 방향(Z)으로 차례로 적층되는 하나의 하부 전극 패턴(33), 하나의 셀렉터 물질 패턴(36), 하나의 중간 전극 패턴(39), 하나의 정보 저장 물질 패턴(39) 및 하나의 상부 전극 패턴(45)을 포함할 수 있다.
이하에서, 하나의 제1 도전성 라인(25), 하나의 하부 전극 패턴(33), 하나의 제1 전극 패턴(33), 하나의 셀렉터 물질 패턴(36), 하나의 중간 전극 패턴(39), 하나의 정보 저장 물질 패턴(39), 하나의 상부 전극 패턴(45) 및 하나의 제2 도전성 라인(48)을 중심으로 설명하기로 한다.
상기 하부 전극 패턴(33)은 탄소 물질 층 또는 탄소 함유 물질 층일 수 있다. 일 예에서, 상기 탄소 함유 물질 층은 탄소 물질 층에 질소 원소 및 금속 원소 중 적어도 하나가 포함된 물질 층일 수 있다. 예를 들어, 상기 탄소 함유 물질 층은 W 또는 Ti 등과 같은 금속 계열의 금속 원소 및 탄소 원소를 포함하는 도전성 물질, 예를 들어, WC(tungsten carbide) 또는 TiC(titanium carbide) 등과 같은 금속-탄소 합금 물질(metal-carbon alloy material)로 형성될 수 있다. 상기 금속-탄소 합금 물질의 금속 원소는 상술한 W 및 Ti에 한정되지 않고, 탄소(C)와 함금을 형성할 수 있는 다른 금속 원소(예를 들어, Ta 또는 Co 등)로 대체될 수도 있다.
이하에서, 탄소 함유 물질 층에 대한 별도의 설명이 없더라도, 탄소 함유 물질 층은 상술한 바와 같이 질소 원소 및 금속 원소 중 적어도 하나의 원소와 함께 탄소 원소를 포함하는 도전성 물질로 이해될 수 있다.
상기 중간 전극 패턴(39)은 차례로 적층된 제1 중간 전극 층(39a) 및 제2 중간 전극 층(39b)을 포함할 수 있다. 상기 제1 중간 전극 층(39a)은 상기 제2 중간 전극 층(39b) 보다 두꺼울 수 있다. 상기 제1 중간 전극 층(39a)은 상기 셀렉터 물질 패턴(36)과 접촉할 수 있고, 상기 제2 중간 전극 층(39b)은 상기 정보 저장 물질 패턴(42)과 접촉할 수 있다. 상기 제1 중간 전극 층(39a)은 탄소 물질 층 또는 탄소 함유 물질 층일 수 있고, 상기 제2 중간 전극 층(39b)은 금속 층 또는 금속 합금 층일 수 있다. 예를 들어, 상기 제2 중간 전극 층(39b)은 W, WN 또는 TiN 등과 같은 도전성 물질을 포함할 수 있다.
상기 상부 전극 패턴(45)은 차례로 적층된 제1 상부 전극 층(45a) 및 제2 상부 전극 층(45b)을 포함할 수 있다. 상기 제1 상부 전극 층(45a)은 상기 제2 상부 전극 층(45b) 보다 얇을 수 있다. 상기 제1 상부 전극 층(45a)은 상기 정보 저장 물질 패턴(42)과 접촉할 수 있고, 상기 제2 상부 전극 층(45b)은 상기 제2 도전성 라인(48)과 접촉할 수 있다. 상기 제1 상부 전극 층(45a)은 금속 층 또는 금속 합금 층일 수 있다. 예를 들어, 상기 제1 상부 전극 층(45a)은 W, WN 또는 TiN 등과 같은 도전성 물질을 포함할 수 있다. 상기 제2 상부 전극 층(45b)은 탄소 물질 층 또는 탄소 함유 물질 층일 수 있다.
실시 예에서, 상기 제1 및 제2 도전성 라인들(25, 48) 사이에서, 상기 정보 저장 물질 패턴(42)은 상기 셀렉터 물질 패턴(36) 상에 배치될 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 제1 및 제2 도전성 라인들(25, 48) 사이에서, 상기 정보 저장 물질 패턴(42)은 상기 셀렉터 물질 패턴(36) 아래에 배치될 수도 있다. 이와 같이, 상기 제1 및 제2 도전성 라인들(25, 48) 사이에서, 상기 정보 저장 물질 패턴(42)이 상기 셀렉터 물질 패턴(36) 아래에 배치될 수 있는 변형 예에 대하여 도 2를 참조하여 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 사시도이다.
도 2를 참조하면, 일 실시예에 따른 반도체 장치(1b)는 도 1에서 설명한 것과 같은 상기 제1 및 제2 도전성 라인들(25, 48), 및 상기 제1 도전성 라인(25)과 상기 제2 도전성 라인(48) 사이에 배치되는 메모리 셀 구조물들(MCAb)을 포함할 수 있다. 상기 메모리 셀 구조물(MCAb)들의 각각은 상기 수직 방향(Z)으로 차례로 적층되는 하부 전극 패턴(33'), 정보 저장 물질 패턴(42'), 중간 전극 패턴(39'), 셀렉터 물질 패턴(36') 및 상부 전극 패턴(45')을 포함할 수 있다.
상기 하부 전극 패턴(33')은 제1 하부 전극 층(33a) 및 상기 제1 하부 전극 층(33a) 상에서 상기 제1 하부 전극 층(33a) 보다 얇은 두께의 제2 하부 전극 층(33b)을 포함할 수 있다. 상기 중간 전극 패턴(39')은 제1 중간 전극 층(39a') 및 상기 제1 중간 전극 층(39a') 상에서 상기 제1 중간 전극 층(39a')의 두께 보다 큰 두께를 갖는 제2 중간 전극 층(39b')을 포함할 수 있다. 각각의 상기 제1 하부 전극 층(33a), 상기 제2 중간 전극 층(39b') 및 상기 상부 전극 패턴(45')은 탄소 물질 층 또는 탄소 함유 물질 층일 수 있다. 각각의 상기 제2 하부 전극 층(33b) 및 상기 제1 중간 전극 층(39a')은 도 1에서의 상기 제2 중간 전극 층(도 1의 39b)과 동일한 물질, 에를 들어 금속 층 또는 금속 합금 층일 수 있다.
상기 정보 저장 물질 패턴(42')은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 42)과 동일한 물질일 수 있고, 상기 셀렉터 물질 패턴(36')은 도 1에서 설명한 상기 셀렉터 물질 패턴(도 1의 36)과 동일한 물질일 수 있다.
상술한 실시예들에서, 상기 메모리 셀 구조물들(도 1의 MCAa 또는 도 2의 MCAb)은 상기 수직 방향(Z)으로 복수개가 배치될 수 있다. 이하에서, 상기 메모리 셀 구조물들(도 1의 MCAa)이 상기 수직 방향(Z)으로 복수개가 배치될 수 있는 예시적인 예들에 대하여 설명하기로 한다. 이하에서, 도 1에서와 같이 상기 정보 저장 물질 패턴(42)이 상기 셀렉터 물질 패턴(36) 상에 배치되는 구조를 중심으로 설명하지만, 별도의 설명이 없더라도, 본 발명의 기술적 사상은 도 2에서와 같이 상기 정보 저장 물질 패턴(42')이 상기 셀렉터 물질 패턴(36') 아래에 배치되는 구조를 포함할 수 있다.
도 3 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 일 예를 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 평면도이고, 도 4는 도 3의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 개략적인 단면도이고, 도 5는 도 4의 제1 메모리 셀 구조물들(MCA_1)을 확대한 부분 확대 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 하부 구조물(120), 상기 하부 구조물(120) 상의 제1 도전성 라인(125), 상기 제1 도전성 라인(125) 상의 제1 메모리 셀 구조물들(MCA_1), 상기 제1 메모리 셀 구조물들(MCA_1) 상의 제2 도전성 라인(153), 상기 제2 도전성 라인(153) 상의 제2 메모리 셀 구조물들(MCA_2), 및 상기 제2 메모리 셀 구조물들(MCA_2) 상의 제3 도전성 라인(160)을 포함할 수 있다.
상기 하부 구조물(120)은 반도체 기판(103), 상기 반도체 기판(103) 상의 회로 소자(109), 및 상기 반도체 기판(103) 상에서 상기 회로 소자(109)와 전기적으로 연결되는 회로 배선(112), 및 상기 반도체 기판(103) 상에서 상기 회로 소자(109) 및 상기 회로 배선(112)을 덮는 하부 절연 구조물(115)을 포함할 수 있다.
상기 회로 소자(109)는 상기 반도체 기판(103) 상에서 소자분리 층(106s)에 의해 한정되는 활성 영역(106a) 상에 배치되는 게이트(109g) 및 상기 게이트(109g) 양 옆의 상기 활성 영역(106a) 내에 배치되는 소스/드레인 영역들(109sd)를 포함하는 트랜지스터를 포함할 수 있다.
일 실시예에 따른 반도체 장치(100)는 상기 제1 도전성 라인(125)의 측면을 덮는 제1 절연성 패턴(130), 상기 제2 도전성 라인(153)의 측면을 덮는 제2 절연성 패턴(156), 상기 제3 도전성 라인(160)의 측면을 덮는 제3 절연성 패턴(163)을 더 포함할 수 있다.
일 실시예에 따른 반도체 장치(100)는 상기 제1 메모리 셀 구조물들(MCA_1)의 측면을 둘러싸는 제1 갭필 절연 패턴(150), 상기 제1 갭필 절연 패턴(150)과 상기 제1 메모리 셀 구조물들(MCA_1) 사이의 제1 캐핑 절연 층(148), 상기 제2 메모리 셀 구조물들(MCA_2)의 측면을 둘러싸는 제2 갭필 절연 패턴(150'), 및 상기 제2 갭필 절연 패턴(150')과 상기 제2 메모리 셀 구조물들(MCA_2) 사이의 제2 캐핑 절연 층(148')을 더 포함할 수 있다.
일 예에서, 상기 제1 캐핑 절연 층(148)은 상기 제1 갭필 절연 패턴(150)과 상기 제1 메모리 셀 구조물(MCA_1) 사이로부터 상기 제1 갭필 절연 패턴(150)의 하부면을 덮도록 연장될 수 있다. 상기 제2 캐핑 절연 층(148')은 상기 제2 갭필 절연 패턴(150')과 상기 제2 메모리 셀 구조물들(MCA_2) 사이로부터 상기 제1 갭필 절연 패턴(150')의 하부면을 덮도록 연장될 수 있다.
일 예에서, 각각의 상기 제1 및 제2 캐핑 절연 층들(148, 148')은 SiN, SiO2, SiON, SiBN, SiCN, SiOCN, Al2O3, AlN 또는 AlON 중 적어도 하나를 포함할 수 있다.
일 예에서, 각각의 상기 제1 및 제2 갭필 절연 패턴들(150, 150')은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 메모리 셀 구조물들(MCA_1, MCA_2) 중 적어도 하나는 도 1에서 설명한 상기 메모리 셀 구조물들(MCAa) 또는 도 2에서 설명한 상기 메모리 셀 구조물들(MCAb)과 실질적으로 동일한 구조일 수 있다. 예를 들어, 상기 제1 메모리 셀 구조물들(MCA_1)의 각각은 차례로 적층되는 제1 하부 전극 패턴(133), 제1 하부 셀렉터 물질 패턴(136), 제1 중간 전극 패턴(139), 제1 정보 저장 물질 패턴(142), 및 제1 상부 전극 패턴(145)을 포함할 수 있다. 상기 제2 메모리 셀 구조물들(MCA_2)의 각각은 차례로 적층되는 제2 하부 전극 패턴(133'), 제2 하부 셀렉터 물질 패턴(136'), 상기 제2 중간 전극 패턴(139'), 제2 정보 저장 물질 패턴(142'), 제2 상부 전극 패턴(145')을 포함할 수 있다.
상기 제1 및 제2 중간 전극 패턴들(139, 139')의 각각은 차례로 적층된 제1 중간 전극 층(139a, 139a') 및 제2 중간 전극 층(139b, 139b')을 포함할 수 있다. 상기 제1 중간 전극 층(139a, 139a')은 상기 제2 중간 전극 층(139b, 139b') 보다 두꺼울 수 있다. 상기 제1 및 제2 상부 전극 패턴들(145, 145')의 각각은 차례로 적층된 제1 상부 전극 층(145a, 145a') 및 제2 상부 전극 층(145b, 145b')을 포함할 수 있다. 상기 제1 상부 전극 층(145a, 145a')은 상기 제2 상부 전극 층(145b, 145b') 보다 얇을 수 있다.
일 예에서, 각각의 상기 제1 및 제2 하부 전극 패턴들(133, 133')은 도 1에서 설명한 상기 하부 전극 패턴(도 1의 33)과 실질적으로 동일한 물질을 포함할 수 있고, 각각의 상기 제1 및 제2 중간 전극 패턴들(139, 139')은 도 1에서 설명한 상기 중간 전극 패턴(도 1의 39)과 실질적으로 동일한 물질을 포함할 수 있고, 각각의 상기 제1 및 제2 상부 전극 패턴들(139, 139')은 도 1에서 설명한 상기 상부 전극 패턴(도 1의 39)과 실질적으로 동일한 물질을 포함할 수 있다.
일 예에서, 각각의 상기 제1 및 제2 정보 저장 물질 패턴들(139, 139')은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)과 실질적으로 동일한 물질을 포함할 수 있고, 각각의 상기 제1 및 제2 셀렉터 물질 패턴들(136, 136')은 도 1에서 설명한 상기 셀렉터 물질 패턴(도 1의 36)과 실질적으로 동일한 물질을 포함할 수 있다.
일 예에서, 상기 제1 도전성 라인(125)은 제1 두께를 가질 수 있고, 상기 제2 도전성 라인(153)은 상기 제1 두께 보다 큰 제2 두께를 가질 수 있다. 상기 제2 두께는 상기 제1 두께 보다 약 2배 보다 크고 약 3배 보다 작을 수 있다.
일 예에서, 상기 제1 도전성 라인(125)은 약 350 Å 내지 약 450 Å의 두께일 수 있고, 상기 제2 도전성 라인(153)은 약 750 Å 내지 약 1100 Å의 두께일 수 있다.
일 예에서, 각각의 상기 제1 및 제2 셀렉터 물질 패턴들(136, 136')은 약 100 Å내지 약 200 Å의 두께일 수 있다. 각각의 상기 정보 저장 물질 패턴들(142, 142')은 약 300 Å내지 약 450 Å의 두께일 수 있다.
일 예에서, 각각의 상기 제1 및 제2 정보 저장 물질 패턴들(142, 142')은 단일의 상변화 물질 층을 포함할 수 있다.
다른 예에서, 각각의 상기 제1 및 제2 정보 저장 물질 패턴들(142, 142')은 복수의 상변화 물질 층들을 포함할 수 있다. 예를 들어, 각각의 상기 제1 및 제2 정보 저장 물질 패턴들(139, 139')은 차례로 적층되는 제1 상변화 물질 층(142a, 142a'), 제2 상변화 물질 층(142b, 142b') 및 제3 상변화 물질 층(142c, 142c')을 포함할 수 있다.
상기 제2 상변화 물질 층(142b, 142b')은 상기 제1 상변화 물질 층(142a, 142a')과 상기 제3 상변화 물질 층(142c, 142c') 사이에 배치될 수 있다. 상기 제2 상변화 물질 층(142b, 142b')은 각각의 상기 제1 상변화 물질 층(142a, 142a') 및 상기 제3 상변화 물질 층(142c, 142c')의 두께 보다 큰 두께를 가질 수 있다.
일 예에서, 상기 제2 상변화 물질 층(142b, 142b')은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeSbγTeδ물질과 동일한 물질을 포함할 수 있고, 각각의 상기 제1 상변화 물질 층(142a, 142a') 및 상기 제3 상변화 물질 층(142c, 142c')은 상기 제2 상변화 물질 층(142b, 142b')의 상기 InαGeβSbγTeδ물질에서, In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 제2 상변화 물질 층(142b, 142b')의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
실시 예에 따르면, 전극 패턴들과 접촉하는 상기 제1 상변화 물질 층(142a, 142a') 및 상기 제3 상변화 물질 층(142c, 142c')을 In이 없는 GeSbTe 물질로 형성하거나, 또는 상기 제2 상변화 물질 층(142b, 142b')의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질로 형성함으로써, 상기 정보 저장 물질 패턴들(142, 142')과 상기 전극 패턴들 사이의 계면을 보다 안정화시킬 수 있다. 따라서, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
실시 예에서, 상기 제2 상변화 물질 층(142b, 142b')은 InαGeβSbγTeδ 상변화 물질 층으로 지칭될 수 있고, 상기 제1 상변화 물질 층(142a, 142a') 및 상기 제3 상변화 물질 층(142c, 142c')은 각각 제1 추가 상변화 물질 층 및 제2 추가 상변화 물질 층으로 지칭될 수도 있다. 이하에서, 별도의 설명이 없더라도, In이 없는 GeSbTe 물질 층 또는 상기 제2 상변화 물질 층(142b, 142b')의 상기 InαGeβSbγTeδ물질 층 보다 In 함량 보다 적은 InGeSbTe 물질 층은 추가 상변화 물질 층으로 지칭될 수 있다.
상술한 바와 같이, 각각의 상기 제1 및 제2 정보 저장 물질 패턴들(142, 142')은 복수의 상변화 물질 층들을 포함할 수 있다. 이와 같은 상기 복수의 상변화 물질 층들의 다양한 예들에 대하여, 도 6a 내지 도 6i를 각각 참조하여 설명하기로 한다. 각각의 도 6a 내지 도 6i는 도 5에서의 상기 제1 정보 저장 물질 패턴(142)의 변형 예를 나타내는 부분 확대 단면도이다. 이하에서, 상기 제1 정보 저장 물질 패턴(142)의 변형 예를 중심으로 설명하기로 한다.
변형 예에서, 도 6a를 참조하면, 정보 저장 물질 패턴(242)은 차례로 적층되는 제1 상변화 물질 층(242a), 제2 상변화 물질 층(242b) 및 제3 상변화 물질 층(242c)을 포함할 수 있다. 상기 제1 내지 제3 상변화 물질 층들(242a, 242b, 242c)은 서로 동일한 두께를 가질 수 있다.
상기 제2 상변화 물질 층(242b)은 도 4 및 도 5의 상기 제2 상변화 물질 층(도 4 및 도 5의 142b)와 동일한 물질 층일 수 있고, 상기 제1 및 제3 상변화 물질 층들(242a, 242c)은 도 4 및 도 5의 상기 제1 및 제3 상변화 물질 층들(142a, 142c)과 동일한 물질 층일 수 있다.
변형 예에서, 도 6b를 참조하면, 정보 저장 물질 패턴(342)은 차례로 적층되는 제1 상변화 물질 층(342a), 제2 상변화 물질 층(342b) 및 제3 상변화 물질 층(342c)을 포함할 수 있다. 각각의 상기 제1 및 제3 상변화 물질 층들(342a, 342b, 342c)은 상기 제2 상변화 물질 층(342b)의 두께 보다 큰 두께를 가질 수 있다.
상기 제2 상변화 물질 층(342b)은 도 4 및 도 5의 상기 제2 상변화 물질 층(도 4 및 도 5의 142b)와 동일한 물질 층일 수 있고, 상기 제1 및 제3 상변화 물질 층들(342a, 342c)은 도 4 및 도 5의 상기 제1 및 제3 상변화 물질 층들(142a, 142c)과 동일한 물질 층일 수 있다.
변형 예에서, 도 6c를 참조하면, 정보 저장 물질 패턴(442)은 차례로 적층되는 제1 상변화 물질 층(442a), 제2 상변화 물질 층(442b), 제3 상변화 물질 층(442c), 제4 상변화 물질 층(442d), 및 제5 상변화 물질 층(442e)을 포함할 수 있다.
상기 제1, 제3 및 제5 상변화 물질 층들(442a, 442c, 442e)은 서로 동일한 두께를 가질 수 있고, 상기 제2 및 제4 상변화 물질 층들(442b, 442d)은 서로 동일한 두께를 가질 수 있다. 상기 제1, 제3 및 제5 상변화 물질 층들(442a, 442c, 442e) 각각의 두께는 상기 제2 및 제4 상변화 물질 층들(442b, 442d) 각각의 두께 보다 작을 수 있다.
상기 제2 및 제4 상변화 물질 층들(442b, 442d)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질을 포함할 수 있고, 상기 제1, 제3 및 제5 상변화 물질 층들(442a, 442c, 442e)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6d를 참조하면, 정보 저장 물질 패턴(542)은 교대로 반복적으로 적층되는 제1 상변화 물질 층들(542a, 524c, 542e, 542g, 542i) 및 제2 상변화 물질 층들(542b, 542d, 542f, 542h)을 포함할 수 있다.
상기 제1 상변화 물질 층들(542a, 524c, 542e, 542g, 542i) 및 상기 제2 상변화 물질 층들(542b, 542d, 542f, 542h) 중에서, 최상위 상변화 물질 층은 최상위 제1 상변화 물질 층(542i)일 수 있고, 최하위 상변화 물질 층은 최하위 제1 상변화 물질 층(542a)일 수 있다. 상기 제1 상변화 물질 층들(542a, 524c, 542e, 542g, 542i)은 서로 동일한 두께일 수 있다. 상기 제2 상변화 물질 층들(542b, 542d, 542f, 542h)은 서로 동일한 두께일 수 있다. 상기 제1 상변화 물질 층들(542a, 524c, 542e, 542g, 542i) 및 상기 제2 상변화 물질 층들(542b, 542d, 542f, 542h)은 서로 동일한 두께일 수 있다.
상기 제2 상변화 물질 층들(542b, 542d, 542f, 542h)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층들(542a, 524c, 542e, 542g, 542i)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6e를 참조하면, 정보 저장 물질 패턴(642)은 교대로 반복적으로 적층되는 제1 상변화 물질 층들(642a, 642c, 642e, 642g) 및 제2 상변화 물질 층들(642b, 642d, 642f)을 포함할 수 있다. 상기 제1 상변화 물질 층들(642a, 644c, 642e, 642g) 및 상기 제2 상변화 물질 층들(642b, 642d, 642f) 중에서, 최상위 상변화 물질 층은 최상위 제1 상변화 물질 층(642g)일 수 있고, 최하위 상변화 물질 층은 최하위 제1 상변화 물질 층(642a)일 수 있다. 각각의 상기 제1 상변화 물질 층들(642a, 642c, 642e, 642g)의 두께는 각각의 상기 제2 상변화 물질 층들(642b, 642d, 642f)의 두께 보다 클 수 있다.
상기 제2 상변화 물질 층들(642b, 642d, 642f)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층들(642a, 642c, 642e, 642g)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6f를 참조하면, 정보 저장 물질 패턴(742)은 교대로 반복적으로 적층되는 제1 상변화 물질 층들(742a, 742c, 742e, 742g) 및 제2 상변화 물질 층들(742b, 742d, 742f)을 포함할 수 있다. 상기 제1 상변화 물질 층들(742a, 742c, 742e, 742g) 및 상기 제2 상변화 물질 층들(742b, 742d, 742f) 중에서, 최상위 상변화 물질 층은 최상위 제1 상변화 물질 층(742g)일 수 있고, 최하위 상변화 물질 층은 최하위 제1 상변화 물질 층(742a)일 수 있다. 각각의 상기 제1 상변화 물질 층들(742a, 742c, 742e, 742g)의 두께는 각각의 상기 제2 상변화 물질 층들(742b, 742d, 742f)의 두께 보다 작을 수 있다.
상기 제2 상변화 물질 층들(742b, 742d, 742f)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층들(742a, 742c, 742e, 742g)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6g를 참조하면, 정보 저장 물질 패턴(842)은 제1 상변화 물질 층(842a) 및 상기 제1 상변화 물질 층(842a) 상에서 상기 제1 상변화 물질 층(842a) 보다 두꺼운 제2 상변화 물질 층(842b)을 포함할 수 있다.
상기 제2 상변화 물질 층(842b)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층(842a)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6h를 참조하면, 정보 저장 물질 패턴(942)은 제1 상변화 물질 층(942a) 및 상기 제1 상변화 물질 층(942a) 상에서 상기 제1 상변화 물질 층(942a) 과 동일한 두께의 제2 상변화 물질 층(942b)을 포함할 수 있다.
상기 제2 상변화 물질 층(942b)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층(942a)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
변형 예에서, 도 6i를 참조하면, 정보 저장 물질 패턴(1042)은 제1 상변화 물질 층(1042a) 및 상기 제1 상변화 물질 층(1042a) 상에서 상기 제1 상변화 물질 층(1042a) 보다 얇은 두께의 제2 상변화 물질 층(1042b)을 포함할 수 있다.
상기 제2 상변화 물질 층(1042b)은 도 1에서 설명한 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질과 동일한 물질로 형성될 수 있고, 상기 제1 상변화 물질 층(1042a)은 In이 없는 GeSbTe 물질을 포함하거나, 또는 상기 정보 저장 물질 패턴(도 1의 39)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질을 포함할 수 있다.
다음으로, 도 7a 내지 도 7e를 각각 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 구조물의 정보 저장 물질 패턴의 다양한 모양에 대하여 설명하기로 한다. 각각의 도 7a 내지 도 7e는 어느 하나의 정보 저장 물질 패턴의 단면 구조를 나타낸 도면이다.
도 7a를 참조하면, 앞에서 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴 중 어느 하나의 정보 저장 물질 패턴(1142a)은 상기 정보 저장 물질 패턴(1142a)의 수직 중심 축(Cz)을 향하는 방향으로 오목한 측면을 가질 수 있다. 예를 들어, 도 5에서와 같은 정보 저장 물질 패턴(142)의 상기 제1 내지 제3 상변화 물질 층들(142a, 142b, 142c)에 각각 대응하는 제1 내지 제3 상변화 물질 층들(1142a, 1142b, 1142c)을 포함하는 정보 저장 물질 패턴(1142a)은 가운데 부분에서 상기 정보 저장 물질 패턴(1142a)의 수직 중심축(Cz)을 향하는 방향으로 오목한 측면을 가질 수 있다.
실시 예에서, 상기 정보 저장 물질 패턴(1142a)의 수직 중심 축(Cz)은 상기 정보 저장 물질 패턴(1142a)의 양 측면들 사이의 중심을 지나는 수직 방향의 축을 의미할 수 있다.
다른 예에서, 도 7b를 참조하면, 도 6c에서와 같은 정보 저장 물질 패턴(442)의 차례로 적층된 상기 제1 내지 제5 상변화 물질 층들(442a, 442b, 442c, 442d, 442e)에 대응하는 차례로 적층된 제1 내지 제5 상변화 물질 층들(1142a', 1142b', 1142c', 1142d', 1142e')을 포함하는 정보 저장 물질 패턴(1142a')에서, 상기 제2 및 제4 상변화 물질 층들(1442b', 1442d')은 상기 제1, 제3 및 제5 상변화 물질 층들(1442a, 1442c, 1442e) 보다 상기 정보 저장 물질 패턴(1142a')의 수직 중심 축(Cz)을 향하는 방향으로 오목한 측면을 가질 수 있다. 따라서, 상기 정보 저장 물질 패턴(1142a')의 가운데 부분은 상대적으로 볼록한 측면을 가질 수 있고, 상기 정보 저장 물질 패턴(1142a')의 하부 영역 및 상부 영역은 상대적으로 오목한 측면을 가질 수 있다.
다른 예에서, 도 7c를 참조하면, 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴(1142c)의 적어도 일부는 음의 기울기(negative slope)의 측면을 가질 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(1142c)은 상부 폭이 하부 폭 보다 클 수 있고, 상부 영역(1142c_U)에서 하부 영역(1142c_L)으로 갈수록 폭이 점차적으로 감소할 수 있다.
다른 예에서, 도 7d를 참조하면, 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴(1142d)의 적어도 일부는 양의 기울기(positive slope)의 측면을 가질 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(1142d)은 상부 폭이 하부 폭 보다 작을 수 있고, 상부 영역(1142d_U)에서 하부 영역(1142d_L)으로 갈수록 폭이 점차적으로 증가할 수 있다.
다른 예에서, 도 7e를 참조하면, 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴(1142e)의 적어도 일부는 실질적으로 수직한 기울기를 갖는 측면을 가질 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(1142e)은 상부 폭과 하부 폭이 실질적으로 같을 수 있고, 상부 영역(1142e_U)에서 하부 영역(1142e_L)까지 실질적으로 동일한 폭을 가질 수 있다.
다음으로, 도 8a 및 도 8b를 각각 참조하여, 일 실시예에 따른 반도체 장치의 다양한 변형 예를 설명하기로 한다. 각각의 도 8a 및 도 8b는 도 3의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 개략적인 단면도이다.
일 예에서, 도 8a를 참조하면 도 4에서 설명한 것과 같은 상기 하부 구조물(도 4의 120) 상에서, 제1 수평 방향(X)으로 연장되는 제1 도전성 라인들(1225)이 배치될 수 있다. 상기 제1 도전성 라인들(1225) 상에서, 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 제2 도전성 라인들(1253)이 배치될 수 있다. 상기 제2 도전성 라인들(1253) 상에서 상기 제1 수평 방향(X)으로 연장되는 제3 도전성 라인들(1260)이 배치될 수 있다.
상기 제1 도전성 라인들(1225)과 상기 제2 도전성 라인들(1253) 사이에 하부 메모리 셀 구조물들(MCAa1)이 배치될 수 있고, 상기 제2 도전성 라인들(1253)과 상기 제3 도전성 라인들(1260) 사이에 상부 메모리 셀 구조물들(MCAa2)이 배치될 수 있다. 상기 하부 및 상부 메모리 셀 구조물들(MCAa1, MCAa2)의 각각은 수직 방향(Z)으로 차례로 적층되는 하부 전극 패턴(1233), 셀렉터 물질 패턴(1236), 중간 전극 패턴(1239), 정보 저장 물질 패턴(1242) 및 상부 전극 패턴(1245)을 포함할 수 있다.
상기 정보 저장 물질 패턴(1242)은 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴일 수 있다.
상기 하부 전극 패턴(1233)의 물질, 상기 셀렉터 물질 패턴(1236)의 물질, 상기 중간 전극 패턴(1239)의 물질, 상기 정보 저장 물질 패턴(1242)의 물질 및 상기 상부 전극 패턴(1245)의 물질은 도 1에서 설명한 상기 하부 전극 패턴(33)의 물질, 상기 셀렉터 물질 패턴(36)의 물질, 상기 중간 전극 패턴(39)의 물질, 상기 정보 저장 물질 패턴(39)의 물질 및 상기 상부 전극 패턴(45)의 물질에 각각 대응할 수 있다.
상기 중간 전극 패턴(1239)은 차례로 적층된 제1 중간 전극 층(1239a) 및 제2 중간 전극 층(1239b)을 포함할 수 있다. 상기 제1 중간 전극 층(1239a) 및 상기 제2 중간 전극 층(1239b)은 도 1에서 설명한 차례로 적층된 상기 제1 중간 전극 층(39a) 및 상기 제2 중간 전극 층(39b)에 각각 대응할 수 있다. 상기 상부 전극 패턴(1245)은 차례로 적층된 제1 상부 전극 층(1245a) 및 제2 상부 전극 층(1245b)을 포함할 수 있다. 상기 제1 상부 전극 층(1245a) 및 상기 제2 상부 전극 층(1245b)은 도 1에서 설명한 상기 제1 상부 전극 층(45a) 및 상기 제2 상부 전극 층(45b)에 각각 대응할 수 있다.일 예에서, 차례로 적층된 상기 하부 전극 패턴(1233), 상기 셀렉터 물질 패턴(1236) 및 상기 중간 전극 패턴(1239)의 구조물은 경사진 측면을 가질 수 있다. 예를 들어, 상기 제1 도전성 라인들(1225)의 길이 방향을 따라 절단한 단면 구조에서, 상기 하부 전극 패턴(1233), 상기 셀렉터 물질 패턴(1236) 및 상기 중간 전극 패턴(1239)의 구조물은 경사진 측면을 가질 수 있다.
일 예에서, 상기 제1 도전성 라인들(1225) 중 적어도 하나는 경사진 측면을 가질 수 있다. 어느 하나의 제1 도전성 라인(1225)은 상부면 보다 하부면의 폭이 클 수 있다. 다른 예에서, 상기 제1 도전성 라인들(1225) 중 적어도 하나는 측면의 일부가 오목할 수 있다.
일 예에서, 도 8a에서의 상기 정보 저장 물질 패턴(1242)은 도 7e에서의 정보 저장 물질 패턴과 실질적으로 동일한 단면 모양을 가질 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8a에서 상기 정보 저장 물질 패턴(1242)은 도 7a 내지 도 7d를 참조하여 설명한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴과 실질적으로 동일한 단면 모양을 가질 수 있다.
상기 제2 도전성 라인들(1253)은 TiN 등과 같은 금속 질화물 층 및 W 등과 같은 금속 층을 포함할 수 있다.
일 예에서, 상기 제2 도전성 라인들(1253)의 하부면은 상기 메모리 셀 구조물들(MCAa')과 중첩하는 부분들 보다 상기 메모리 셀 구조물들(MCAa')과 중첩하지 않는 부분에서 보다 낮을 수 있다.
상기 하부 및 상부 메모리 셀 구조물들(MCAa1, MCAa2) 각각의 상기 정보 저장 물질 패턴(1242) 및 상부 전극 패턴(1245)의 측면들을 덮는 절연성 스페이서(1248a)가 배치될 수 있다.
상기 하부 및 상부 메모리 셀 구조물들(MCAa1, MCAa2) 각각의 측면들을 덮는 "U" 모양의 캐핑 절연 층(1248b)이 배치될 수 있다. 상기 캐핑 절연 층(1248b)은 상기 절연성 스페이서(1248a)의 외측면을 덮을 수 있다.
상기 하부 메모리 셀 구조물들(MCAa1) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b)은 상기 제1 도전성 라인들(1225)의 측면을 덮으며 상기 하부 구조물(120) 내로 연장될 수 있다. 따라서, 상기 하부 메모리 셀 구조물들(MCAa1) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b)의 최하단은 상기 제1 도전성 라인들(1225)의 하부면 보다 낮은 레벨에 배치될 수 있다.
상기 상부 메모리 셀 구조물들(MCAa2) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b)은 상기 제2 도전성 라인들(1253) 사이로 연장될 수 있다. 따라서, 상기 상부 메모리 셀 구조물들(MCAa2) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b)의 최하단은 상기 제2 도전성 라인들(1253)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 절연성 스페이서(1248a) 및 상기 하부 및 상부 캐핑 절연 층들(1248, 1248a) 중 적어도 하나는 SiN, SiO2, SiON, SiBN, SiCN, SiOCN, Al2O3, AlN 또는 AlON 중 적어도 하나를 포함할 수 있다. 예를들어, 상기 절연성 스페이서(1248a)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있고, 상기 캐핑 절연 층(1248)은 실리콘 질화물 또는 실리콘 질화물 계열의 절연성 물질을 포함할 수 있다.
각각의 상기 하부 메모리 셀 구조물들(MCAa1)의 측면들을 덮는 상기 캐핑 절연 층(1248b) 상에서 상기 하부 메모리 셀 구조물들(MCAa1) 사이를 채우는 갭필 절연 패턴들(1250) 및 각각의 상기 상부 메모리 셀 구조물들(MCAa2)의 측면들을 덮는 상기 캐핑 절연 층(1248b) 상에서 상기 상부 메모리 셀 구조물들(MCAa2) 사이를 채우는 갭필 절연 패턴들(1250)이 배치될 수 있다.
상기 갭필 절연 패턴들(1250)은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 하부 메모리 셀들(MCAa1)의 측면들 상에 배치되는 상기 절연성 스페이서들(1248a), 상기 캐필 절연 층(1248b) 및 상기 절연성 갭필 패턴들(1250)은 상기 제2 도전성 라인들(1253) 사이로 연장될 수 있다.
상기 제2 도전성 라인들(1253) 사이에서, 상기 하부 메모리 셀들(MCAa1)의 측면들 상에 배치되는 상기 절연성 스페이서들(1248a), 상기 캐필 절연 층(1248b) 및 상기 절연성 갭필 패턴들(150)의 상부면들을 배리어 절연 층(1258)이 배치될 수 있다. 상기 배리어 절연 층(1258)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 상부 메모리 셀들(MCAa2)의 측면들 상에 배치되는 상기 절연성 스페이서들(1248a), 상기 캐필 절연 층(1248b) 및 상기 절연성 갭필 패턴들(1250)은 상기 제3 도전성 라인들(1260) 사이로 연장될 수 있다.
다른 예에서, 도 8b를 참조하면, 도 4에서 설명한 것과 같은 상기 하부 구조물(도 4의 120) 상에서, 제1 수평 방향(X)으로 연장되는 제1 도전성 라인들(1225')이 배치될 수 있다. 상기 제1 도전성 라인들(1225') 상에서, 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 제2 도전성 라인들(1253')이 배치될 수 있다. 상기 제2 도전성 라인들(1253') 상에서 상기 제1 수평 방향(X)으로 연장되는 제3 도전성 라인들(1260')이 배치될 수 있다.
상기 제1 도전성 라인들(1225')과 상기 제2 도전성 라인들(1253') 사이에 하부 메모리 셀 구조물들(MCAb1)이 배치될 수 있고, 상기 제2 도전성 라인들(1253')과 상기 제3 도전성 라인들(1260') 사이에 상부 메모리 셀 구조물들(MCAb2)이 배치될 수 있다. 상기 하부 및 상부 메모리 셀 구조물들(MCAb1, MCAb2)의 각각은 수직 방향(Z)으로 차례로 적층되는 하부 전극 패턴(1233'), 셀렉터 물질 패턴(1236'), 중간 전극 패턴(1239'), 정보 저장 물질 패턴(1242') 및 상부 전극 패턴(1245')을 포함할 수 있다.
상기 정보 저장 물질 패턴(1242')은 도 1 내지 도 6i를 참조하여 상술한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴일 수 있다.
일 예에서, 상기 하부 전극 패턴(1233')의 물질, 상기 셀렉터 물질 패턴(1236')의 물질, 상기 중간 전극 패턴(1239')의 물질, 상기 정보 저장 물질 패턴(1242')의 물질 및 상기 상부 전극 패턴(1245')의 물질은 도 1에서 설명한 상기 하부 전극 패턴(33)의 물질, 상기 셀렉터 물질 패턴(36)의 물질, 상기 중간 전극 패턴(39)의 물질, 상기 정보 저장 물질 패턴(39)의 물질 및 상기 상부 전극 패턴(45)의 물질에 각각 대응할 수 있다. 상기 중간 전극 패턴(1239')은 차례로 적층된 제1 중간 전극 층(1239a') 및 제2 중간 전극 층(1239b')을 포함할 수 있고, 상기 제1 중간 전극 층(1239a') 및 상기 제2 중간 전극 층(1239b')은 도 1에서 설명한 차례로 적층된 상기 제1 중간 전극 층(39a) 및 상기 제2 중간 전극 층(39b)에 각각 대응할 수 있다. 상기 상부 전극 패턴(1245')은 차례로 적층된 제1 상부 전극 층(1245a') 및 제2 상부 전극 층(1245b')을 포함할 수 있고, 상기 제1 상부 전극 층(1245a') 및 상기 제2 상부 전극 층(1245b')은 도 1에서 설명한 상기 제1 상부 전극 층(45a) 및 상기 제2 상부 전극 층(45b)에 각각 대응할 수 있다.
상기 제1 도전성 라인들(1225') 중 적어도 하나는 경사진 측면을 가질 수 있다. 상기 제1 도전성 라인들(1225') 중 적어도 하나는 상부면의 폭 보다 하부면의 폭이 클 수 있다.
일 예에서, 차례로 적층된 상기 하부 전극 패턴(1233'), 상기 셀렉터 물질 패턴(1236') 및 상기 제1 중간 전극 층(1239a)의 구조물은 경사진 측면을 가질 수 있다. 상기 하부 전극 패턴(1233')의 하부면의 폭은 상기 제1 중간 전극 층(1239a)의 상부면의 폭 보다 클 수 있다.
일 예에서, 상기 제1 도전성 라인들(1225') 중 적어도 하나는 경사진 측면을 가질 수 있다. 어느 하나의 제1 도전성 라인(1225')은 상부면 보다 하부면의 폭이 클 수 있다.
일 예에서, 도 8b에서 상기 정보 저장 물질 패턴(1242')은 도 7a에서의 정보 저장 물질 패턴(1042a)과 실질적으로 동일한 단면 모양을 가질 수 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 도 8b에서의 상기 정보 저장 물질 패턴(1242')은 도 7b 내지 도 7e를 참조하여 설명한 정보 저장 물질 패턴들 중 어느 하나의 정보 저장 물질 패턴과 실질적으로 동일한 단면 모양을 가질 수 있다.
상기 제2 도전성 라인들(1253')은 제1 도전성 층(1253a') 및 상기 제1 도전성 층(1253a') 상에서 상기 제1 도전성 층(1253a') 보다 두꺼운 제2 도전성 층(1253b')을 포함할 수 있다. 예를 들어, 상기 제1 도전성 층(1253a')은 TiN 등과 같은 금속 질화물을 포함할 수 있고, 상기 제2 도전성 층(1253b')은 W 등과 같은 금속 층을 포함할 수 있다.
상기 제1 도전성 라인들(1225') 사이를 채우며 상기 하부 구조물(1215') 내로 연장되는 하부 갭필 패턴들(1230a)이 배치될 수 있다. 상기 하부 갭필 패턴들(1230a)은 실리콘 산화물 또는 저유전체 물질 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 하부 갭필 패턴들(1230a) 각각의 내부에 보이드가 형성될 수 있다.
상기 하부 및 상부 메모리 셀 구조물들(MCAb1, MCAb2) 각각의 상기 정보 저장 물질 패턴(1242') 및 상부 전극 패턴(1245')의 측면들을 덮는 내측 절연성 스페이서(1248a1'), 및 상기 내측 절연성 스페이서(1248a1')의 외측면을 덮는 외측 절연성 스페이서(1248a2')가 배치될 수 있다. 상기 하부 및 상부 메모리 셀 구조물들(MCAb1, MCAb2) 각각의 측면들을 덮으며 "U" 모양의 캐핑 절연 층(1248b')이 배치될 수 있다. 상기 캐핑 절연 층(1248b')은 상기 외측 절연성 스페이서(1248a2')의 외측면을 덮을 수 있다. 상기 캐핑 절연 층(1248b')은 하나 또는 복수의 층들을 포함할 수 있다. 상기 캐핑 절연 층(1248b'), 상기 내측 절연성 스페이서(1248a1') 및 상기 외측 절연성 스페이서(1248a2')는 SiN, SiO2, SiON, SiBN, SiCN, SiOCN, Al2O3, AlN 또는 AlON 중 적어도 하나를 포함할 수 있다. 상기 하부 메모리 셀 구조물들(MCAb1) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b')은 상기 제1 도전성 라인들(1225') 사이로 연장될 수 있다. 따라서, 상기 하부 메모리 셀 구조물들(MCAa1) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b')의 최하단은 상기 제1 도전성 라인들(1225')의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 상부 메모리 셀 구조물들(MCAb2) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b')은 상기 제2 도전성 라인들(1253') 사이로 연장될 수 있다. 따라서, 상기 상부 메모리 셀 구조물들(MCAa2) 각각의 측면들을 덮는 상기 캐핑 절연 층(1248b')의 최하단은 상기 제2 도전성 라인들(1253')의 상부면 보다 낮은 레벨에 배치될 수 있다.
각각의 상기 하부 메모리 셀 구조물들(MCAb1)의 측면들을 덮는 상기 캐핑 절연 층(1248b') 상에서 상기 하부 메모리 셀 구조물들(MCAb1) 사이를 채우는 갭필 절연 패턴들(1250') 및 각각의 상기 상부 메모리 셀 구조물들(MCAb2)의 측면들을 덮는 상기 캐핑 절연 층(1248b') 상에서 상기 상부 메모리 셀 구조물들(MCAb2) 사이를 채우는 갭필 절연 패턴들(1250')이 배치될 수 있다. 상기 갭필 절연 패턴들(1250')은 SiN, SiON, SiC, SiCN, SiOC, SiOCN, SiO2 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
일 예에서, 상기 하부 메모리 셀들(MCAa1)의 측면들 상에 배치되는 상기 절연성 스페이서들(1248a), 상기 캐필 절연 층(1248b) 및 상기 절연성 갭필 패턴들(1250)은 상기 제2 도전성 라인들(1253) 사이로 연장될 수 있다.
상기 제2 도전성 라인들(1253) 사이에 중간 갭필 패턴(1230b1, 130b2)이 배치될 수 있다. 상기 중간 갭필 패턴(1230b1, 130b2)은 갭필 패턴(1230b2) 및 상기 갭필 패턴(1230b2)의 측면 및 바닥면을 덮는 절연성 라이너(1230b1)을 포함할 수 있다. 상기 중간 갭필 패턴(1230b1, 1230b2)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제2 도전성 라인들(1253) 사이에서, 상기 중간 갭필 패턴(1230b1, 1230b2) 상에 배치되는 배리어 절연 층(1231)이 배치될 수 있다. 상기 배리어 절연 층(1231)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제3 도전성 라인들(1260') 사이에 상부 갭필 패턴(1230b1', 130b2')이 배치될 수 있다. 상기 상부 갭필 패턴(1230b1', 1230b2')은 갭필 패턴(1230b2') 및 상기 갭필 패턴(1230b2')의 측면 및 바닥면을 덮는 절연성 라이너(1230b1')을 포함할 수 있다. 상기 상부 갭필 패턴(1230b1', 130b2')은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 상부 갭필 패턴(1230b1', 130b2')의 최하단은 상기 제3 도전성 라인들(1260')의 하부면 보다 낮을 수 있다.
다음으로, 도 9a 내지 도 9e를 참조하여, 도 3에서 설명한 상기 메모리 셀 구조물(MCA)의 다양한 예들을 설명하기로 한다.
도 9a 내지 도 9e의 각각은 제1 수평 방향(X)으로 연장되는 하부 도전성 라인들(1325) 및 상기 하부 도전성 라인들(1325) 보다 높은 높이 레벨에서 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 상부 도전성 라인들(1353), 상기 하부 및 상부 도전성 라인들(1325, 1353) 사이에 배치되는 메모리 셀 구조물들을 나타낸 평면도이다. 도 9a 내지 도 9c에서, 상기 메모리 셀 구조물들을 중심으로 설명하기로 한다.
일 예에서, 도 9a를 참조하면, 메모리 셀 구조물들(MCAaa)의 각각은 사각형 모양일 수 있다. 상기 메모리 셀 구조물들(MCAaa)의 각각은 상기 하부 도전성 라인들(1325)의 양 측면들과 정렬되는 측면들 및 상기 상부 도전성 라인들(1353)의 양 측면들과 정렬되는 측면들을 가질 수 있다.
다른 예에서, 도 9b를 참조하면, 메모리 셀 구조물들(MCAab)의 각각은 상기 하부 도전성 라인들(1325) 각각의 상기 제2 수평 방향(Y)에서의 폭 보다 작은 상기 제2 수평 방향(Y)에서의 최대 폭 및 상기 상부 도전성 라인들(1353) 각각의 상기 제1 수평 방향(X)에서의 폭 보다 작은 상기 제1 수평 방향(X)에서의 최대 폭을 가질 수 있다.
다른 예에서, 도 9c를 참조하면, 메모리 셀 구조물들(MCAac)의 각각은 상기 하부 도전성 라인들(1325) 각각의 상기 제2 수평 방향(Y)에서의 폭 보다 큰 상기 제2 수평 방향(Y)에서의 최대 폭 및 상기 상부 도전성 라인들(1353) 각각의 상기 제1 수평 방향(X)에서의 폭 보다 큰 상기 제1 수평 방향(X)에서의 최대 폭을 가질 수 있다.
다음으로, 도 10a 내지 도 10c를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 형성 방법을 설명하기로 한다. 도 10a 내지 도 10c는 3의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 개략적인 단면도들이다.
도 10a를 참조하면, 하부 구조물(120)을 형성할 수 있다. 상기 하부 구조물(120)을 형성하는 것은 반도체 기판(103) 상에 활성 영역(106a)을 한정하는 소자분리 층(106s)을 형성하고, 상기 활성 영역(106a) 상에 게이트(109g) 및 소스/드레인 영역(109sd)을 포함하는 회로 소자(109)를 형성하고, 상기 회로 소자(109) 상에 회로 배선(112)을 형성하고, 상기 회로 배선(112) 및 상기 회로 소자(109)를 덮는 하부 절연 구조물(115)을 형성하는 것을 포함할 수 있다.
상기 하부 구조물(120) 상에 제1 도전성 라인(125) 및 제1 절연성 패턴(130)을 형성할 수 있다. 상기 제1 도전성 라인(125)은 텅스텐 등과 같은 도전성 물질을 포함할 수 있다. 상기 제1 절연성 패턴(130)은 상기 제1 도전성 라인(125)의 측면 상에 형성될 수 있다.
도 10b를 참조하면, 상기 제1 도전성 라인(125) 및 상기 제1 절연성 패턴(130) 상에 차례로 적층되는 하부 전극 층(132), 하부 셀렉터 물질 층(135), 중간 전극 층(138) 및 정보 저장 물질 층(141)을 형성할 수 있다. 상기 중간 전극 층(138)은 차례로 적층되는 제1 도전 층(138a) 및 제2 도전 층(138b)을 포함할 수 있다.
상기 정보 저장 물질 층(141)은 단일 상변화 물질 층 또는 복수의 상변화 물질 층들로 형성될 수 있다. 예를 들어, 상기 정보 저장 물질 층(141)은 차례로 적층되는 제1 내지 제3 상변화 물질 층들(141a, 141b, 141c)을 포함할 수 있다.
일 예에서, 상기 정보 저장 물질 층(141)이 단일 상변화 물질 층인 경우에, 상기 정보 저장 물질 층(141)은 도 1에서 설명한 것과 같은 상기 정보 저장 물질 패턴(42)의 상기 InαGeSbγTeδ물질과 같은 조성의 단일 상변화 물질 층으로 형성될 수 있다.
다른 예에서, 상기 정보 저장 물질 층(141)이 상기 제1 내지 제3 상변화 물질 층들(141a, 141b, 141c)을 포함하는 경우에, 상기 제2 상변화 물질 층(141b)은 도 4 및 도 5에서 설명한 것과 상기 제2 상변화 물질 층(142b, 142b')의 상기 InαGeβSbγTeδ물질과 동일한 조성의 상변화 물질 층으로 형성되고, 상기 제1 및 제3 상변화 물질 층들(141a, 141c)은 In이 없는 GeSbTe 물질로 형성되거나, 또는 상기 제2 상변화 물질 층(141b)의 상기 InαGeβSbγTeδ물질 보다 In 함량 보다 적은 InGeSbTe 물질로 형성할 수 있다.
도 10c를 참조하면, 상기 정보 저장 물질 층(141) 상에 상부 전극 층을 형성할 수 있다. 상기 상부 전극 층, 상기 정보 저장 물질 층(141), 상기 중간 전극 층(138), 상기 셀렉터 물질 층(135) 및 상기 하부 전극 층(132)을 패터닝하여, 차례로 적층된 제1 하부 전극 패턴(133), 제1 하부 셀렉터 물질 패턴(136), 제1 중간 전극 패턴(139), 제1 정보 저장 물질 패턴(142) 및 제1 상부 전극 패턴(145)을 형성할 수 있다. 차례로 적층된 상기 제1 하부 전극 패턴(133), 상기 제1 하부 셀렉터 물질 패턴(136), 상기 제1 중간 전극 패턴(139), 상기 제1 정보 저장 물질 패턴(142) 및 상기 제1 상부 전극 패턴(145)은 도 3 내지 도 5에서 설명한 것과 같은 상기 제1 메모리 셀 구조물(MCA_1)일 수 있다. 상기 제1 메모리 셀 구조물(MCA_1)의 측면을 둘러싸는 제1 캐핑 절연 층(148) 및 제1 갭필 절연 패턴(150)을 형성할 수 있다.
다시, 도 3 내지 도 5를 참조하면, 상기 제1 메모리 셀 구조물(MCA_1) 상기 제1 캐핑 절연 층(148) 및 상기 제1 갭필 절연 패턴(150) 상에, 제2 도전성 라인(153) 및 제2 갭필 절연 패턴(156)을 형성할 수 있다. 이어서, 상기 제1 메모리 셀 구조물(MCA_1)을 형성하는 방법과 실질적으로 동일한 방법으로 도 4에서의 상기 제2 메모리 셀 구조물(MCA_2)을 형성할 수 있다.
도 11는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 11을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1400)은 반도체 장치(1500) 및 상기 반도체 장치(1500)와 전기적으로 연결되는 컨트롤러(1600)를 포함할 수 있다. 상기 전자 시스템(1100)은 반도체 장치(1500)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1100)은 상기 반도체 장치(1500)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
상기 반도체 장치(1500)는 도 1 내지 도 8c를 참조하여 상술한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 상기 반도체 장치(1500)는 제1 구조물(1500L) 및 상기 제1 구조물(1500L) 상의 제2 구조물(1500U)을 포함할 수 있다.
상기 제1 구조물(1500L)은 로우 드라이버(1520), 컬럼 드라이버(1530), 상기 로우 드라이버(1520) 및 상기 컬럼 드라이버(1530)과 전기적으로 연결되는 컨트롤 로직(1540)를 포함할 수 있다. 상기 로우 드라이버(1520)는 데이터를 기록하거나 데이터를 읽어올 메모리 셀 구조물(예를 들어, 도 1의 MCAa 또는 도 2의 MCAb)의 정보 저장 물질 패턴들(예를 들어, 도 1의 42 또는 도 2의 42')을 선택하기 위한 어드레스 디코더 회로를 포함할 수 있으며, 상기 칼럼 드라이버(1530)는 메모리 셀 구조물(예를 들어, 도 1의 MCAa 또는 도 2의 MCAb)의 상기 정보 저장 물질 패턴들(예를 들어, 도 1의 42 또는 도 2의 42')에 데이터를 기록하거나, 상기 정보 저장 물질 패턴들(42)로부터 데이터를 읽어오는 읽기/쓰기 회로를 포함할 수 있다. 상기 로우 드라이버(1520)와 상기 칼럼 드라이버(1530)의 동작은, 상기 컨트롤 로직(1540)에 의해 제어될 수 있다. 상기 제1 구조물(110F)은 도 3 내지 도 5를 참조하여 설명한 상기 하부 구조물(도 4의 120)일 수 있다.
상기 제2 구조물(1500U)은 수직 방향으로 적층되는 복수의 메모리 셀 구조물들을 포함할 수 있다.
일 예에서, 상기 복수의 메모리 셀 구조물들은 도 4에서와 같이, 두 개의 메모리 셀 구조물들(MCA_1, MCA_2)를 포함할 수 있다.
일 예에서, 상기 복수의 메모리 셀 구조물들은 2 개 이상의 메모리 셀 구조물들을 포함할 수 있다. 예를 들어, 상기 복수의 메모리 셀 구조물들은 수직 방향으로 적층되는 제1 내지 제4 메모리 셀 구조물들(MCAa_1, MCAa_2, MCAa_3, MCAa_4)을 포함할 수 있다. 상기 제1 내지 제4 메모리 셀 구조물들(MCAa_1, MCAa_2, MCAa_3, MCAa_4)의 각각은 도 1에서와 같은 상기 정보 저장 물질 패턴(42) 및 상기 셀렉터 물질 패턴(36)을 포함할 수 있다. 다른 예에서, 상기 제1 내지 제4 메모리 셀 구조물들(MCAa_1, MCAa_2, MCAa_3, MCAa_4)의 각각은 도 2 내지 도 7b를 참조하여 설명한 다양한 예의 정보 저장 물질 패턴 및 셀렉터 물질 패턴을 포함할 수도 있다.
본 발명의 실시예는 4개의 메모리 셀 구조물들 보다 많은 메모리 셀 구조물들이 수직 적층되는 구조를 포함할 수 있다.
상기 제2 구조물(1500U)은 상기 제1 메모리 셀 구조물(MCAa_1)과 상기 제1 구조물(1500L) 사이에 배치되며 제1 수평 방향으로 연장되는 제1 도전성 라인들(CL1), 상기 제1 메모리 셀 구조물(MCAa_1)과 상기 제2 메모리 셀 구조물(MCAa_2) 사이에서 제2 수평 방향으로 연장되는 제2 도전성 라인들(CL2), 상기 제2 메모리 셀 구조물(MCAa_2)과 상기 제3 메모리 셀 구조물(MCAa_3) 사이에서 제1 수평 방향으로 연장되는 제3 도전성 라인들(CL3), 상기 제3 메모리 셀 구조물(MCAa_3)과 상기 제4 메모리 셀 구조물(MCAa_4) 사이에서 제2 수평 방향으로 연장되는 제4 도전성 라인들(CL2), 상기 제4 메모리 셀 구조물(MCAa_4) 상에서 제1 수평 방향으로 연장되는 제5 도전성 라인들(CL5)을 더 포함할 수 있다.
일 예에서, 상기 제1, 제3 및 제5 도전성 라인들(CL1, CL3, CL5)은 워드라인일 수 있고, 상기 제2 및 제4 도전성 라인들(CL2, CL4)은 비트라인일 수 있다.
상기 제2 구조물(1500U)은 상기 제1, 제3 및 제5 도전성 라인들(CL1, CL3, CL5)과 상기 로우 디코더(1520)을 전기적으로 연결하는 제1, 제3 및 제5 콘택 구조물들(PL1, PL3, PL5), 및 상기 제2 및 제4 도전성 라인들(CL2, CL4)과 상기 컬럼 디코더(1530)을 전기적으로 연결하는 제2 및 제4 콘택 구조물들(PL2, PL4)을 더 포함할 수 있다.
상기 제2 구조물(1500)은 입출력 패드(1501)를 포함할 수 있다. 상기 반도체 장치(1500)는 상기 입출력 패드(1501)와 전기적으로 연결되고, 상기 제2 구조물(1500U)을 관통하며 상기 제1 구조물(1500L) 내로 연장되어 상기 주변 회로(1540)와 전기적으로 연결되는 입출력 콘택 구조물(PL6)을 더 포함할 수 있다.
상기 반도체 장치(1100)는 상기 컨트롤 로직(1540)와 전기적으로 연결되는 상기 입출력 패드(1501)를 통해, 상기 컨트롤러(1600)와 통신할 수 있다. 상기 컨트롤러(1600)는 프로세서(1610), 메모리 컨트롤러(1622), 및 호스트 인터페이스(1630)를 포함할 수 있다. 실시예들에 따라, 상기 전자 시스템(1100)은 복수의 반도체 장치들(1500)을 포함할 수 있으며, 이 경우, 상기 컨트롤러(1600)는 상기 복수의 반도체 장치들(1500)을 제어할 수 있다.
상기 프로세서(1610)는 상기 컨트롤러(1600)를 포함한 상기 전자 시스템(1100) 전반의 동작을 제어할 수 있다. 상기 프로세서(1610)는 소정의 펌웨어에 따라 동작할 수 있으며, 상기 메모리 컨트롤러(1620)를 제어하여 상기 반도체 장치(1500)에 억세스할 수 있다. 상기 메모리 컨트롤러(1620)는 상기 반도체 장치(1500)와의 통신을 처리하는 메모리 인터페이스(1621)를 포함할 수 있다.
상기 메모리 인터페이스(1621)를 통해, 상기 반도체 장치(1500)를 제어하기 위한 제어 명령, 상기 반도체 장치(1500)의 상기 메모리 셀 구조물들(MCAa_1, MCAa_2, MCAa_3, MCAa_4)의 정보 저장 물질 패턴들(42)에 기록하고자 하는 데이터, 상기 반도체 장치(1500)의 상기 메모리 셀 구조물들(MCAa_1, MCAa_2, MCAa_3, MCAa_4)의 상기 정보 저장 물질 패턴들(42)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 상기 호스트 인터페이스(1630)는 상기 전자 시스템(1100)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 상기 호스트 인터페이스(1630)를 통해 외부 호스트로부터 제어 명령을 수신하면, 상기 프로세서(1610)는 제어 명령에 응답하여 상기 반도체 장치(1500)를 제어할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
25, 125: 제1 도전성 라인
36, 136: 셀렉터 물질 패턴
42, 142, 242, 342, 442, 542, 642, 742, 842, 942, 1042: 정보 저장 물질 패턴
48, 153: 제2 도전성 라인
MCAa, MCAb, MCA: 메모리 셀 구조물

Claims (10)

  1. 하부 구조물 상에서, 제1 수평 방향으로 연장되는 제1 도전성 라인;
    상기 제1 도전성 라인 상에서 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 제2 도전성 라인; 및
    상기 제1 도전성 라인과 상기 제2 도전성 라인 사이에 배치되는 메모리 셀 구조물을 포함하되,
    상기 메모리 셀 구조물은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고,
    상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 큰 반도체 장치.
  2. 제 1 항에 있어서,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, 상기 α와 상기 β의 합은 20 atomic % 과 같거나 작고, 상기 γ 와 상기 δ이 합은 80 atomic % 과 같거나 큰 반도체 장치.
  3. 제 2 항에 있어서,
    상기 γ는 30 atomic %이고,
    상기 δ는 50 atomic %인 반도체 장치.
  4. 제 2 항에 있어서,
    상기 α는 10 atomic % 과 같거나 크고, 20 atmic %와 같거나 작은 반도체 장치.
  5. 제 1 항에 있어서,
    상기 정보 저장 물질 패턴은 상기 InαGeβSbγTeδ의 상변화 물질 층과 중첩하는 제1 추가 상변화 물질 층 및 제2 추가 상변화 물질 층을 더 포함하고,
    상기 제1 추가 상변화 물질 층은 In이 없는 상변화 물질 층이거나, 또는 InαGeβSbγTeδ 상변화 물질 보다 In의 함량이 적은 상변화 물질 층이고,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층은 상기 제1 추가 상변화 물질 층과 상기 제2 추가 상변화 물질 층 사이에 배치되고,
    상기 제2 추가 상변화 물질 층은 In이 없는 상변화 물질 층이거나, 또는 InαGeβSbγTeδ 상변화 물질 보다 In의 함량이 적은 상변화 물질 층인 반도체 장치.
  6. 반도체 기판, 상기 반도체 기판 상의 회로 소자, 및 상기 반도체 기판 상에서 상기 회로 소자를 덮는 하부 절연 구조물을 포함하는 하부 구조물; 및
    상기 하부 구조물 상에서, 수직 방향으로 적층되는 복수의 메모리 셀 구조물들을 포함하되,
    상기 복수의 메모리 셀 구조물들의 각각은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 각각 중첩하는 셀렉터 물질 패턴을 포함하고,
    상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 큰 반도체 장치.
  7. 제 6 항에 있어서,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, 상기 α와 상기 β의 합은 20 atomic % 과 같거나 작고, 상기 γ 와 상기 δ이 합은 80 atomic % 과 같거나 큰 반도체 장치.

  8. 로우 드라이버, 컬럼 드라이버, 및 상기 로우 드라이버 및 상기 컬럼 드라이버와 전기적으로 연결되는 컨트롤 로직을 포함하는 하부 구조물; 및
    상기 하부 구조물 상의 상부 구조물을 포함하되, 상기 상부 구조물은 상기 하부 구조물 상의 제1 도전성 라인, 상기 제1 도전성 라인 상의 제2 도전성 라인, 및 상기 제1 및 제2 도전성 라인들 사이의 제1 메모리 셀 구조물을 포함하고;
    상기 제1 도전성 라인과 상기 로우 드라이버를 전기적으로 연결하는 제1 콘택 구조물;
    상기 제2 도전성 라인과 상기 컬럼 드라이버를 전기적으로 연결하는 제2 콘택 구조물; 및
    상기 상부 구조물을 관통하며 상기 하부 구조물 내로 연장되어 상기 컨트롤 로직과 전기적으로 연결되는 입출력 콘택 구조물을 포함하되,
    상기 제1 메모리 셀 구조물은 정보 저장 물질 패턴 및 상기 정보 저장 물질 패턴과 수직 방향으로 중첩하는 셀렉터 물질 패턴을 포함하고,
    상기 정보 저장 물질 패턴은 InαGeβSbγTeδ의 상변화 물질 층을 포함하고,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, α와 β의 합은 30 atomic % 보다 작고, γ 와 δ이 합은 70 atomic % 보다 큰 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제1 메모리 셀 구조물은 상기 제1 도전성 라인과 상기 셀렉터 물질 패턴 사이의 하부 전극 패턴, 상기 셀렉터 물질 패턴과 상기 정보 저장 물질 패턴 사이의 중간 전극 패턴, 상기 정보 저장 물질 패턴과 상기 제2 도전성 라인 사이의 상부 전극 패턴을 더 포함하되,
    상기 InαGeβSbγTeδ의 상기 상변화 물질 층에서, 상기 α와 상기 β의 합은 20 atomic % 과 같거나 작고, 상기 γ 와 상기 δ이 합은 80 atomic % 과 같거나 큰 반도체 장치.
  10. 제 9 항에 있어서,
    상기 셀렉터 물질 패턴은 임계 스위칭 소자이고,
    상기 제1 도전성 라인은 제1 두께를 갖고,
    상기 제2 도전성 라인은 제2 두께를 갖고,
    상기 제2 두께는 상기 제1 두께의 2배와 같거나 크고 상기 제1 두께의 3배와 같거나 작고,,
    상기 셀렉터 물질 패턴은 100Å내지 200Å의 두께이고,
    상기 정보 저장 물질 패턴은 300Å내지 450Å의 두께인 반도체 장치.
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