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KR20210039744A - 두꺼운 금속층을 갖는 반도체 소자들 - Google Patents

두꺼운 금속층을 갖는 반도체 소자들 Download PDF

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KR20210039744A
KR20210039744A KR1020190122357A KR20190122357A KR20210039744A KR 20210039744 A KR20210039744 A KR 20210039744A KR 1020190122357 A KR1020190122357 A KR 1020190122357A KR 20190122357 A KR20190122357 A KR 20190122357A KR 20210039744 A KR20210039744 A KR 20210039744A
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KR
South Korea
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insulating layer
thickness
layer
disposed
upper insulating
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Pending
Application number
KR1020190122357A
Other languages
English (en)
Inventor
이주익
신중원
장지훈
한정훈
이준우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US16/885,438 priority patent/US11133253B2/en
Priority to CN202010704750.2A priority patent/CN112599488A/zh
Priority to DE102020119486.2A priority patent/DE102020119486B4/de
Priority to SG10202007126PA priority patent/SG10202007126PA/en
Publication of KR20210039744A publication Critical patent/KR20210039744A/ko
Priority to US17/398,043 priority patent/US11616018B2/en
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    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
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    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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    • H01L2224/171—Disposition
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    • H01L2224/17181—On opposite sides of the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
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Abstract

반도체 소자는 기판 상의 층간 절연층 내에 배치된 다수의 중간 배선 및 다수의 중간 플러그를 포함한다. 상기 층간 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 제1 상부 플러그, 제1 상부 배선, 제2 상부 플러그, 및 제2 상부 배선이 배치된다. 상기 다수의 중간 배선의 각각은 제1 두께를 갖는다. 상기 제1 상부 배선은 상기 제1 두께보다 두꺼운 제2 두께를 갖는다. 상기 제2 상부 배선은 상기 제1 두께보다 두꺼운 제3 두께를 갖는다. 상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이다. 상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함한다.

Description

두꺼운 금속층을 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING A THICK METAL LAYER}
두꺼운 금속층을 갖는 반도체 소자들 및 그 형성 방법에 관한 것이다.
반도체 소자는 다양한 종류의 배선들을 필요로 한다. 고집적화를 위하여 배선들의 단면적을 축소하는 경우 배선 저항의 상승 및 신호 전송 속도 저하와 같은 난관에 봉착한다. 배선들의 물질적 구성 및 형성 방법에 기인하여 양산 효율 및 신뢰성에 커다란 영향을 미친다.
본 개시의 실시예들에 따른 과제는 우수한 전류 구동능력 및 고속 신호 전송 속도를 갖는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 개시의 실시예들에 따른 반도체 소자는 기판 상의 층간 절연층을 포함한다. 상기 층간 절연층 내에 다수의 중간 배선이 배치된다. 상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그가 제공된다. 상기 층간 절연층 상에 상부 절연층이 배치된다. 상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그가 제공된다. 상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선이 제공된다. 상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그가 제공된다. 상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선이 제공된다. 상기 상부 절연층을 관통하여 상기 제2 상부 배선을 노출하는 개구부가 배치된다. 상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이다. 상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 인쇄 회로 기판 상에 차례로 적층된 다수의 반도체 칩을 포함한다. 상기 다수의 반도체 칩 중 적어도 하나는, 기판 상의 하부 절연층; 상기 하부 절연층 내의 메모리 셀; 상기 하부 절연층 상의 층간 절연층; 상기 층간 절연층 내의 다수의 중간 배선; 상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그; 상기 층간 절연층 상의 상부 절연층; 상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그; 상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선; 상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그; 상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선; 상기 상부 절연층 상에 배치되고 상기 상부 절연층 내로 연장되어 상기 제2 상부 배선에 접촉된 범프(bump); 및 상기 기판 내에 연장되고 상기 다수의 중간 배선에 접속된 관통 전극을 포함한다. 상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이다. 상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함한다.
본 개시의 실시예들에 따른 반도체 소자는 중계 기판 상의 마이크로프로세서를 포함한다. 상기 중계 기판 상에 버퍼 칩이 배치된다. 상기 버퍼 칩 상에 차례로 적층된 다수의 반도체 칩이 배치된다. 상기 다수의 반도체 칩 중 적어도 하나는, 기판 상의 하부 절연층; 상기 하부 절연층 내의 메모리 셀; 상기 하부 절연층 상의 층간 절연층; 상기 층간 절연층 내의 다수의 중간 배선; 상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그; 상기 층간 절연층 상의 상부 절연층; 상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그; 상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선; 상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그; 상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선; 상기 상부 절연층 상에 배치되고 상기 상부 절연층 내로 연장되어 상기 제2 상부 배선에 접촉된 범프(bump); 및 상기 기판 내에 연장되고 상기 다수의 중간 배선에 접속된 관통 전극을 포함한다. 상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이다. 상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함한다.
본 개시의 실시예들에 따르면, 다수의 중간 배선, 다수의 제1 상부 플러그, 다수의 제1 상부 배선, 다수의 제2 상부 플러그, 및 다수의 제2 상부 배선의 구성에 기인하여 배선 저항은 현저히 감소될 수 있다. 제1 상부 절연층, 제2 상부 절연층, 및 제3 상부 절연층의 구성은 층간 절연 특성을 개선하는 역할을 할 수 있다. 상기 제2 상부 절연층은 하부 절연층 및/또는 층간 절연층 내에 배치된 다수의 능동/수동 소자들의 전기적 특성을 개선하고 신뢰성을 향상하는 역할을 할 수 있다. 공정을 단순화 하면서 우수한 전류 구동능력 및 고속 신호 전송 속도를 갖는 반도체 소자를 구현할 수 있다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이다.
도 2 내지 도 4는 도 1의 부분들을 보여주는 확대도들이다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 9 및 도 10은 도 5의 일부분을 보여주는 확대도들이다.
도 11 내지 도 13은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 14 및 도 15는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 16은 도 14 및 도 15의 일부분을 보여주는 확대도이다.
도 17 내지 도 21은 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 1은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도이고, 도 2 내지 도 4는 도 1의 부분들(Ⅱ, MC)을 보여주는 확대도들이다. 본 개시의 실시예에 따른 반도체 소자는 티티엠(Thick Top Metal; TTM)을 포함할 수 있다.
도 1을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 하부 절연층(30), 메모리 셀(MC), 콘택 스페이서(38), 관통 전극(39), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 다수의 제1 상부 플러그(61), 다수의 제1 상부 배선(65), 다수의 제2 상부 플러그(71), 다수의 제2 상부 배선(75), 개구부(55W), 기판 절연층(91), 및 돌출 전극(93)을 포함할 수 있다. 상기 상부 절연층(50)은 제1 그룹(53) 및 제2 그룹(55)을 포함할 수 있다.
일 실시예에서, 상기 다수의 제2 상부 배선(75)은 티티엠(Thick Top Metal; TTM)으로 해석될 수 있다. 상기 메모리 셀(MC)은 DRAM(Dynamic Random Access Memory) 셀, SRAM(Static Random Access Memory) 셀, 플래시 메모리(Flash Memory) 셀, MRAM(Magneto-resistive Random Access Memory) 셀, PRAM (Phase-change Random Access Memory) 셀, FeRAM(Ferroelectric Random Access Memory) 셀, RRAM(Resistive Random Access Memory) 셀, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 메모리 셀(MC)은 DRAM 셀을 포함할 수 있다.
상기 기판(21)은 단결정 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 하부 절연층(30)은 상기 기판(21)의 일 면을 덮을 수 있다. 상기 기판 절연층(91)은 상기 기판(21)의 다른 면 상에 배치될 수 있다. 상기 기판(21)은 상기 하부 절연층(30) 및 상기 기판 절연층(91) 사이에 배치될 수 있다. 상기 하부 절연층(30) 내에 상기 메모리 셀(MC)이 배치될 수 있다. 상기 메모리 셀(MC)은 상기 다수의 중간 배선(45) 중 대응하는 적어도 하나에 전기적으로 접속될 수 있다.
상기 하부 절연층(30) 상에 상기 층간 절연층(40)이 배치될 수 있다. 상기 층간 절연층(40) 내에 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)가 배치될 수 있다. 상기 다수의 중간 플러그(47)는 상기 다수의 중간 배선(45) 사이에 배치될 수 있다. 상기 관통 전극(39)은 상기 기판(21), 상기 하부 절연층(30), 및 상기 기판 절연층(91) 내에 연장될 수 있다. 상기 돌출 전극(93)은 상기 기판 절연층(91) 상에 배치될 수 있다. 상기 관통 전극(39)은 상기 기판(21), 상기 하부 절연층(30), 및 상기 기판 절연층(91)을 관통하여 상기 다수의 중간 배선(45) 중 선택된 하나 및 상기 돌출 전극(93)에 접촉될 수 있다. 상기 관통 전극(39) 및 상기 기판(21) 사이에 상기 콘택 스페이서(38)가 배치될 수 있다. 상기 관통 전극(39)의 직경은 약1㎛ 내지 약20㎛ 일 수 있다.
상기 관통 전극(39), 상기 다수의 중간 배선(45), 상기 다수의 중간 플러그(47), 및 상기 돌출 전극(93)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 관통 전극(39), 상기 다수의 중간 배선(45), 상기 다수의 중간 플러그(47), 및 상기 돌출 전극(93)의 각각은 Cu, W, Al, Ni, Sn, Ti, TiN, Ta, TaN, WN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 관통 전극(39), 상기 다수의 중간 배선(45), 및 상기 다수의 중간 플러그(47)의 각각은 Cu 층을 포함할 수 있다.
상기 층간 절연층(40) 상에 상기 상부 절연층(50)의 상기 제1 그룹(53)이 배치될 수 있다. 상기 제1 그룹(53) 내에 상기 다수의 제1 상부 플러그(61), 상기 다수의 제1 상부 배선(65), 및 상기 다수의 제2 상부 플러그(71)가 배치될 수 있다. 상기 다수의 제1 상부 플러그(61)는 상기 다수의 중간 배선(45) 중 대응하는 하나에 접촉될 수 있다. 상기 다수의 제1 상부 배선(65)은 상기 다수의 제1 상부 플러그(61) 상에 배치될 수 있다. 상기 다수의 제2 상부 플러그(71)는 상기 다수의 제1 상부 배선(65) 상에 배치될 수 있다. 상기 상부 절연층(50)의 상기 제1 그룹(53) 상에 상기 제2 그룹(55)이 배치될 수 있다. 상기 제2 그룹(55) 내에 상기 다수의 제2 상부 배선(75)이 배치될 수 있다. 상기 다수의 제2 상부 배선(75)은 상기 다수의 제2 상부 플러그(71)에 접촉될 수 있다. 상기 개구부(55W)는 상기 상부 절연층(50)의 상기 제2 그룹(55)을 관통할 수 있다. 상기 다수의 제2 상부 배선(75)의 적어도 일부분은 상기 개구부(55W)의 바닥에 노출될 수 있다.
상기 다수의 제1 상부 플러그(61), 상기 다수의 제1 상부 배선(65), 상기 다수의 제2 상부 플러그(71), 및 상기 다수의 제2 상부 배선(75)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 제1 상부 플러그(61), 상기 다수의 제1 상부 배선(65), 상기 다수의 제2 상부 플러그(71), 및 상기 다수의 제2 상부 배선(75)의 각각은 W, Al, Ni, Sn, Ti, TiN, Ta, TaN, WN, Cu, 또는 이들의 조합을 포함할 수 있다.
일 실시예에서, 상기 다수의 제1 상부 배선(65) 및 상기 다수의 제2 상부 배선(75)의 각각은 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)와 다른 물질을 포함할 수 있다. 상기 다수의 제1 상부 배선(65) 및 상기 다수의 제2 상부 배선(75)의 각각은 상기 다수의 제1 상부 플러그(61) 및 상기 다수의 제2 상부 플러그(71)와 다른 물질을 포함할 수 있다. 예를들면, 상기 다수의 제1 상부 배선(65) 및 상기 다수의 제2 상부 배선(75)의 각각은 Al 층을 포함할 수 있으며, 상기 다수의 제1 상부 플러그(61) 및 상기 다수의 제2 상부 플러그(71)의 각각은 W 층을 포함할 수 있다.
상기 하부 절연층(30), 상기 콘택 스페이서(38), 상기 층간 절연층(40), 상기 상부 절연층(50), 및 상기 기판 절연층(91)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 상기 하부 절연층(30), 상기 콘택 스페이서(38), 상기 층간 절연층(40), 상기 상부 절연층(50), 및 상기 기판 절연층(91)의 각각은 단일 층 또는 멀티 층을 포함할 수 있다.
도 1 및 도 2를 참조하면, 상기 다수의 중간 배선(45)은 제1 중간 배선(45A), 다수의 제2 중간 배선(45B), 다수의 제3 중간 배선(45C), 및 다수의 제4 중간 배선(45D)을 포함할 수 있다. 상기 다수의 중간 플러그(47)는 다수의 제1 중간 플러그(47A), 다수의 제2 중간 플러그(47B), 및 다수의 제3 중간 플러그(47C)를 포함할 수 있다.
상기 상부 절연층(50)은 제1 상부 절연층(53A), 제2 상부 절연층(53B), 제3 상부 절연층(53C), 제4 상부 절연층(53D), 제5 상부 절연층(53E), 제6 상부 절연층(55A), 및 제7 상부 절연층(55B)을 포함할 수 있다. 상기 제1 그룹(53)은 상기 제1 상부 절연층(53A), 상기 제2 상부 절연층(53B), 상기 제3 상부 절연층(53C), 상기 제4 상부 절연층(53D), 및 상기 제5 상부 절연층(53E)을 포함할 수 있다. 상기 제2 그룹(55)은 상기 제6 상부 절연층(55A) 및 상기 제7 상부 절연층(55B)을 포함할 수 있다.
상기 다수의 제1 상부 플러그(61)의 각각은 제1 배리어 층(61A) 및 제1 도전층(61B)을 포함할 수 있다. 상기 다수의 제1 상부 배선(65)의 각각은 제2 배리어 층(65A), 제2 도전층(65B), 및 제3 배리어 층(65C)을 포함할 수 있다. 상기 다수의 제2 상부 플러그(71)의 각각은 제4 배리어 층(71A) 및 제3 도전층(71B)을 포함할 수 있다. 상기 다수의 제2 상부 배선(75)의 각각은 제5 배리어 층(75A), 제4 도전층(75B), 및 제6 배리어 층(75C)을 포함할 수 있다.
상기 다수의 제2 중간 배선(45B)은 상기 제1 중간 배선(45A) 상에 배치될 수 있다. 상기 제1 중간 배선(45A)은 상기 관통 전극(39)에 직접적으로 접촉될 수 있다. 상기 다수의 제1 중간 플러그(47A)는 상기 다수의 제2 중간 배선(45B) 및 상기 제1 중간 배선(45A) 사이에 배치될 수 있다. 상기 다수의 제1 중간 플러그(47A)는 상기 다수의 제2 중간 배선(45B) 및 상기 제1 중간 배선(45A)에 접촉될 수 있다. 상기 다수의 제3 중간 배선(45C)은 상기 다수의 제2 중간 배선(45B) 상에 배치될 수 있다. 상기 다수의 제2 중간 플러그(47B)는 상기 다수의 제3 중간 배선(45C) 및 상기 다수의 제2 중간 배선(45B) 사이에 배치될 수 있다. 상기 다수의 제2 중간 플러그(47B)는 상기 다수의 제3 중간 배선(45C) 및 상기 다수의 제2 중간 배선(45B)에 접촉될 수 있다. 상기 다수의 제4 중간 배선(45D)은 상기 다수의 제3 중간 배선(45C) 상에 배치될 수 있다. 상기 다수의 제3 중간 플러그(47C)는 상기 다수의 제4 중간 배선(45D) 및 상기 다수의 제3 중간 배선(45C) 사이에 배치될 수 있다. 상기 다수의 제3 중간 플러그(47C)는 상기 다수의 제4 중간 배선(45D) 및 상기 다수의 제3 중간 배선(45C)에 접촉될 수 있다.
일 실시예에서, 상기 제1 중간 배선(45A)은 상기 다수의 중간 배선(45) 중 최하층에 해당될 수 있다. 상기 다수의 제4 중간 배선(45D)은 상기 다수의 중간 배선(45) 중 최상층에 해당될 수 있다. 상기 다수의 제4 중간 배선(45D)의 각각은 제1 두께(T1)를 가질 수 있다. 상기 제1 중간 배선(45A), 상기 다수의 제2 중간 배선(45B), 및 상기 다수의 제3 중간 배선(45C)의 각각은 상기 다수의 제4 중간 배선(45D)의 각각과 유사한 두께를 가질 수 있다.
일 실시예에서, 상기 다수의 제1 중간 플러그(47A)는 상기 다수의 중간 플러그(47) 중 최하층에 해당될 수 있다. 상기 다수의 제3 중간 플러그(47C)는 상기 다수의 중간 플러그(47) 중 최상층에 해당될 수 있다. 상기 다수의 제3 중간 플러그(47C)의 각각은 제1 높이(H1)를 가질 수 있다. 상기 제1 높이(H1)는 상기 다수의 제3 중간 배선(45C) 및 상기 다수의 제4 중간 배선(45D) 사이의 간격과 실질적으로 동일할 수 있다. 상기 다수의 제1 중간 플러그(47A) 및 상기 다수의 제2 중간 플러그(47B)의 각각은 상기 다수의 제3 중간 플러그(47C)의 각각과 유사한 높이를 가질 수 있다.
상기 제4 상부 절연층(53D) 및 상기 제5 상부 절연층(53E)은 상기 층간 절연층(40) 상에 차례로 적층될 수 있다. 일 실시예에서, 상기 제4 상부 절연층(53D)은 식각 정지층에 해당될 수 있다. 상기 제4 상부 절연층(53D)은 상기 제5 상부 절연층(53E)에 대하여 식각선택비를 갖는 물질을 포함할 수 있다. 상기 제5 상부 절연층(53E)은 실리콘 산화물 또는 로우-케이 유전물을 포함할 수 있으며, 상기 제4 상부 절연층(53D)은 실리콘 질화물, 실리콘 산질화물, 실리콘붕소나이트라이드 (silicon boron nitride; SiBN), 또는 실리콘카본나이트라이드(silicon carbon nitride; SiCN)를 포함할 수 있다.
상기 다수의 제1 상부 플러그(61)의 각각은 상기 제5 상부 절연층(53E) 및 상기 제4 상부 절연층(53D) 내에 연장될 수 있다. 상기 다수의 제1 상부 배선(65)은 상기 제5 상부 절연층(53E) 상에 배치될 수 있다. 상기 다수의 제1 상부 플러그(61)의 각각은 상기 제5 상부 절연층(53E) 및 상기 제4 상부 절연층(53D)을 관통하여 상기 다수의 제4 중간 배선(45D) 중 대응하는 하나와 상기 다수의 제1 상부 배선(65) 중 대응하는 하나에 접촉될 수 있다.
일 실시예에서, 상기 제1 배리어 층(61A)은 상기 제1 도전층(61B)의 측면 및 바닥을 둘러쌀 수 있다. 상기 제1 도전층(61B)은 W 층을 포함할 수 있다. 상기 제1 배리어 층(61A)은 WN 층을 포함할 수 있다. 상기 제2 도전층(65B)은 상기 제2 배리어 층(65A) 상에 배치될 수 있다. 상기 제3 배리어 층(65C)은 상기 제2 도전층(65B) 상에 배치될 수 있다. 상기 제2 도전층(65B)은 상기 제2 배리어 층(65A) 및 상기 제3 배리어 층(65C) 사이에 배치될 수 있다. 상기 제2 도전층(65B)은 상기 다수의 중간 배선(45), 상기 다수의 중간 플러그(47), 및 상기 제1 도전층(61B)과 다른 물질을 포함할 수 있다. 상기 제2 도전층(65B)은 Al 층을 포함할 수 있다. 상기 제2 배리어 층(65A) 및 상기 제3 배리어 층(65C)의 각각은 Ti, TiN, Ta, TaN, WN, 또는 이들의 조합을 포함할 수 있다. 상기 제2 배리어 층(65A) 및 상기 제3 배리어 층(65C) 중 하나 또는 전부는 생략될 수 있다.
일 실시예에서, 상기 다수의 제1 상부 배선(65)의 각각은 제2 두께(T2)를 가질 수 있다. 상기 제2 두께(T2)는 상기 제1 두께(T1)보다 클 수 있다. 상기 다수의 제1 상부 플러그(61)의 각각은 제2 높이(H2)를 가질 수 있다. 상기 제2 높이(H2)는 상기 제1 높이(H1)보다 클 수 있다. 상기 제2 높이(H2)는 상기 다수의 제4 중간 배선(45D) 및 상기 다수의 제1 상부 배선(65) 사이의 간격과 실질적으로 동일할 수 있다.
상기 제1 상부 절연층(53A)은 상기 제5 상부 절연층(53E) 상에 배치될 수 있다. 상기 제1 상부 절연층(53A)은 상기 다수의 제1 상부 배선(65)의 상면 및 측면을 덮을 수 있다. 상기 제2 상부 절연층(53B)은 상기 제1 상부 절연층(53A) 상에 배치될 수 있다. 상기 제2 상부 절연층(53B)은 캐핑층에 해당될 수 있다. 상기 제2 상부 절연층(53B)은 열처리 공정이 수행되는 동안 하부 층들의 아웃개싱(outgassing)을 제어하는 역할을 할 수 있다. 상기 제3 상부 절연층(53C)은 상기 제2 상부 절연층(53B) 상에 배치될 수 있다.
일 실시예에서, 상기 제1 상부 절연층(53A)은 고밀도 플라즈마 산화물(High Density Plasma Oxide; HDP Oxide)과 같은 산화물 층을 포함할 수 있다. 상기 제2 상부 절연층(53B)은 상기 제1 상부 절연층(53A)과 다른 물질을 포함할 수 있다. 상기 제2 상부 절연층(53B)은 실리콘 질화물과 같은 질화물 층을 포함할 수 있다. 상기 제3 상부 절연층(53C)은 상기 제2 상부 절연층(53B)과 다른 물질을 포함할 수 있다. 상기 제3 상부 절연층(53C)은 테트라 에틸 오르토 실리케이트(TetraEthyl OrthoSilicate; TEOS) 또는 불소화 테트라 에틸 오르토 실리케이트(Fluorinated TetraEthyl OrthoSilicate; FTEOS) 를 사용하여 형성된 산화물 층을 포함할 수 있다.
상기 다수의 제2 상부 플러그(71)의 각각은 상기 제3 상부 절연층(53C), 상기 제2 상부 절연층(53B), 및 상기 제1 상부 절연층(53A) 내에 연장될 수 있다. 상기 다수의 제2 상부 배선(75)의 각각은 상기 제3 상부 절연층(53C) 상에 배치될 수 있다. 상기 다수의 제2 상부 플러그(71)의 각각은 상기 제3 상부 절연층(53C), 상기 제2 상부 절연층(53B), 및 상기 제1 상부 절연층(53A)을 관통하여 상기 다수의 제1 상부 배선(65)의 대응하는 하나와 상기 다수의 제2 상부 배선(75)의 대응하는 하나에 접촉될 수 있다.
일 실시예에서, 상기 제4 배리어 층(71A)은 상기 제3 도전층(71B)의 측면 및 바닥을 둘러쌀 수 있다. 상기 제3 도전층(71B)은 W 층을 포함할 수 있다. 상기 제4 배리어 층(71A)은 WN 층을 포함할 수 있다. 상기 제4 도전층(75B)은 상기 제5 배리어 층(75A) 상에 배치될 수 있다. 상기 제6 배리어 층(75C)은 상기 제4 도전층(75B) 상에 배치될 수 있다. 상기 제4 도전층(75B)은 상기 제5 배리어 층(75A) 및 상기 제6 배리어 층(75C) 사이에 배치될 수 있다. 상기 제4 도전층(75B)은 상기 다수의 중간 배선(45), 상기 다수의 중간 플러그(47), 및 상기 제3 도전층(71B)과 다른 물질을 포함할 수 있다. 상기 제4 도전층(75B)은 Al 층을 포함할 수 있다. 상기 제5 배리어 층(75A) 및 상기 제6 배리어 층(75C)의 각각은 Ti, TiN, Ta, TaN, WN, 또는 이들의 조합을 포함할 수 있다. 상기 제5 배리어 층(75A) 및 상기 제6 배리어 층(75C) 중 하나 또는 전부는 생략될 수 있다. 예를들면, 상기 제5 배리어 층(75A)은 생략될 수 있다.
일 실시예에서, 상기 다수의 제2 상부 배선(75)의 각각은 제3 두께(T3)를 가질 수 있다. 상기 제3 두께(T3)는 상기 제1 두께(T1)보다 클 수 있다. 상기 제3 두께(T3)는 상기 제1 두께(T1)의 2배 내지 100배 일 수 있다. 상기 제3 두께(T3)는 상기 제2 두께(T2)와 실질적으로 동일하거나 상기 제2 두께(T2)보다 두꺼울 수 있다. 상기 제3 두께(T3)는 약2㎛ 내지 약10㎛ 일 수 있다. 예를들면, 상기 제3 두께(T3)는 약2.5㎛ 일 수 있다.
일 실시예에서, 상기 다수의 제2 상부 플러그(71)의 각각은 제3 높이(H3)를 가질 수 있다. 상기 제3 높이(H3)는 상기 다수의 제1 상부 배선(65) 및 상기 다수의 제2 상부 배선(75) 사이의 간격과 실질적으로 동일할 수 있다. 상기 제3 높이(H3)는 상기 제1 높이(H1)보다 클 수 있다. 상기 제3 높이(H3)는 상기 제2 높이(H2)와 실질적으로 동일하거나 상기 제2 높이(H2)보다 클 수 있다. 상기 제3 높이(H3)는 약0.5㎛ 내지 약5㎛ 일 수 있다. 예를들면, 상기 제3 높이(H3)는 약1.7㎛ 일 수 있다.
상기 제3 상부 절연층(53C) 상에 상기 제6 상부 절연층(55A)이 배치될 수 있다. 상기 제6 상부 절연층(55A)은 상기 다수의 제2 상부 배선(75)의 측면 및 상면을 덮을 수 있다. 상기 제6 상부 절연층(55A) 상에 상기 제7 상부 절연층(55B)이 배치될 수 있다. 상기 개구부(55W)는 상기 제7 상부 절연층(55B) 및 상기 제6 상부 절연층(55A)을 관통할 수 있다. 상기 개구부(55W)의 바닥에 상기 다수의 제2 상부 배선(75)의 일부분이 노출될 수 있다. 상기 제7 상부 절연층(55B)은 상기 제6 상부 절연층(55A)과 다른 물질을 포함할 수 있다. 예를들면, 상기 제7 상부 절연층(55B)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제6 상부 절연층(55A)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 다수의 제1 상부 플러그(61), 상기 다수의 제1 상부 배선(65), 상기 다수의 제2 상부 플러그(71), 및 상기 다수의 제2 상부 배선(75)의 구성에 기인하여 배선 저항은 감소될 수 있다. 상기 제1 상부 절연층(53A), 상기 제2 상부 절연층(53B), 및 상기 제3 상부 절연층(53C)의 구성은 층간 절연 특성을 개선하는 역할을 할 수 있다. 상기 제2 상부 절연층(53B)은 상기 하부 절연층(30) 및/또는 상기 층간 절연층(40) 내에 배치된 다수의 능동/수동 소자들의 전기적 특성을 개선하고 신뢰성을 향상하는 역할을 할 수 있다.
도 1 및 도 3을 참조하면, 상기 제2 상부 배선(75)은 제4 도전층(75B) 및 제6 배리어 층(75C)을 포함할 수 있다. 상기 제4 도전층(75B)은 다수의 제2 상부 플러그(71) 상에 접촉될 수 있다.
도 1 및 도 4를 참조하면, 일 실시예에서, 상기 메모리 셀(MC)은 DRAM 셀을 포함할 수 있다. 상기 메모리 셀(MC)은 상기 기판(21), 제1 하부 절연층(30A), 제2 하부 절연층 (30B), 소자 분리 층(23), 게이트 유전층(24), 다수의 게이트 전극(25), 게이트 캐핑층(26), 다수의 소스/드레인 영역(27), 비트 플러그(28), 비트 라인(29), 다수의 매립 콘택 플러그(32), 다수의 랜딩 패드(33), 다수의 제1 전극(35), 캐패시터 유전층(36), 및 제2 전극(37)을 포함할 수 있다. 상기 하부 절연층(30)은 상기 제1 하부 절연층(30A) 및 상기 제2 하부 절연층 (30B)을 포함할 수 있다.
상기 소자 분리 층(23)은 에스티아이(Shallow Trench Isolation; STI)기술을 이용하여 상기 기판(21) 내에 형성될 수 있다. 상기 다수의 게이트 전극(25)의 각각은 상기 기판(21)의 상단보다 낮은 레벨에 배치될 수 있다. 상기 게이트 유전층(24)은 상기 다수의 게이트 전극(25)의 측면들 및 바닥들을 둘러쌀 수 있다. 상기 게이트 유전층(24)은 상기 다수의 게이트 전극(25) 및 상기 기판(21) 사이에 개재될 수 있다. 상기 게이트 캐핑층(26)은 상기 다수의 게이트 전극(25) 상에 배치될 수 있다. 상기 다수의 소스/드레인 영역(27)은 상기 다수의 게이트 전극(25)에 인접한 상기 기판(21) 내에 배치될 수 있다.
상기 게이트 유전층(24), 상기 다수의 게이트 전극(25), 및 상기 다수의 소스/드레인 영역(27)은 다수의 셀 트랜지스터를 구성할 수 있다. 상기 다수의 셀 트랜지스터의 각각은 리세스 채널 트랜지스터(Recess Channel Transistor)에 해당될 수 있다. 일 실시예에서, 상기 다수의 셀 트랜지스터의 각각은 핀펫(fin Field Effect Transistor; finFET), 멀티-브리지 채널 트랜지스터(Multi-Bridge Channel Transistor; MBC Transistor), 나노와이어 트랜지스터, 수직 트랜지스터, 리세스 채널 트랜지스터(Recess Channel Transistor), 3-D 트랜지스터, 플라나 트랜지스터(Planar Transistor), 또는 이들의 조합을 포함할 수 있다.
상기 제1 하부 절연층(30A)은 상기 소자 분리 층(23), 상기 게이트 캐핑층(26), 및 상기 다수의 소스/드레인 영역(27) 상을 덮을 수 있다. 상기 제1 하부 절연층(30A) 내에 상기 비트 플러그(28) 및 상기 비트 라인(29)이 배치될 수 있다. 상기 비트 라인(29)은 상기 비트 플러그(28) 상에 배치될 수 있다. 상기 비트 플러그(28)는 상기 제1 하부 절연층(30A)을 관통하여 상기 다수의 소스/드레인 영역(27) 중 대응하는 하나에 접촉될 수 있다. 상기 제1 하부 절연층(30A) 내에 상기 다수의 매립 콘택 플러그(32) 및 상기 다수의 랜딩 패드(33)가 배치될 수 있다. 상기 다수의 랜딩 패드(33)의 각각은 상기 다수의 매립 콘택 플러그(32) 중 대응하는 하나의 상면에 접촉될 수 있다. 상기 다수의 매립 콘택 플러그(32)의 각각은 상기 다수의 소스/드레인 영역(27) 중 대응하는 하나에 접촉될 수 있다.
상기 다수의 랜딩 패드(33) 상에 상기 다수의 제1 전극(35)이 배치될 수 있다. 상기 다수의 제1 전극(35) 상에 상기 캐패시터 유전층(36)이 배치될 수 있다. 상기 캐패시터 유전층(36) 상에 상기 제2 전극(37)이 배치될 수 있다. 상기 다수의 제1 전극(35), 상기 캐패시터 유전층(36), 및 상기 제2 전극(37)은 다수의 셀 캐패시터를 구성할 수 있다. 상기 다수의 제1 전극(35)의 각각은 셀 캐패시터의 하부 전극에 해당될 수 있다. 상기 다수의 제1 전극(35)의 각각은 스토리지(Storage) 전극으로 지칭될 수 있다. 상기 제2 전극(37)은 셀 캐패시터의 상부 전극에 해당될 수 있다. 상기 제2 전극(37)은 플레이트(Plate) 전극으로 지칭될 수 있다. 상기 제2 하부 절연층 (30B)은 상기 제2 전극(37) 상을 덮을 수 있다.
상기 다수의 셀 캐패시터의 각각은 다양한 종류의 3차원 캐패시터를 포함할 수 있다. 예를들면, 상기 다수의 제1 전극(35)의 각각은 필라(pillar) 구조체, OCS(one cylinder storage)와 같은 실린더 구조체, 또는 이들의 조합을 포함할 수 있다.
상기 게이트 유전층(24) 및 상기 캐패시터 유전층(36)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 게이트 전극(25), 상기 비트 플러그(28), 상기 비트 라인(29), 상기 다수의 매립 콘택 플러그(32), 상기 다수의 랜딩 패드(33), 상기 다수의 제1 전극(35), 및 상기 제2 전극(37)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 소자 분리 층(23), 상기 게이트 캐핑층(26) 상기 제1 하부 절연층(30A), 및 상기 제2 하부 절연층 (30B)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 5 내지 도 8은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이고, 도 9 및 도 10은 도 5의 일부분을 보여주는 확대도들이다.
도 5를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 하부 절연층(30), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 제1 상부 플러그(61), 제1 상부 배선(65), 제2 상부 플러그(71), 제2 상부 배선(75), 및 개구부(55W)를 포함할 수 있다.
일 실시예에서, 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)의 각각은 다마신(Damascene) 공정을 이용하여 형성될 수 있다. 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)의 각각은 상부의 수평 폭이 하부의 수평 폭보다 큰 역-사다리꼴을 보일 수 있다. 상기 제1 상부 배선(65) 및 상기 제2 상부 배선(75)의 각각은 패터닝 공정을 이용하여 형성될 수 있다. 상기 제1 상부 배선(65) 및 상기 제2 상부 배선(75)의 각각은 상부의 수평 폭이 하부의 수평 폭보다 좁은 사다리꼴을 보일 수 있다. 상기 제1 상부 플러그(61) 및 상기 제2 상부 플러그(71)의 각각은 역-사다리꼴을 보일 수 있다.
도 6을 참조하면, 테스트 개구부(155W)는 제1 개구부(155W1) 및 제2 개구부(155W2)를 포함할 수 있다. 상기 제2 개구부(155W2)는 상기 제1 개구부(155W1)의 바닥에 연통될 수 있다. 상기 제2 개구부(155W2)의 바닥에 제1 상부 배선(65)이 노출될 수 있다. 상기 제1 개구부(155W1)는 제7 상부 절연층(55B) 및 제6 상부 절연층(55A)을 관통할 수 있다. 상기 제2 개구부(155W2)는 제3 상부 절연층(53C), 제2 상부 절연층(53B), 및 제1 상부 절연층(53A)을 관통할 수 있다.
도 7을 참조하면, 제1 상부 절연층(53A), 제2 상부 절연층(53B), 제3 상부 절연층(53C), 제6 상부 절연층(55A), 및 제7 상부 절연층(55B)은 제1 상부 배선(65) 상에 차례로 적층될 수 있다. 상기 제1 상부 절연층(53A), 상기 제2 상부 절연층(53B), 상기 제3 상부 절연층(53C), 상기 제6 상부 절연층(55A), 및 상기 제7 상부 절연층(55B)은 상기 제1 상부 배선(65) 상을 완전히 덮을 수 있다.
도 8을 참조하면, 제6 상부 절연층(55A) 및 제7 상부 절연층(55B)은 제2 상부 배선(75) 상에 차례로 적층될 수 있다. 상기 제6 상부 절연층(55A) 및 상기 제7 상부 절연층(55B)은 상기 제2 상부 배선(75) 상을 완전히 덮을 수 있다.
도 9를 참조하면, 제3 중간 플러그(47C)는 제7 배리어 층(BM1) 및 제5 도전층(CM1)을 포함할 수 있다. 상기 제7 배리어 층(BM1)은 상기 제5 도전층(CM1)의 측면 및 바닥을 감쌀 수 있다. 제4 중간 배선(45D)은 제8 배리어 층(BM2) 및 제6 도전층(CM2)을 포함할 수 있다. 상기 제8 배리어 층(BM2)은 상기 제6 도전층(CM2)의 측면 및 바닥을 감쌀 수 있다. 상기 제8 배리어 층(BM2)은 상기 제5 도전층(CM1) 및 상기 제6 도전층(CM2) 사이에 개재될 수 있다. 상기 제5 도전층(CM1) 및 상기 제6 도전층(CM2)의 각각은 Cu층을 포함할 수 있다. 상기 제7 배리어 층(BM1) 및 상기 제8 배리어 층(BM2)의 각각은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 제1 및 제2 중간 플러그(47A, 47B)의 각각은 상기 제3 중간 플러그(47C)와 유사한 구성을 보일 수 있다. 제1 내지 제3 중간 배선(45A, 45B, 45C)의 각각은 상기 제4 중간 배선(45D)과 유사한 구성을 보일 수 있다.
도 10을 참조하면, 제3 중간 플러그(47C)는 제9 배리어 층(BM) 및 제5 도전층(CM1)을 포함할 수 있다. 제4 중간 배선(45D)은 상기 제9 배리어 층(BM) 및 제6 도전층(CM2)을 포함할 수 있다. 상기 제5 도전층(CM1) 및 상기 제6 도전층(CM2)은 일체형일 수 있다. 상기 제6 도전층(CM2)은 상기 제5 도전층(CM1) 상에 물질적으로 연속될 수 있다. 상기 제5 도전층(CM1) 및 상기 제6 도전층(CM2)의 각각은 Cu층을 포함할 수 있다. 상기 제9 배리어 층(BM)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 제1 및 제2 중간 플러그(47A, 47B)의 각각은 상기 제3 중간 플러그(47C)와 유사한 구성을 보일 수 있다. 제1 내지 제3 중간 배선(45A, 45B, 45C)의 각각은 상기 제4 중간 배선(45D)과 유사한 구성을 보일 수 있다.
도 11 내지 도 13은 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이다.
도 11을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 하부 절연층(30), 메모리 셀(MC), 콘택 스페이서(38), 관통 전극(39), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 다수의 제1 상부 플러그(61), 다수의 제1 상부 배선(65), 다수의 제2 상부 플러그(71), 다수의 제2 상부 배선(75), 개구부(55W), 제1 범프(89), 기판 절연층(91), 및 돌출 전극(93)을 포함할 수 있다. 상기 제1 범프(89)는 필라 구조체(85) 및 솔더(87)를 포함할 수 있다. 상기 필라 구조체(85)는 배리어 층(81), 씨드(seed) 층(82), 및 필라(pillar; 83)를 포함할 수 있다.
상기 제1 범프(89)의 직경은 약1㎛ 내지 약50㎛ 일 수 있다. 상기 제1 범프(89)의 높이는 약1㎛ 내지 약70㎛ 일 수 있다. 일 실시예에서, 상기 제1 범프(89)의 직경은 약10㎛ 내지 약50㎛ 일 수 있다. 일 실시예에서, 상기 제1 범프(89)의 직경은 약1㎛ 내지 약40㎛ 일 수 있다. 일 실시예에서, 상기 제1 범프(89)의 높이는 약10㎛ 내지 약70㎛ 일 수 있다. 일 실시예에서, 상기 제1 범프(89)의 높이는 약1㎛ 내지 약60㎛ 일 수 있다.
상기 필라 구조체(85)는 상기 상부 절연층(50) 상에 배치될 수 있다. 상기 필라 구조체(85)는 상기 상부 절연층(50)의 제2 그룹(55) 내에 연장될 수 있다. 상기 필라 구조체(85)는 상기 제2 그룹(55)을 관통하여 상기 다수의 제2 상부 배선(75) 중 대응하는 하나의 상면에 접촉될 수 있다. 상기 배리어 층(81)은 Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 상기 씨드(seed) 층(82)은 상기 배리어 층(81) 상에 배치될 수 있다. 상기 씨드(seed) 층(82)은 Cu를 포함할 수 있다. 상기 필라(pillar; 83)는 상기 씨드 층(82) 상에 배치될 수 있다. 상기 필라(83)는 Ni, Cu, Al, Ag, Pt, Ru, Sn, Au, W, WN, Ti, TiN, Ta, TaN, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 필라(83)는 Ni 층을 포함할 수 있다.
상기 필라 구조체(85) 상에 상기 솔더(87)가 배치될 수 있다. 상기 솔더(87)는 Sn, Ag, Cu, Ni, Au, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 솔더(87)는 Sn-Ag-Cu 층을 포함할 수 있다. 상기 필라 구조체(85) 및 상기 솔더(87) 사이에 계면 금속 층이 추가적으로 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 12를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 하부 절연층(30), 콘택 스페이서(38), 관통 전극(39), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 다수의 제1 상부 플러그(61), 다수의 제1 상부 배선(65), 다수의 제2 상부 플러그(71), 다수의 제2 상부 배선(75), 개구부(55W), 제1 범프(89), 기판 절연층(91), 및 돌출 전극(93)을 포함할 수 있다.
도 13을 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 기판(21), 하부 절연층(30), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 다수의 제1 상부 플러그(61), 다수의 제1 상부 배선(65), 다수의 제2 상부 플러그(71), 다수의 제2 상부 배선(75), 개구부(55W), 및 제1 범프(89)를 포함할 수 있다.
도 14 및 도 15는 본 개시에 따른 실시예로서, 반도체 소자들을 설명하기 위한 단면도들이고, 도 16은 도 14 및 도 15의 일부분(Ⅲ)을 보여주는 확대도이다. 본 개시의 실시예에 따른 반도체 소자는 HMC(Hybrid Memory Cube), HBM(High Bandwidth Memory), DDR5 DRAM(Double Data Rate fifth-generation Dynamic Random Access Memory), 또는 이들의 조합을 포함할 수 있다.
도 14를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 인쇄 회로 기판(PC), 중계 기판(IP), 다수의 반도체 칩(CP, BD, MD1~MD4), 다수의 범프(Bump; 89, 489, 589, 689), 접착 층(95) 및 봉지재(96)를 포함할 수 있다. 상기 다수의 반도체 칩(CP, BD, MD1~MD4)은 마이크로프로세서(Microprocessor; CP), 버퍼 칩(BD), 다수의 메모리 칩(MD1~MD4)을 포함할 수 있다. 일 실시예에서, 상기 다수의 메모리 칩(MD1~MD4)은 상기 버퍼 칩(BD) 상에 차례로 수직 적층될 수 있다. 상기 다수의 메모리 칩(MD1~MD4)은 3개, 4개, 7개, 8개, 11개, 12개, 15개, 16개, 또는 19개이상과 같이 다양한 숫자의 조합에 해당하는 메모리 칩들을 포함할 수 있다.
상기 다수의 메모리 칩(MD1~MD4)은 제1 메모리 칩(MD1), 제2 메모리 칩(MD2), 제3 메모리 칩(MD3), 및 제4 메모리 칩(MD4)을 포함할 수 있다. 상기 다수의 메모리 칩(MD1~MD4) 중 적어도 몇몇은 다수의 관통 전극(39)을 포함할 수 있다. 상기 다수의 범프(Bump; 89, 489, 589, 689)는 다수의 제1 범프(89), 다수의 제2 범프(489), 다수의 제3 범프(589), 및 다수의 제4 범프(689)를 포함할 수 있다.
상기 인쇄 회로 기판(PC)은 경성 인쇄 회로 기판(Rigid Printed Circuit Board), 연성 인쇄 회로 기판(Flexible Printed Circuit Board), 또는 경-연성 인쇄 회로 기판(Rigid- Flexible Printed Circuit Board)을 포함할 수 있다. 상기 인쇄 회로 기판(PC)은 다층 회로 기판을 포함할 수 있다. 상기 인쇄 회로 기판(PC)은 패키지 기판 또는 메인 보드에 해당될 수 있다. 상기 인쇄 회로 기판(PC)의 하면에 상기 다수의 제4 범프(689)가 배치될 수 있다. 상기 인쇄 회로 기판(PC) 상에 상기 중계 기판(IP)이 배치될 수 있다. 상기 인쇄 회로 기판(PC) 및 상기 중계 기판(IP) 사이에 상기 다수의 제3 범프(589)가 배치될 수 있다.
상기 중계 기판(IP) 상에 상기 다수의 반도체 칩(CP, LD, MD1~MD4)이 배치될 수 있다. 상기 중계 기판(IP)은 실리콘 인터포저와 같은 반도체 기판을 포함할 수 있다. 일 실시예에서, 상기 중계 기판(IP) 상에 상기 마이크로프로세서(CP) 및 상기 버퍼 칩(BD)이 배치될 수 있다. 상기 마이크로프로세서(CP) 및 상기 중계 기판(IP) 사이와 상기 버퍼 칩(BD) 및 상기 중계 기판(IP) 사이에 상기 다수의 제2 범프(489)가 배치될 수 있다. 상기 마이크로프로세서(CP)는 그래픽 처리 장치(Graphics Processing Unit; GPU) 또는 애플리케이션 프로세서(Application Processor; AP)와 같은 다양한 종류의 프로세서(Processor)를 포함할 수 있다. 상기 버퍼 칩(BD)은 메모리 컨트롤러(Memory Controller)와 같은 다양한 소자들을 포함할 수 있다. 상기 버퍼 칩(BD)은 상기 중계 기판(IP) 및 상기 다수의 제2 범프(489)를 경유하여 상기 마이크로프로세서(CP)에 접속될 수 있다.
상기 다수의 메모리 칩(MD1~MD4)은 상기 버퍼 칩(BD) 상에 차례로 적층될 수 있다. 상기 다수의 메모리 칩(MD1~MD4)의 각각은 도 1 내지 도 13을 참조하여 설명된 것과 유사한 다수의 구성 요소들을 포함할 수 있다. 예를들면, 상기 다수의 메모리 칩(MD1~MD4)의 각각은 상기 다수의 제1 범프(89)를 포함할 수 있다. 일 실시예에서, 상기 다수의 메모리 칩(MD1~MD4) 사이와 상기 제1 메모리 칩(MD1) 및 상기 버퍼 칩(BD) 사이에 상기 접착 층(95)이 배치될 수 있다. 상기 접착 층(95)은 NCF(Non Conductive Film)를 포함할 수 있다.
상기 다수의 메모리 칩(MD1~MD4) 사이와 상기 제1 메모리 칩(MD1) 및 상기 버퍼 칩(BD) 사이에 상기 다수의 제1 범프(89)가 배치될 수 있다. 상기 다수의 제1 범프(89)는 상기 접착 층(95) 내에 연장될 수 있다. 상기 다수의 제1 범프(89)는 상기 접착 층(95)을 관통할 수 있다. 상기 다수의 메모리 칩(MD1~MD4)은 상기 다수의 제1 범프(89) 및 상기 다수의 관통 전극(39)을 경유하여 상기 버퍼 칩(BD)에 접속될 수 있다. 상기 버퍼 칩(BD) 상에 상기 다수의 메모리 칩(MD1~MD4)을 덮는 상기 봉지재(96)가 배치될 수 있다. 상기 봉지재(96)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
도 15를 참조하면, 본 개시의 실시예에 따른 반도체 소자들은 패키지 기판(PC2) 상에 차례로 적층된 다수의 메모리 칩(MD1~MD4)을 포함할 수 있다.
상기 패키지 기판(PC2)은 경성 인쇄 회로 기판, 연성 인쇄 회로 기판, 또는 경-연성 인쇄 회로 기판과 같은 인쇄 회로 기판을 포함할 수 있다. 상기 다수의 메모리 칩(MD1~MD4)은 제1 메모리 칩(MD1), 제2 메모리 칩(MD2), 제3 메모리 칩(MD3), 및 제4 메모리 칩(MD4)을 포함할 수 있다. 상기 다수의 메모리 칩(MD1~MD4) 사이와 상기 제1 메모리 칩(MD1) 및 상기 패키지 기판(PC2) 사이에 접착 층(95)이 배치될 수 있다. 상기 접착 층(95)은 NCF를 포함할 수 있다.
상기 다수의 메모리 칩(MD1~MD4)은 다수의 제1 범프(89) 및 다수의 관통 전극(39)을 경유하여 상기 패키지 기판(PC2)에 접속될 수 있다. 상기 패키지 기판(PC2) 상에 상기 다수의 메모리 칩(MD1~MD4)을 덮는 봉지재(96)가 배치될 수 있다. 상기 봉지재(96)는 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 상기 패키지 기판(PC2)의 하면에 다수의 제2 범프(489)가 배치될 수 있다.
도 16을 참조하면, 상기 제3 메모리 칩(MD3)은 기판(21), 하부 절연층(30), 콘택 스페이서(38), 관통 전극(39), 층간 절연층(40), 다수의 중간 배선(45), 다수의 중간 플러그(47), 상부 절연층(50), 다수의 제1 상부 플러그(61), 다수의 제1 상부 배선(65), 다수의 제2 상부 플러그(71), 다수의 제2 상부 배선(75), 제1 범프(89), 기판 절연층(91), 및 돌출 전극(93)을 포함할 수 있다.
상기 제2 메모리 칩(MD2)은 상기 제3 메모리 칩(MD3)과 유사한 구성을 포함할 수 있다. 상기 제3 메모리 칩(MD3)의 솔더(87)는 상기 제2 메모리 칩(MD2)의 돌출 전극(93)에 접착될 수 있다. 상기 제4 메모리 칩(MD4)의 솔더(87)는 상기 제3 메모리 칩(MD3)의 상기 돌출 전극(93)에 접착될 수 있다.
도 17 내지 도 21은 본 개시에 따른 실시예로서, 반도체 소자들의 형성 방법들을 설명하기 위한 단면도들이다.
도 17을 참조하면, 기판(21) 상에 하부 절연층(30)이 형성될 수 있다. 상기 하부 절연층(30) 및 상기 기판(21)을 관통하는 콘택 스페이서(38) 및 관통 전극(39)이 형성될 수 있다. 상기 하부 절연층(30) 상에 층간 절연층(40), 다수의 중간 배선(45), 및 다수의 중간 플러그(47)가 형성될 수 있다.
상기 다수의 중간 배선(45)은 제1 중간 배선(45A), 다수의 제2 중간 배선(45B), 다수의 제3 중간 배선(45C), 및 다수의 제4 중간 배선(45D)을 포함할 수 있다. 상기 다수의 중간 플러그(47)는 다수의 제1 중간 플러그(47A), 다수의 제2 중간 플러그(47B), 및 다수의 제3 중간 플러그(47C)를 포함할 수 있다. 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)는 상기 층간 절연층(40) 내에 형성될 수 있다. 상기 제1 중간 배선(45A)은 상기 관통 전극(39) 상에 접촉될 수 있다. 상기 다수의 중간 배선(45) 및 상기 다수의 중간 플러그(47)를 형성하는 것은 다수의 다마신(Damascene) 공정을 포함할 수 있다.
상기 층간 절연층(40) 상에 제1 그룹(53), 다수의 제1 상부 플러그(61), 및 다수의 제1 상부 배선(65)이 형성될 수 있다. 상기 제1 그룹(53)은 제1 상부 절연층(53A), 제2 상부 절연층(53B), 제3 상부 절연층(53C), 제4 상부 절연층(53D), 및 제5 상부 절연층(53E)을 포함할 수 있다.
상기 층간 절연층(40) 상에 상기 제4 상부 절연층(53D) 및 상기 제5 상부 절연층(53E)이 차례로 적층될 수 있다. 상기 다수의 제1 상부 플러그(61)의 각각은 상기 제5 상부 절연층(53E) 및 상기 제4 상부 절연층(53D)을 관통하여 상기 다수의 제4 중간 배선(45D) 중 대응하는 하나에 접촉될 수 있다. 상기 다수의 제1 상부 플러그(61)의 각각은 제1 도전층(61B) 및 상기 제1 도전층(61B)의 측면 및 바닥을 감싸는 제1 배리어 층(61A)을 포함할 수 있다.
상기 제5 상부 절연층(53E) 상에 상기 다수의 제1 상부 배선(65)이 형성될 수 있다. 상기 다수의 제1 상부 배선(65)을 형성하는 것은 패터닝 공정을 포함할 수 있다. 상기 다수의 제1 상부 배선(65) 중 적어도 하나는 상기 다수의 제1 상부 플러그(61) 상에 접촉될 수 있다. 상기 다수의 제1 상부 배선(65)의 각각은 제2 배리어 층(65A), 상기 제2 배리어 층(65A) 상의 제2 도전층(65B), 및 상기 제2 도전층(65B) 상의 제3 배리어 층(65C)을 포함할 수 있다.
상기 제1 상부 절연층(53A)은 상기 제5 상부 절연층(53E) 상에 형성될 수 있다. 상기 제1 상부 절연층(53A)은 상기 다수의 제1 상부 배선(65)의 상면 및 측면을 덮을 수 있다. 상기 제2 상부 절연층(53B)은 상기 제1 상부 절연층(53A) 상에 형성될 수 있다. 상기 제2 상부 절연층(53B)은 캐핑층에 해당될 수 있다. 상기 제2 상부 절연층(53B)은 열처리 공정이 수행되는 동안 하부 층들의 아웃개싱(outgassing)을 제어하는 역할을 할 수 있다. 상기 제3 상부 절연층(53C)은 상기 제2 상부 절연층(53B) 상에 형성될 수 있다. 상기 제3 상부 절연층(53C)의 상면은 평탄화될 수 있다.
일 실시예에서, 상기 제1 상부 절연층(53A)은 고밀도 플라즈마 산화물(High Density Plasma Oxide; HDP Oxide)과 같은 산화물 층을 포함할 수 있다. 상기 제2 상부 절연층(53B)은 상기 제1 상부 절연층(53A)과 다른 물질을 포함할 수 있다. 상기 제2 상부 절연층(53B)은 실리콘 질화물과 같은 질화물 층을 포함할 수 있다. 상기 제3 상부 절연층(53C)은 테트라 에틸 오르토 실리케이트(TetraEthyl OrthoSilicate; TEOS) 또는 불소화 테트라 에틸 오르토 실리케이트(Fluorinated TetraEthyl OrthoSilicate; FTEOS) 를 사용하여 형성된 산화물 층을 포함할 수 있다.
도 18을 참조하면, 패터닝 공정을 이용하여 상기 제3 상부 절연층(53C), 상기 제2 상부 절연층(53B), 및 상기 제1 상부 절연층(53A)을 관통하는 다수의 콘택홀(71H)이 형성될 수 있다. 상기 다수의 콘택홀(71H)의 바닥들에 상기 다수의 제1 상부 배선(65)의 상면들이 노출될 수 있다.
도 19를 참조하면, 상기 다수의 콘택홀(71H) 내에 다수의 제2 상부 플러그(71)가 형성될 수 있다. 상기 다수의 제2 상부 플러그(71)의 각각은 제3 도전층(71B) 및 상기 제3 도전층(71B)의 측면과 바닥을 감싸는 제4 배리어 층(71A)을 포함할 수 있다.
도 20을 참조하면, 상기 제3 상부 절연층(53C) 상에 상기 다수의 제2 상부 플러그(71)에 접촉된 제2 상부 배선(75)이 형성될 수 있다. 상기 제2 상부 배선(75)을 형성하는 것은 패터닝 공정을 포함할 수 있다. 상기 제2 상부 배선(75)은 제5 배리어 층(75A), 상기 제5 배리어 층(75A) 상의 제4 도전층(75B), 및 상기 제4 도전층(75B) 상의 제6 배리어 층(75C)을 포함할 수 있다.
도 21을 참조하면, 상기 제3 상부 절연층(53C) 상에 제6 상부 절연층(55A)이 형성될 수 있다. 상기 제6 상부 절연층(55A)은 상기 제2 상부 배선(75)의 측면 및 상면을 덮을 수 있다. 상기 제6 상부 절연층(55A) 상에 제7 상부 절연층(55B)이 형성될 수 있다. 상기 제7 상부 절연층(55B) 및 상기 제6 상부 절연층(55A)을 관통하는 개구부(55W)가 형성될 수 있다. 상기 개구부(55W)의 바닥에 상기 제2 상부 배선(75)의 일부분이 노출될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
21: 기판 23: 소자 분리 층
24: 게이트 유전층 25: 게이트 전극
26: 게이트 캐핑층 27: 소스/드레인 영역
28: 비트 플러그 29: 비트 라인
32: 매립 콘택 플러그 33: 랜딩 패드
35: 제1 전극 36: 캐패시터 유전층
37: 제2 전극 30: 하부 절연층
38: 콘택 스페이서 39: 관통 전극
40: 층간 절연층 45: 중간 배선
47: 중간 플러그 50: 상부 절연층
61: 제1 상부 플러그 65: 제1 상부 배선
71: 제2 상부 플러그 75: 제2 상부 배선
55W: 개구부 85: 필라 구조체
87: 솔더 89: 제1 범프
91: 기판 절연층 93: 돌출 전극
95: 접착층 96: 봉지재
489: 제2 범프 589: 제3 범프
689: 제4 범프
MC: 메모리 셀 PC: 인쇄 회로 기판
PC2: 패키지 기판 IP: 중계 기판
CP: 마이크로프로세서(Microprocessor)
BD: 버퍼 칩 MD1~MD4: 메모리 칩

Claims (20)

  1. 기판 상의 층간 절연층;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그;
    상기 층간 절연층 상의 상부 절연층;
    상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선; 및
    상기 상부 절연층을 관통하여 상기 제2 상부 배선을 노출하는 개구부를 포함하되,
    상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이고,
    상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제3 두께는 상기 제2 두께와 동일하거나 상기 제2 두께보다 두꺼운 반도체 소자.
  3. 제1 항에 있어서,
    상기 제3 두께는 2㎛ 내지 10㎛ 인 반도체 소자.
  4. 제1 항에 있어서,
    상기 다수의 중간 플러그의 각각은 제1 높이를 가지고, 상기 제1 상부 플러그는 상기 제1 높이보다 큰 제2 높이를 가지며, 상기 제2 상부 플러그는 상기 제1 높이보다 큰 제3 높이를 갖는 반도체 소자.
  5. 제4 항에 있어서,
    상기 제3 높이는 상기 제2 높이와 동일하거나 상기 제2 높이보다 큰 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 상부 배선 및 상기 제2 상부 배선의 각각은 상기 다수의 중간 배선과 다른 물질 층을 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 다수의 중간 배선은 Cu층을 포함하고,
    상기 제2 상부 배선은 Al층을 포함하는 반도체 소자.
  8. 제6 항에 있어서,
    상기 제1 상부 배선은 Al층을 포함하는 반도체 소자.
  9. 제6 항에 있어서,
    상기 제2 상부 플러그는 W층을 포함하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 상부 절연층은
    제1 상부 절연층;
    상기 제1 상부 절연층 상의 상기 제1 상부 절연층과 다른 물질을 갖는 제2 상부 절연층; 및
    상기 제2 상부 절연층 상의 상기 제2 상부 절연층과 다른 물질을 갖는 제3 상부 절연층을 포함하되,
    상기 제1 상부 절연층, 상기 제2 상부 절연층, 및 상기 제3 상부 절연층은 상기 제1 상부 배선 및 상기 제2 상부 배선 사이에 배치되고,
    상기 제2 상부 플러그는 상기 제1 상부 절연층, 상기 제2 상부 절연층, 및 상기 제3 상부 절연층을 관통하여 상기 제1 상부 배선 및 상기 제2 상부 배선에 접촉된 반도체 소자.
  11. 제10 항에 있어서,
    상기 제1 상부 절연층은 산화물 층을 포함하고, 상기 제2 상부 절연층은 질화물 층을 포함하고, 상기 제3 상부 절연층은 산화물 층을 포함하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 기판 내에 연장되고 상기 다수의 중간 배선에 접속된 관통 전극을 더 포함하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 관통 전극의 직경은 1㎛ 내지 20㎛ 인 반도체 소자.
  14. 제1 항에 있어서,
    상기 기판 및 상기 층간 절연층 사이의 하부 절연층; 및
    상기 하부 절연층 내의 메모리 셀을 더 포함하는 반도체 소자.
  15. 제14 항에 있어서,
    상기 메모리 셀은 DRAM 셀, SRAM 셀, 플래시 메모리 셀, MRAM 셀, PRAM 셀, FeRAM 셀, RRAM 셀, 또는 이들의 조합을 포함하는 반도체 소자.
  16. 인쇄 회로 기판 상에 차례로 적층된 다수의 반도체 칩을 포함하되,
    상기 다수의 반도체 칩 중 적어도 하나는
    기판 상의 하부 절연층;
    상기 하부 절연층 내의 메모리 셀;
    상기 하부 절연층 상의 층간 절연층;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그;
    상기 층간 절연층 상의 상부 절연층;
    상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선;
    상기 상부 절연층 상에 배치되고 상기 상부 절연층 내로 연장되어 상기 제2 상부 배선에 접촉된 범프(bump); 및
    상기 기판 내에 연장되고 상기 다수의 중간 배선에 접속된 관통 전극을 포함하되,
    상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이고,
    상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함하는 반도체 소자.
  17. 제16 항에 있어서,
    상기 범프(bump)의 직경은 10㎛ 내지 50㎛ 인 반도체 소자.
  18. 제16 항에 있어서,
    상기 제3 두께는 상기 제2 두께와 동일하거나 상기 제2 두께보다 두꺼운 반도체 소자.
  19. 제16 항에 있어서,
    상기 다수의 중간 플러그의 각각은 제1 높이를 가지고, 상기 제1 상부 플러그는 상기 제1 높이보다 큰 제2 높이를 가지며, 상기 제2 상부 플러그는 상기 제1 높이보다 큰 제3 높이를 갖는 반도체 소자.
  20. 중계 기판;
    상기 중계 기판 상의 마이크로프로세서;
    상기 중계 기판 상의 버퍼 칩; 및
    상기 버퍼 칩 상에 차례로 적층된 다수의 반도체 칩을 포함하되,
    상기 다수의 반도체 칩 중 적어도 하나는
    기판 상의 하부 절연층;
    상기 하부 절연층 내의 메모리 셀;
    상기 하부 절연층 상의 층간 절연층;
    상기 층간 절연층 내의 다수의 중간 배선;
    상기 층간 절연층 내에 배치되고 상기 다수의 중간 배선 사이의 다수의 중간 플러그;
    상기 층간 절연층 상의 상부 절연층;
    상기 상부 절연층 내에 배치되고 상기 다수의 중간 배선 중 제1 두께를 갖는 하나에 접속된 제1 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 플러그 상에 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제1 상부 배선;
    상기 상부 절연층 내에 배치되고 상기 제1 상부 배선 상의 제2 상부 플러그;
    상기 상부 절연층 내에 배치되고 상기 제2 상부 플러그 상에 상기 제1 두께보다 두꺼운 제3 두께를 갖는 제2 상부 배선;
    상기 상부 절연층 상에 배치되고 상기 상부 절연층 내로 연장되어 상기 제2 상부 배선에 접촉된 범프(bump); 및
    상기 기판 내에 연장되고 상기 다수의 중간 배선에 접속된 관통 전극을 포함하되,
    상기 제3 두께는 상기 제1 두께의 2배 내지 100배 이고,
    상기 제2 상부 배선은 상기 제2 상부 플러그와 다른 물질을 포함하는 반도체 소자.
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