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KR20210022801A - 표시 장치 - Google Patents

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KR20210022801A
KR20210022801A KR1020190101621A KR20190101621A KR20210022801A KR 20210022801 A KR20210022801 A KR 20210022801A KR 1020190101621 A KR1020190101621 A KR 1020190101621A KR 20190101621 A KR20190101621 A KR 20190101621A KR 20210022801 A KR20210022801 A KR 20210022801A
Authority
KR
South Korea
Prior art keywords
pixel
disposed
type
layer
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020190101621A
Other languages
English (en)
Inventor
박준현
김동우
문성재
조강문
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190101621A priority Critical patent/KR20210022801A/ko
Priority to US17/635,292 priority patent/US20220293712A1/en
Priority to PCT/KR2019/016395 priority patent/WO2021033843A1/ko
Priority to CN201980099541.5A priority patent/CN114270523A/zh
Publication of KR20210022801A publication Critical patent/KR20210022801A/ko
Pending legal-status Critical Current

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Abstract

표시 장치가 제공된다. 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의되고, 상기 표시 영역에 배치된 복수의 화소를 포함하는 표시 장치로써, 상기 표시 영역에 배치된 제1 전압 배선 및 상기 비표시 영역에 배치된 제2 전압 배선을 포함하고, 상기 화소는 상기 제1 전압 배선과 연결된 전극 패턴, 상기 전극 패턴 상에 배치된 화소 정의막, 상기 화소 정의막 상에 배치된 발광층 및 상기 발광층 상에 배치된 공통 전극을 포함하며, 상기 화소는 상기 화소 정의막에 형성되고 상기 전극 패턴의 일부를 노출시키는 개구홀을 통해 상기 공통 전극과 상기 전극 패턴이 연결된 제1 타입 화소 및 상기 개구홀이 형성되지 않고 상기 공통 전극과 상기 전극 패턴이 연결되지 않은 제2 타입 화소를 포함하며, 상기 제1 타입 화소와 상기 제2 타입 화소는 상기 표시 영역에서 이웃하여 배치된다.

Description

표시 장치 {Display device}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
이러한 표시 장치는 표시 패널, 게이트 구동회로, 데이터 구동회로, 및 타이밍 콘트롤러를 구비한다. 표시 패널은 데이터 라인들, 게이트 라인들, 데이터 라인들과 게이트 라인들의 교차부에 형성되는 화소들을 포함한다. 화소들 각각은 스위칭 소자로서 박층 트랜지스터를 이용하여 게이트 라인에 게이트 신호가 공급될 때 데이터 라인으로부터 데이터 전압을 공급받는다. 화소들 각각은 데이터 전압들에 따라 소정의 밝기로 발광한다.
최근에는 UHD(Ultra High Definition)의 고해상도로 화상을 표시할 수 있는 표시 장치가 출시되고 있다. 고해상도의 표시 장치의 경우 화소들의 개수가 늘어남에 따라 화소들 각각에 인가되는 구동 전압이 균일하지 않고 부분적으로 낮은 전압이 인가될 수도 있다.
본 발명이 해결하고자 하는 과제는 전압 배선과 동일한 전위를 갖는 전극 패턴을 포함하되, 공통 전극이 상기 전극 패턴과 연결된 제1 타입 화소와 공통 전극이 상기 전극 패턴과 연결되지 않는 제2 타입 화소를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 표시 영역에서 공통 전극이 상기 전극 패턴과 연결된 화소와, 비표시 영역에서 공통 전극이 상기 전극 패턴과 연결된 화소를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의되고, 상기 표시 영역에 배치된 복수의 화소를 포함하는 표시 장치로써, 상기 표시 영역에 배치된 제1 전압 배선 및 상기 비표시 영역에 배치된 제2 전압 배선을 포함하고, 상기 화소는 상기 제1 전압 배선과 연결된 전극 패턴, 상기 전극 패턴 상에 배치된 화소 정의막, 상기 화소 정의막 상에 배치된 발광층 및 상기 발광층 상에 배치된 공통 전극을 포함하며, 상기 화소는 상기 화소 정의막에 형성되고 상기 전극 패턴의 일부를 노출시키는 개구홀을 통해 상기 공통 전극과 상기 전극 패턴이 연결된 제1 타입 화소 및 상기 개구홀이 형성되지 않고 상기 공통 전극과 상기 전극 패턴이 연결되지 않은 제2 타입 화소를 포함하며, 상기 제1 타입 화소와 상기 제2 타입 화소는 상기 표시 영역에서 이웃하여 배치된다.
상기 비표시 영역에 배치되고 상기 제2 전압 배선과 연결된 서브 전극 패턴을 더 포함하고, 상기 화소는 상기 공통 전극이 상기 서브 전극 패턴과 연결된 제3 타입 화소를 더 포함할 수 있다.
상기 제3 타입 화소는 상기 제1 타입 화소와 이격되어 배치되고, 상기 제1 타입 화소와 상기 제3 타입 화소 사이에는 적어도 하나의 상기 제2 타입 화소가 배치될 수 있다.
상기 화소는 서로 이격된 복수의 상기 제1 타입 화소를 포함하고, 상기 제1 타입 화소들 사이에는 상기 제2 타입 화소가 배치될 수 있다.
상기 화소는 서로 이격된 복수의 상기 제3 타입 화소를 포함하고, 상기 제3 타입 화소들 사이에는 상기 제3 타입 화소가 배치될 수 있다.
상기 제3 타입 화소는 상기 표시 영역의 적어도 일 측에 배치되고, 상기 제1 타입 화소는 상기 제3 타입 화소와 이격되어 상기 표시 영역의 내측에 배치될 수 있다.
상기 제3 타입 화소 사이에 적어도 하나의 상기 제1 타입 화소가 배치될 수 있다.
상기 표시 영역은 일 방향으로 상기 화소들이 배열된 복수의 화소열을 포함하고, 상기 화소열은 적어도 하나의 상기 제1 타입 화소를 포함하는 제1 화소열 및 상기 제2 타입 화소를 포함하는 제2 화소열을 포함할 수 있다.
상기 제2 화소열은 상기 제1 타입 화소 및 상기 제3 타입 화소가 배치되지 않을 수 있다.
상기 화소열은 적어도 하나의 상기 제1 타입 화소 및 적어도 하나의 상기 제3 타입 화소를 포함하는 제3 화소열을 포함할 수 있다.
상기 제3 화소열은 상기 제1 타입 화소와 상기 제3 타입 화소 사이에 배치된 적어도 하나의 제2 타입 화소를 포함할 수 있다.
상기 화소열은 상기 제1 타입 화소, 상기 제3 타입 화소 및 상기 제1 타입 화소와 상기 제3 타입 화소 사이에 배치된 적어도 하나의 상기 제2 타입 화소를 포함하는 제4 화소열을 더 포함하고, 상기 제3 화소열의 상기 제1 타입 화소와 상기 제3 타입 화소 사이의 상기 제2 타입 화소의 수는 상기 제4 화소열의 상기 제1 타입 화소와 상기 제3 타입 화소 사이의 상기 제2 타입 화소의 수와 다를 수 있다.
상기 표시 영역은 상기 일 방향과 교차하는 타 방향으로 상기 화소들이 배열된 복수의 화소행을 포함하고, 상기 화소행은 적어도 하나의 상기 제1 타입 화소를 포함하는 제1 화소행 및 적어도 하나의 상기 제2 타입 화소를 포함하는 제2 화소행을 포함할 수 있다.
상기 제1 화소행은 제3 타입 화소를 더 포함하고, 상기 제3 타입 화소와 상기 제1 타입 화소 사이에 적어도 하나의 상기 제2 타입 화소를 포함할 수 있다.
상기 표시 영역은 상기 제1 타입 화소들이 배치된 제1 타입 화소 영역이 정의되고, 상기 제1 타입 화소 영역은 적어도 일 측이 상기 비표시 영역과 이격될 수 있다.
상기 제1 타입 화소 영역의 면적은 상기 표시 영역의 면적보다 작을 수 있다.
상기 화소는 상기 전극 패턴과 동일층에 배치되되 서로 이격된 적어도 하나의 화소 전극; 및 상기 화소 정의막과 상기 공통 전극 사이에 배치된 발광층을 더 포함할 수 있다.
상기 화소 정의막은 상기 화소 전극의 일부를 노출시키는 개구부를 더 포함하고, 상기 발광층은 상기 개구부 내에서 상기 공통 전극과 상기 화소 전극 사이에 배치되되, 상기 개구홀을 통해 노출된 상기 전극 패턴 상에는 배치되지 않을 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역이 정의된 표시 장치로써, 상기 표시 영역에 배치된 제1 전압 배선 및 상기 비표시 영역에 배치된 제2 전압 배선을 포함하는 데이터 도전층, 상기 데이터 도전층 상에 배치되고 상기 제1 전압 배선 및 상기 제2 전압 배선을 덮는 보호막, 상기 보호막 상에 배치된 평탄화막, 상기 평탄화막 상에 배치되고, 상기 표시 영역에 배치되고 상기 제1 전압 배선과 연결된 전극 패턴 및 상기 비표시 영역에 배치되고 상기 제2 전압 배선과 연결된 서브 전극 패턴을 포함하는 화소 전극층, 상기 평탄화막 및 상기 전극 패턴 상에 배치된 화소 정의막, 상기 화소 정의막 상에 배치된 발광층 및 상기 발광층 상에 배치되고, 상기 서브 전극 패턴과 연결된 공통 전극을 포함하며, 상기 전극 패턴은 상기 공통 전극과 연결되지 않는 제1 전극 패턴 및 상기 공통 전극과 연결된 제2 전극 패턴을 포함한다.
상기 화소 정의막은 상기 제2 전극 패턴의 일부를 노출하는 개구홀을 포함하고, 상기 제2 전극 패턴은 상기 개구홀을 통해 상기 공통 전극과 연결될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치는 복수의 화소들이 전압 배선과 동일한 전위를 갖는 전극 패턴을 포함한다. 복수의 화소는 전극 패턴을 노출시키는 개구홀을 통해 공통 전극이 전극 패턴과 연결된 제1 타입 화소, 공통 전극이 전극 패턴과 연결되지 않는 제2 타입 화소, 및 공통 전극이 비표시 영역에 위치한 전극 패턴과 연결된 제3 타입 화소를 포함할 수 있다.
이에 따라, 표시 장치는 공통 전극에서 발생하는 전압 강하를 억제함과 동시에, 제3 타입 화소를 포함하여 개구홀을 포함하는 제1 타입 화소의 수를 감소하고, 개구홀 형성을 위한 레이저 조사 공정 주기를 최소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 6은 도 5의 일 화소에 포함된 반도체층 및 일부 도전층들을 나타내는 레이아웃도이다.
도 7은 도 5의 일 화소에 포함된 일부 도전층들을 나타내는 레이아웃도이다.
도 8은 도 5의 Ⅸa-Ⅸa'선 및 Ⅸb-Ⅸb'선을 따라 자른 단면도이다.
도 9는 도 5의 개구 영역을 확대한 확대도이다.
도 10은 도 9의 Ⅹa-Ⅹa'선을 따라 자른 단면도이다.
도 11은 일 실시예에 따른 표시 장치의 화소 배치를 나타내는 평면도이다.
도 12는 일 실시예에 따른 표시 장치의 제2 타입 화소의 개구 영역을 나타내는 확대도이다.
도 13은 도 12의 Ⅹb-Ⅹb'선을 따라 자른 단면도이다.
도 14는 일 실시예에 따른 표시 장치의 제3 타입 화소의 개구 영역 및 비표시 영역의 일부를 나타내는 확대도이다.
도 15는 도 4의 Ⅹc-Ⅹc'선을 따라 자른 단면도이다.
도 16은 일 실시예에 따른 표시 장치의 화소 배치를 나타내는 개략도이다.
도 17 내지 도 20은 다른 실시예에 따른 표시 장치의 화소 배치를 나타내는 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
표시 장치(1)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, 게임기, 디지털 카메라, 사물 인터넷 등이 표시 장치(1)에 포함될 수 있다.
도면에 예시된 표시 장치(1)는 텔레비전이다. 표시 장치(1)는 이에 제한되는 것은 아니지만, HD, UHD, 4K, 8K 등의 고해상도 내지 초고해상도를 가질 수 있다.
표시 장치(1)는 표시 방식에 따라 다양하게 분류될 수 있다. 예를 들어, 표시 장치(1)의 분류는 유기 발광 표시 장치(OLED), 무기 발광 표시 장치(inorganic EL), 퀀텀닷 발광 표시 장치(QED), LED 표시 장치(LED), 플라즈마 표시 장치(PDP), 전계 방출 표시 장치(FED), 음극선 표시 장치(CRT), 액정 표시 장치(LCD), 전기 영동 표시 장치(EPD) 등을 포함할 수 있다. 이하에서는 표시 장치(1)로서 유기 발광 표시 장치를 예로 하여 설명하며, 특별한 구분을 요하지 않는 이상 실시예에 적용된 유기 발광 표시 장치를 단순히 표시 장치(1)로 약칭할 것이다. 그러나, 실시예가 유기 발광 표시 장치에 제한되는 것은 아니고, 기술적 사상을 공유하는 범위 내에서 상기 열거된 또는 본 기술분야에 알려진 다른 표시 장치(1)가 적용될 수도 있다.
표시 장치(1)는 평면도상(즉, 평면도 상태로 바라볼 때) 직사각형 형상을 가질 수 있다. 표시 장치(1)가 텔레비전인 경우, 통상 장변이 가로 방향에 위치하도록 배치된다. 그러나, 이에 제한되는 것은 아니고, 장변이 세로 방향에 위치할 수 있고, 회전 가능하도록 설치되어 장변이 가로 또는 세로 방향으로 가변적으로 위치할 수도 있다.
표시 장치(1)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 영상의 표시가 이루이지는 활성 영역이다. 표시 영역(DPA)은 표시 장치(1)의 전반적인 형상과 유사하게 평면도상 직사각형 형상을 가질 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면도상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 표시 장치(1)의 일변 방향에 대해 기울어진 마름모 형상일 수도 있다. 복수의 화소(PX)는 여러 색 화소(PX)를 포함할 수 있다. 예를 들어 복수의 화소(PX)는, 이에 제한되는 것은 아니지만, 적색의 제1 색 화소(PX), 녹색의 제2 색 화소(PX) 및 청색의 제3 색 화소(PX)를 포함할 수 있다. 각 색 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(1)의 베젤을 구성할 수 있다.
비표시 영역(NDA)에는 표시 영역(DPA)을 구동하는 구동 회로나 구동 소자가 배치될 수 있다. 일 실시예에서, 표시 장치(1)의 제1 장변(도 1에서 하변)에 인접 배치된 제1 비표시 영역(NDA1)과 제2 장변(도 1에서 상변)에 인접 배치된 제2 비표시 영역(NDA2)에는 표시 장치(1)의 표시 기판 상에 패드부가 마련되고, 상기 패드부의 패드 전극 상에 외부 장치(EXD)가 실장될 수 있다. 상기 외부 장치(EXD)의 예로는 연결 필름, 인쇄회로기판, 구동칩(DIC), 커넥터, 배선 연결 필름 등을 들 수 있다. 표시 장치(1)의 제1 단변(도 1에서 좌변)에 인접 배치된 제3 비표시 영역(NDA3)에는 표시 장치(1)의 표시 기판 상에 직접 형성된 스캔 구동부(SDR) 등이 배치될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 단면도이다.
도 2에서는 광(L)이 발광층(EML)이 형성된 제1 기판(1010) 방향이 아닌, 반대 방향(제2 기판(21) 방향)으로 발광하는 전면 발광형 표시 장치를 예시하지만, 표시 장치(1)가 이에 제한되는 것은 아니다.
도 2를 참조하면, 표시 장치(1)는 발광층(EML), 발광층(EML)을 덮는 봉지막(ENC), 봉지막(ENC) 상부에 배치된 컬러 제어 구조물(WCL, TPL, CFL)을 포함할 수 있다. 일 실시예에서, 표시 장치(1)는 제1 표시 기판(10)과 그에 대향하는 제2 표시 기판(20)을 포함할 수 있다. 상술한 발광층(EML), 봉지막(ENC), 컬러 제어 구조물(WCL, TPL, CFL)은 제1 표시 기판(10)과 제2 표시 기판(20) 중 어느 하나에 포함될 수 있다.
일 예로, 제1 표시 기판(10)은 제1 기판(1010), 제1 기판(1010)의 일면 상에 배치된 발광층(EML), 및 발광층(EML) 상에 배치된 봉지막(ENC)을 포함할 수 있다. 또한, 제2 표시 기판(20)은 제2 기판(21) 및 제1 기판(1010)과 대향하는 제2 기판(21)의 일면 상에 배치된 컬러 제어 구조물(WCL, TPL, CFL)을 포함할 수 있다. 컬러 제어 구조물은 컬러 필터층(CFL) 및 파장 변환층(WCL)을 포함할 수 있다. 컬러 제어 구조물은 일부 화소에서 파장 변환층(WCL)과 동일 레벨에 배치된 투광층(TPL)을 더 포함할 수 있다.
봉지막(ENC)과 컬러 제어 구조물(WCL, TPL, CFL) 사이에는 충진층((30)이 배치될 수 있다. 충진층((30)은 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간을 충진하면서 이들을 상호 결합할 수 있다.
제1 표시 기판(10)의 제1 기판(1010)은 절연 기판일 수 있다. 제1 기판(1010)은 투명한 물질을 포함할 수 있다. 예를 들어, 제1 기판(1010)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제1 기판(1010)은 리지드 기판일 수 있다. 그러나, 제1 기판(1010)이 상기 예시된 것에 제한되는 것은 아니고, 제1 기판(1010)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제1 기판(1010)의 일면 상에는 복수의 화소 전극(PXE)이 배치될 수 있다. 복수의 화소 전극(PXE)은 화소(PX)마다 배치될 수 있다. 이웃하는 화소(PX)의 화소 전극(PXE)은 서로 분리되어 있을 수 있다. 제1 기판(1010) 상에는 화소(PX)를 구동하는 회로층(CCL)이 배치될 수 있다. 회로층(CCL)은 제1 기판(1010)과 화소 전극(PXE) 사이에 배치될 수 있다. 회로층(CCL)에 대한 상세한 설명은 후술하기로 한다.
화소 전극(PXE)은 발광 다이오드의 제1 전극, 예컨대 애노드 전극일 수 있다. 화소 전극(PXE)은 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pb), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은 물질층이 반사성 물질층보다 위층에 배치되어 발광층(EML)에 가깝게 배치될 수 있다. 화소 전극(PXE)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 기판(1010)의 일면 상에는 화소(PX)의 경계를 따라 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE) 상에 배치되며, 화소 전극(PXE)을 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL) 및 그 개구부에 의해 발광 영역(EMA)과 비발광 영역(NEM)이 구분될 수 있다. 화소 정의막(PDL)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 화소 정의막(PDL)은 무기 물질을 포함할 수도 있다.
화소 정의막(PDL)이 노출하는 화소 전극(PXE) 상에는 발광층(EML)이 배치된다. 표시 장치(1)가 유기 발광 표시 장치인 일 실시예에서, 발광층(EML)은 유기 물질을 포함하는 유기층을 포함할 수 있다. 상기 유기층은 유기 발광층을 포함하며, 경우에 따라 발광을 보조하는 보조층으로서 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다. 다른 실시예에서, 표시 장치(1)가 LED 표시 장치 등인 경우, 발광층(EML)은 무기 반도체와 같은 무기 물질을 포함할 수 있다.
몇몇 실시예에서, 발광층(EML)은 두께 방향으로 중첩 배치된 복수의 유기 발광층과 그 사이에 배치된 전하 생성층을 포함하는 탠덤(tandem) 구조를 가질 수 있다. 중첩 배치된 각 유기 발광층은 동일한 파장의 광을 발광할 수도 있지만, 상이한 파장의 광을 발광할 수도 있다. 각 화소(PX)의 발광층(EML) 중 적어도 일부의 층은 이웃하는 화소(PX)의 동일한 층과 분리되어 있을 수 있다.
일 실시예에서, 각 발광층(EML)이 발광하는 광의 파장은 색 화소(PX)별로 동일할 수 있다. 예를 들어, 각 색 화소(PX)의 발광층(EML)이 청색광 또는 자외선을 발광하고, 컬러 제어 구조물이 파장 변환층(WCL)을 포함함으로써, 각 화소(PX)별 색상을 표시할 수 있다.
다른 실시예에서, 각 발광층(EML)이 발광하는 광의 파장은 색 화소(PX)별로 발광 파장이 상이할 수도 있다. 예컨대, 제1 색 화소(PX)의 발광층(EML)은 제1 색을 발광하고, 제2 색 화소(PX)의 발광층(EML)은 제2 색을 발광하고, 제3 색 화소(PX)의 발광층(EML)은 제3 색을 발광할 수도 있다. 발광층(EML)은 화소 전극(PXE) 및 화소 정의막(PDL) 상에 전면적으로 배치될 수 있다. 다만, 이에 제한되지 않고 발광층(EML)은 화소 정의막(PDL)의 개구부에 대응하여 배치될 수도 있고, 후술할 바와 같이 개구부 이외의 영역에 부분적으로 배치되지 않을 수 있다.
발광층(EML) 상에는 공통 전극(CME)이 배치될 수 있다. 공통 전극(CME)은 발광층(EML)과 접할 뿐만 아니라, 화소 정의막(PDL)의 상면에도 접할 수 있다.
공통 전극(CME)은 각 화소(PX)의 구별없이 연결되어 있을 수 있다. 공통 전극(CME)은 화소(PX)의 구별없이 전면적으로 배치된 전면 전극일 수 있다. 공통 전극(CME)은 발광 다이오드의 제2 전극, 예컨대 캐소드 전극일 수 있다.
공통 전극(CME)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 공통 전극(CME)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(PXE), 발광층(EML) 및 공통 전극(CME)은 발광 소자(예컨대, 유기 발광 소자)를 구성할 수 있다. 발광층(EML)에서 발광한 광은 공통 전극(CME)을 통해 상측 방향으로 출사될 수 있다.
공통 전극(CME) 상부에는 봉지막(ENC)이 배치될 수 있다. 봉지막(ENC)은 적어도 하나의 봉지층을 포함할 수 있다. 예를 들어, 봉지층은 제1 무기막(ENC1), 유기막(ENC2) 및 제2 무기막(ENC3)을 포함할 수 있다. 제1 무기막(ENC1) 및 제2 무기막(ENC3)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 유기막(ENC2)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 표시 기판(20)은 봉지막(ENC) 상부에서 그와 대향하도록 배치될 수 있다. 제2 표시 기판(20)의 제2 기판(21)은 투명한 물질을 포함할 수 있다. 제2 기판(21)은 유리, 석영 등과 같은 투명한 절연 물질을 포함할 수 있다. 제2 기판(21)은 리지드 기판일 수 있다. 그러나, 제2 기판(21)이 상기 예시된 것에 제한되는 것은 아니고, 제2 기판(21)은 폴리이미드 등과 같은 플라스틱을 포함할 수도 있고, 휘어지거나, 벤딩되거나, 폴딩되거나, 롤링될 수 있는 플렉시블한 특성을 가질 수도 있다.
제2 기판(21)은 제1 기판(1010)과 동일한 기판이 사용될 수도 있지만, 물질, 두께, 투과율 등이 상이할 수도 있다. 예를 들어, 제2 기판(21)은 제1 기판(1010)보다 높은 투과율을 가질 수 있다. 제2 기판(21)은 제1 기판(1010)보다 두꺼울 수도 있고, 그보다 얇을 수도 있다.
제1 기판(1010)을 향하는 제2 기판(21)의 일면 상에는 화소(PX)의 경계를 따라 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 제1 표시 기판(10)의 화소 정의막(PDL)과 중첩하며, 비발광 영역(NEM)에 위치할 수 있다. 차광 부재(BM)는 발광 영역(EMA)과 중첩하는 제2 기판(21)의 일면을 노출하는 개구부를 포함할 수 있다. 차광 부재(BM)는 평면도상 격자 형상으로 형성될 수 있다.
차광 부재(BM)는 유기 물질을 포함하여 이루어질 수 있다. 차광 부재(BM)는 외광을 흡수함으로써 외광 반사로 인한 색의 왜곡을 저감시킬 수 있다. 또한, 차광 부재(BM)는 발광층(EML)으로부터 방출되는 광이 인접한 화소(PX)로 침범하는 것을 방지하는 역할을 할 수 있다.
일 실시예에서, 차광 부재(BM)는 가시광 파장을 모두 흡수할 수 있다. 차광 부재(BM)는 광 흡수 물질을 포함할 수 있다. 예를 들어, 차광 부재(BM)는 표시 장치(1)의 블랙 매트릭스로 사용되는 물질로 이루어질 수 있다.
차광 부재(BM)가 배치된 제2 기판(21)의 일면 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 차광 부재(BM)의 개구부를 통해 노출되는 제2 기판(21)의 일면 상에 배치될 수 있다. 나아가, 컬러 필터층(CFL)은 인접한 차광 부재(BM) 상에도 일부 배치될 수 있다.
컬러 필터층(CFL)은 제1 색 화소(PX)에 배치되는 제1 컬러 필터층(CFL1), 제2 색 화소(PX)에 배치되는 제2 컬러 필터층(CFL2) 및 제3 색 화소(PX)에 배치되는 제3 컬러 필터층(CFL2)을 포함할 수 있다. 각 컬러 필터층(CFL)은 해당하는 색 파장 이외의 파장을 흡수하는 염료나 안료 같은 색료(colorant)를 포함할 수 있다. 제1 컬러 필터층(CFL1)은 적색 컬러 필터층이고, 제2 컬러 필터층(CFL2)은 녹색 컬러 필터이고, 제3 컬러 필터층(CFL3)은 청색 컬러 필터층일 수 있다. 도면에서는 이웃하는 컬러 필터층(CFL)이 차광 부재(BM) 상에서 서로 이격되도록 배치된 경우를 예시하였지만, 이웃하는 컬러 필터층(CFL)은 차광 부재(BM) 상에서 적어도 부분적으로 중첩할 수도 있다.
컬러 필터층(CFL) 상에는 제1 캡핑층(22)이 배치될 수 있다. 제1 캡핑층(22)은 외부로부터 수분 또는 공기 등의 불순물이 침투하여 컬러 필터층(CFL)을 손상시키거나 오염시키는 것을 방지할 수 있다. 또한, 제1 캡핑층(22)은 컬러 필터층(CFL)의 색료가 다른 구성으로 확산되는 것을 방지할 수 있다.
제1 캡핑층(22)은 컬러 필터층(CFL)의 일면(도 2에서 하면)과 직접 접할 수 있다. 제1 캡핑층(22)은 무기 물질로 이루어질 수 있다. 예를 들어, 제1 캡핑층(22)은 실리콘 질화물, 알루미늄 질화물, 지르코늄 질화물, 티타늄 질화물, 하프늄 질화물, 탄탈륨 질화물, 실리콘 산화물, 알루미늄 산화물, 티타늄 산화물, 주석 산화물 및 실리콘 산질화물 등을 포함하여 이루어질 수 있다.
제1 캡핑층(22) 상에는 격벽(PTL)이 배치될 수 있다. 격벽(PTL)은 비발광 영역(NEM)에 위치할 수 있다. 격벽(PTL)은 차광 부재(BM)와 중첩하도록 배치될 수 있다. 격벽(PTL)은 컬러 필터층(CFL)을 노출하는 개구를 포함할 수 있다. 격벽(PTL)은 감광성 유기 물질을 포함하여 이루어질 수 있지만, 이에 제한되는 것은 아니다. 격벽(PTL)은 차광 물질을 더 포함할 수도 있다.
격벽(PTL)의 개구부가 노출하는 공간 내에는 파장 변환층(WCL) 및/또는 투광층(TPL)이 배치될 수 있다. 파장 변환층(WCL) 및 투광층(TPL)은 격벽(PTL)을 뱅크로 이용한 잉크젯 공정으로 형성될 수 있지만, 이에 제한되는 것은 아니다.
각 화소(PX)의 발광층(EML)이 제3 색을 발광하는 일 실시예에서, 파장 변환층(WCL)은 제1 색 화소(PX)에 배치되는 제1 파장 변환 패턴(WCL1)과 제2 색 화소(PX)에 배치되는 제2 파장 변환 패턴(WCL2)을 포함할 수 있다. 제3 색 화소(PX)에는 투광층(TPL)이 배치될 수 있다.
제1 파장 변환 패턴(WCL1)은 제1 베이스 수지(BRS1) 및 제1 베이스 수지(BRS1) 내에 배치된 제1 파장 변환 물질(WCP1)을 포함할 수 있다. 제2 파장 변환 패턴(WCL2)은 제2 베이스 수지(BRS2) 및 제2 베이스 수지(BRS2) 내에 배치된 제2 파장 변환 물질(WCP2)을 포함할 수 있다. 투광층(TPL)은 제3 베이스 수지(BRS3) 및 그 내부에 배치된 산란체(SCP)를 포함할 수 있다.
제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 투광성 유기 물질을 포함할 수 있다. 예를 들어, 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등을 포함하여 이루어질 수 있다. 제1 내지 제3 베이스 수지(BRS1, BRS2, BRS3)는 모두 동일한 물질로 이루어질 수 있지만, 이에 제한되지 않는다.
산란체(SCP)는 금속 산화물 입자 또는 유기 입자일 수 있다. 상기 금속 산화물로는 산화 티타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등이 예시될 수 있고, 상기 유기 입자 재료로는 아크릴계 수지 또는 우레탄계 수지 등이 예시될 수 있다.
제1 파장 변환 물질(WCP1)은 제3 색을 제1 색으로 변환하고, 제2 파장 변환 물질(WCP2)은 제3 색을 제2 색으로 변환하는 물질일 수 있다. 제1 파장 변환 물질(WCP1)과 제2 파장 변환 물질(WCP2)은 양자점, 양자 막대, 형광체 등일 수 있다. 상기 양자점은 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합을 포함할 수 있다. 제1 파장 변환 패턴(WCL1)과 제2 파장 변환 패턴(WCL2)은 파장 변환 효율을 증가시키는 산란체(SCP)를 더 포함할 수 있다.
제3 색 화소(PX)에 배치되는 투광층(TPL)은 발광층(EML)에서 입사되는 제3 색의 광의 파장을 유지한 채 투과시킨다. 투광층(TPL)의 산란체(SCP)는 투광층(TPL)을 통해 출사되는 광의 출사 경로를 조절하는 역할을 할 수 있다. 투광층(TPL)은 파장 변환 물질을 불포함할 수 있다.
파장 변환층(WCL) 및 투광층(TPL) 상에는 제2 캡핑층(23)이 배치된다. 제2 캡핑층(23)은 무기 물질로 이루어질 수 있다. 제2 캡핑층(23)은 제1 캡핑층(22)의 물질로 열거한 물질들 중에서 선택된 물질을 포함하여 이루어질 수 있다. 제2 캡핑층(23)과 제1 캡핑층(22)은 동일한 물질로 이루어질 수 있지만, 이에 제한되는 것은 아니다.
제1 표시 기판(10)과 제2 표시 기판(20) 사이에는 충진층((30)이 배치될 수 있다. 충진층((30)은 제1 표시 기판(10)과 제2 표시 기판(20) 사이의 공간을 충진하는 한편, 이들을 상호 결합하는 역할을 할 수 있다. 충진층((30)은 제1 표시 기판(10)의 박막 봉지막(ENC)과 제2 표시 기판(20)의 제2 캡핑층(23) 사이에 배치될 수 있다. 충진층((30)은 Si계 유기물질, 에폭시계 유기물질 등으로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이하, 표시 장치(1)의 회로층(CCL)에 대해 상세히 설명한다.
도 3은 일 실시예에 따른 표시 장치의 제1 표시 기판의 회로층의 개략적인 배치도이다.
도 3을 참조하면, 제1 기판(1010) 상에 복수의 배선들이 배치된다. 복수의 배선은 스캔 라인(SCL), 센싱 라인(SSL), 데이터 라인(DTL), 기준 전압 라인(RVL), 제1 전원 라인(ELVDL) 및 제2 전원 라인(ELVSL) 등을 포함할 수 있다. 도면에서는 제1 전원 라인(ELVDL)이 도시되지 않고, 제2 전원 라인(ELVSL)만이 도시되어 있으나, 제1 전원 라인(ELVDL)은 실질적으로 제2 전원 라인(ELVSL)과 동일하게 배치될 수 있다.
스캔 라인(SCL)과 센싱 라인(SSL)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(SCL)과 센싱 라인(SSL)은 스캔 구동부(SDR)에 연결될 수 있다. 스캔 구동부(SDR)는 회로층(CCL)으로 이루어진 구동 회로를 포함할 수 있다. 스캔 구동부(SDR)는 제1 기판(1010) 상의 제3 비표시 영역(NDA3)에 배치될 수 있지만, 이에 제한되지 않고, 제3 비표시 영역(NDA3)의 반대편에 위치하는 비표시 영역인 제4 비표시 영역에 배치되거나, 제3 비표시 영역(NDA3)과 제4 비표시 영역 모두에 배치될 수도 있다. 스캔 구동부(SDR)는 신호 연결 배선(CWL)과 연결되고, 신호 연결 배선(CWL)의 적어도 일 단부는 제1 비표시 영역(NDA1) 및/또는 제2 비표시 영역(NDA2) 상에서 패드(WPD_CW)를 형성하여 외부 장치(도 1의 'EXD')와 연결될 수 있다.
데이터 라인(DTL)과 기준 전압 라인(RVL)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제2 전원 라인(ELVSL)은 제2 방향(DR2)으로 연장되는 부분을 포함할 수 있다. 제2 전원 라인(ELVSL)은 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있다. 제2 전원 라인(ELVSL)은 메쉬 구조를 가질 수 있지만, 이에 제한되는 것은 아니다.
데이터 라인(DTL), 기준 전압 라인(RVL)과 제2 전원 라인(ELVSL)의 적어도 일 단부에는 배선 패드(WPD)가 배치될 수 있다. 각 배선 패드(WPD)는 비표시 영역(NDA)에 배치될 수 있다. 일 실시예에서, 데이터 라인(DTL)의 배선 패드(WPD_DT, 이하, '데이터 패드'라 칭함)는 제1 비표시 영역(NDA1)에 배치되고, 기준 전압 라인(RVL)의 배선 패드(WPD_RV, 이하, '기준 전압 패드')와 제1 전원 라인(ELVSL)의 배선 패드(WPD_ELVS, 이하, '전원 패드'라 칭함)는 제2 비표시 영역(NDA2)에 배치될 수 있다. 다른 예로, 데이터 패드(WPD_DT), 기준 전압 패드(WPD_RV)와 전원 패드(WPD_ELVS)가 모두 동일한 영역, 예컨대 제1 비표시 영역(NDA1)에 배치될 수도 있다. 배선 패드(WPD) 상에는 상술한 바와 같이 외부 장치(도 1의 'EXD')가 실장될 수 있다. 외부 장치(EXD)는 이방성 도전 필름, 초음파 접합 등을 통해 배선 패드(WPD) 상에 실장될 수 있다.
제1 기판(1010) 상의 각 화소(PX)는 화소 구동 회로를 포함한다. 상술한 배선들은 각 화소(PX) 또는 그 주위를 지나면서 각 화소 구동 회로에 구동 신호를 인가할 수 있다. 화소 구동 회로는 트랜지스터와 커패시터를 포함할 수 있다. 각 화소 구동 회로의 트랜지스터와 커패시터의 개수는 다양하게 변형될 수 있다. 이하에서, 화소 구동 회로가 3개의 트랜지스터와 1개의 커패시터를 포함하는 3T1C 구조를 예로 하여, 화소 구동 회로에 대해 설명하지만, 이에 제한되지 않고 2T1C 구조, 7T1C 구조, 6T1C 구조 등 다른 다양한 변형 화소(PX) 구조가 적용될 수도 있다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4를 참조하면, 일 실시예에 따른 표시 장치의 각 화소(PX)는 발광 소자(EMD) 이외에, 3개의 트랜지스터(DRT, SCT, SST)와 1개의 스토리지 커패시터(CST)를 포함한다.
발광 소자(EMD)는 구동 트랜지스터(DRT)를 통해 공급되는 전류에 따라 발광한다. 발광 소자(EMD)는 유기발광 다이오드(organic light emitting diode), 마이크로 발광 다이오드, 나노 발광 다이오드 등으로 구현될 수 있다.
발광 소자(EMD)의 제1 전극(즉, 애노드 전극)은 구동 트랜지스터(DRT)의 소스 전극에 연결되고, 제2 전극(즉, 캐소드 전극)은 제1 전원 라인(ELVDL)의 고전위 전압(제1 전원 전압, ELVD)보다 낮은 저전위 전압(제2 전원 전압, ELVS)이 공급되는 제2 전원 라인(ELVSL)에 연결될 수 있다.
구동 트랜지스터(DRT)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원 전압이 공급되는 제1 전원 라인(ELVDL)으로부터 발광 소자(EMD)로 흐르는 전류를 조정한다. 구동 트랜지스터(DRT)의 게이트 전극은 제1 스위칭 트랜지스터(SCT)의 제1 소스/드레인 전극에 연결되고, 소스 전극은 발광 소자(EMD)의 제1 전극에 연결되며, 드레인 전극은 제1 전원 전압(ELVD)이 인가되는 제1 전원 라인(ELVDL)에 연결될 수 있다.
제1 스위칭 트랜지스터(SCT)는 스캔 라인(SCL)의 스캔 신호에 의해 턴-온되어 데이터 라인(DTL)을 구동 트랜지스터(DRT)의 게이트 전극에 연결시킨다. 제1 스위칭 트랜지스터(SCT)의 게이트 전극은 스캔 라인(SCL)에 연결되고, 제1 소스/드레인 전극은 구동 트랜지스터(DRT)의 게이트 전극에 연결되며, 제2 소스/드레인 전극은 데이터 라인(DTL)에 연결될 수 있다.
제2 스위칭 트랜지스터(SST)는 센싱 라인(SSL)의 센싱 신호에 의해 턴-온되어 기준 전압 라인(RVL)을 구동 트랜지스터(DRT)의 소스 전극에 연결시킨다. 제2 스위칭 트랜지스터(SST)의 게이트 전극은 센싱 라인(SSL)에 연결되고, 제1 소스/드레인 전극은 기준 전압 라인(RVL)에 연결되며, 제2 소스/드레인 전극은 구동 트랜지스터(DRT)의 소스 전극에 연결될 수 있다.
일 실시예에서, 제1 및 제2 스위칭 트랜지스터들(SCT, SST) 각각의 제1 소스/드레인 전극은 소스 전극이고, 제2 소스/드레인 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고, 그 반대의 경우일 수도 있다.
커패시터(CST)는 구동 트랜지스터(DRT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(CST)는 구동 트랜지스터(DRT)의 게이트 전압과 소스 전압의 차전압을 저장한다.
구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(SCT, SST)은 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 3에서는 구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(SCT, SST)이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 이에 제한되는 것은 아니다. 즉, 구동 트랜지스터(DRT)와 제1 및 제2 스위칭 트랜지스터들(SCT, SST)이 P 타입 MOSFET으로 형성되거나, 일부는 N 타입 MOSFET으로, 다른 일부는 P 타입 MOSFET으로 형성될 수도 있다.
이하에서는 다른 도면을 더 참조하여 일 실시예에 따른 표시 장치(1)의 일 화소의 구조에 대하여 상세히 설명하기로 한다.
도 5는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 6은 도 5의 일 화소에 포함된 반도체층 및 일부 도전층들을 나타내는 레이아웃도이다. 도 7은 도 5의 일 화소에 포함된 일부 도전층들을 나타내는 레이아웃도이다.
도 5 내지 도 7을 참조하면, 일 실시예에 따른 표시 장치(1)는 반도체층(1100)과 복수의 도전층(1200, 1300, 1400)을 포함할 수 있다. 또한, 표시 장치(1)는 반도체층(1100)과 복수의 도전층(1200, 1300, 1400) 사이에 배치되는 복수의 절연층(1020, 1030, 1050, 1060, 1070, 1080, 도 8에 도시)을 포함할 수 있다. 복수의 도전층은 게이트 도전층(1200), 제1 데이터 도전층(1300) 및 제2 데이터 도전층(1400)을 포함할 수 있고, 복수의 절연층(1020, 1030, 1050, 1060, 1070, 1080)은 버퍼막(1020), 게이트 절연막(1030), 제1 층간 절연막(1050), 제1 보호막(1060), 제2 보호막(1070) 및 평탄화막(1080)을 포함할 수 있다.
한편, 도 5는 일 실시예에 따른 표시 장치(1)의 일 화소에 배치된 반도체층(1100) 및 복수의 도전층이 적층된 레이아웃도를 도시하고 있다. 도 6은 반도체층(1100), 게이트 도전층(1200) 및 제1 데이터 도전층(1300)이 적층된 레이아웃도를, 도 7은 제1 데이터 도전층(1300), 제2 데이터 도전층(1400), 화소 전극들(PXE) 및 화소 정의막(PDL)이 적층된 레이아웃도를 도시하고 있다.
한편, 표시 장치(1)의 화소(PX)는 복수의 서브 화소(미도시)를 포함할 수 있다. 도 5 내지 도 7에 도시된 일 화소(PX) 중, 일부 영역은 제1 서브 화소를 구성하고, 다른 일부 영역은 제2 서브 화소를 구성하며 또 다른 일부 영역은 제3 서브 화소를 구성할 수 있다. 각 서브 화소들은 도 4를 참조하여 상술한 등가 회로도와 같이 복수의 트랜지스터와 스토리지 커패시터, 및 복수의 배선들을 포함할 수 있다. 도 5 내지 도 7에서는 구동 트랜지스터(DRT), 제1 스위칭 트랜지스터(SCT), 제2 스위칭 트랜지스터(SST) 및 스토리지 커패시터(CST)를 포함하는 서브 화소가 3개 배치된 것이 도시되어 있다. 또한, 이들 각각은 서로 다른 데이터 배선에 접속하되, 동일한 전원 배선과 전기적으로 연결될 수 있다. 이하에서는 도면을 참조하여 표시 장치(1)의 화소(PX) 또는 서브 화소에 배치된 복수의 층들에 대하여 설명하기로 한다. 다만, 설명의 편의를 위해, 하나의 서브 화소에 배치된 층들을 대표하여 설명하고, 다른 서브 화소에 배치된 층들에 대한 중복된 설명은 간락하게 서술하기로 한다.
도 5 및 도 6을 참조하면, 반도체층(1100)은 제1 기판(1010) 상에 배치된다. 제1 기판(1010) 상에는 버퍼막(1020, 도 8에 도시)이 배치되고, 반도체층(1100)은 버퍼막(1020) 상에 배치될 수 있다. 반도체층(1100)은 복수의 제1 반도체층(1110), 복수의 제2 반도체층(1120) 및 복수의 제3 반도체층(1130)을 포함할 수 있다. 제1 반도체층(1110)은 일 화소(PX)에 포함된 구동 트랜지스터(DRT)들의 활성층이고, 제2 반도체층(1120)은 제1 스위칭 트랜지스터(SCT)들의 활성층, 제3 반도체층(1130)은 제2 스위칭 트랜지스터(SST)들의 활성층일 수 있다.
제1 반도체층(1110), 제2 반도체층(1120) 및 제3 반도체층(1130)은 제1 방향(DR1), 즉 도면 상 가로 방향으로 연장되고, 양 측 단부들이 더 넓은 폭을 갖도록 확장된 형상을 가질 수 있다. 제1 반도체층(1110), 제2 반도체층(1120) 및 제3 반도체층(1130)의 제1 방향(DR1)으로 연장된 부분에서는 게이트 도전층(1200)과 중첩하여 각 트랜지스터들의 게이트 전극이 형성되고, 더 넓은 폭을 갖고 확장된 양 측 단부에서는 제1 데이터 도전층(1300)과 접촉하여 각 트랜지스터들의 소스 전극 및 드레인 전극이 형성될 수 있다. 반도체층(1100)의 양 측 단부는 부분적으로 도체화되여 도체화 영역을 형성하고(도 8에 도시), 이들 사이에는 채널 영역(도 8에 도시)이 형성될 수 있다.
제1 반도체층(1110)은 화소(PX)의 중심을 기준으로, 도면 상 상부에 위치한 제11 반도체층(1110a), 화소(PX)의 중심에 인접하게 위치한 제12 반도체층(1110b)과 제13 반도체층(1110c)을 포함할 수 있다. 제11 반도체층(1110a)은 제1 서브 화소 구동 트랜지스터(DRT)의 활성층이고, 제12 반도체층(1110b)은 제2 서브 화소 구동 트랜지스터(DRT)의 활성층, 제13 반도체층(1110c)은 제3 서브 화소 구동 트랜지스터(DRT)의 활성층일 수 있다.
제1 반도체층(1110)은 일 방향으로 연장된 패턴 형상을 가질 수 있다. 제1 반도체층(1110)의 일 측은 후술하는 제1 데이터 도전층(1300)의 제1 도전 패턴(1380) 일부와 접촉하고, 타 측은 제1 데이터 도전층(1300)의 제1 전압 배선(1350) 일부와 접촉하고, 상기 일 측과 타 측 사이에는 후술하는 게이트 도전층(1200)의 게이트 도전 패턴(1250) 일부와 중첩할 수 있다. 제1 반도체층(1110)의 일 측과 접촉하는 제1 데이터 도전층(1300)은 구동 트랜지스터(DRT)의 소스 전극이고, 타 측과 접촉하는 제1 데이터 도전층(1300)은 구동 트랜지스터(DRT)의 드레인 전극일 수 있다. 제1 반도체층(1110)의 상기 일 측과 타 측 사이에서 중첩하는 게이트 도전층(1200)은 구동 트랜지스터(DRT)의 게이트 전극일 수 있다.
제2 반도체층(1120)은 화소(PX)의 중심을 기준으로, 도면 상 우측에 위치할 수 있다. 제2 반도체층(1120)은 제21 반도체층(1120a), 제22 반도체층(1120b) 및 제23 반도체층(1120c)을 포함할 수 있다. 제21 반도체층(1120a)은 제1 서브 화소 제1 스위칭 트랜지스터(SCT)의 활성층이고, 제22 반도체층(1120b)은 제2 서브 화소 제1 스위칭 트랜지스터(SCT)의 활성층, 제23 반도체층(1120c)은 제3 서브 화소 제1 스위칭 트랜지스터(SCT)의 활성층일 수 있다.
제2 반도체층(1120)도 일 방향으로 연장된 패턴 형상을 가질 수 있다. 제2 반도체층(1120)의 일 측은 후술하는 제1 데이터 도전층(1300)의 제2 도전 패턴(1390) 일부와 접촉하고, 타 측은 후술하는 제1 데이터 도전층(1300)의 제1 데이터 신호선(1310, 1320, 1330)들 중 일부와 접촉할 수 있다. 제2 반도체층(1120)의 일 측과 타 측 사이에는 후술하는 게이트 도전층(1200)의 스캔 신호선(1210)의 일부와 중첩할 수 있다. 제2 반도체층(1120)의 일 측에 접촉하는 제1 데이터 도전층(1300)은 제1 스위칭 트랜지스터(SCT)의 소스 전극이고, 타 측에 접촉하는 제1 데이트 도전층(1300)은 제1 스위칭 트랜지스터(SCT)의 드레인 전극일 수 있다. 또한, 제2 반도체층(1120)의 상기 일 측과 타 측 사이에서 중첩하는 게이트 도전층(1200)은 제1 스위칭 트랜지스터(SCT)의 게이트 전극일 수 있다.
한편, 복수의 제2 반도체층(1120)들은 타 측이 서로 다른 제1 데이터 신호선(1310, 1320, 1330)과 접촉할 수 있다. 제21 반도체층(1120a)은 제11 데이터 신호선(1310)과 접촉하고, 제22 반도체층(1120b)은 제12 데이터 신호선(1320)과, 제23 반도체층(1120c)은 제13 데이터 신호선(1330)과 접촉할 수 있다. 제2 반도체층(1120)들은 각각 서로 다른 제1 데이터 신호선(1310, 1320, 1330)과 접촉하여 서로 다른 서브 화소에 서로 다른 데이터 신호가 인가될 수 있다.
제3 반도체층(1130)은 화소(PX)의 중심을 기준으로, 도면 상 좌측에 인접하여 위치할 수 있다. 제3 반도체층(1130)은 제31 반도체층(1130a), 제32 반도체층(1130b) 및 제33 반도체층(1130c)을 포함할 수 있다. 제31 반도체층(1130a)은 제1 서브 화소 제2 스위칭 트랜지스터(SST)의 활성층이고, 제32 반도체층(1130b)은 제2 서브 화소 제2 스위칭 트랜지스터(SST)의 활성층, 제33 반도체층(1130c)은 제3 서브 화소 제2 스위칭 트랜지스터(SST)의 활성층일 수 있다.
제3 반도체층(1130)도 일 방향으로 연장된 패턴 형상을 가질 수 있다. 제3 반도체층(1130)의 일 측은 후술하는 제1 데이터 도전층(1300)의 제1 도전 패턴(1380)과 접촉하고, 타 측은 후술하는 제1 데이터 도전층(1300)의 제1 기준 전압 배선(1360)과 접촉할 수 있다. 제3 반도체층(1130)의 일 측과 타 측 사이에는 후술하는 게이트 도전층(1200)의 센싱 신호선(1220) 일부와 중첩할 수 있다. 제3 반도체층(1130)의 일 측에 접촉하는 제1 데이터 도전층(1300)은 제2 스위칭 트랜지스터(SST)의 소스 전극이고, 타 측에 접촉하는 제1 데이트 도전층(1300)은 제2 스위칭 트랜지스터(SST)의 드레인 전극일 수 있다. 또한, 제3 반도체층(1130)의 상기 일 측과 타 측 사이에서 중첩하는 게이트 도전층(1200)은 제2 스위칭 트랜지스터(SST)의 게이트 전극일 수 있다.
한편, 몇몇 실시예에서, 반도체층(1100)은 산화물 반도체를 포함할 수 있다. 일 예로, 반도체층(1100)의 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-갈륨-주석 산화물(Indium-Tin-Galium Oxide, ITGO), 인듐-갈륨-아연 산화물(Indium-Galium-Zinc Oxide; IGZO) 또는 인듐-갈륨-아연-주석 산화물(Indium-Galium-Zinc-Tin Oxide; IGZTO)을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
반도체층(1100) 상에는 게이트 절연막(1030, 도 8에 도시)이 배치된다. 이에 대한 설명은 도 8을 참조하여 후술하기로 한다.
게이트 도전층(1200)은 게이트 절연막(1030) 또는 버퍼막(1020) 상에 배치될 수 있다. 게이트 도전층(1200)은 스캔 신호선(1210), 센싱 신호선(1220), 복수의 게이트 도전 패턴(1250) 및 게이트 패턴부(1260)를 포함할 수 있다. 스캔 신호선(1210)은 각 화소(PX) 또는 서브 화소의 제1 스위칭 트랜지스터(SCT)에 스캔 신호를 전달하고, 센싱 신호선(1220)은 각 화소(PX) 또는 서브 화소의 제2 스위칭 트랜지스터(SST)에 센싱 신호를 전달할 수 있다. 즉, 스캔 신호선(1210)은 도 4의 스캔 라인(SCL)이고, 센싱 신호선(1220)은 도 4의 센싱 라인(SSL)일 수 있다. 복수의 게이트 도전 패턴(1250)은 제1 반도체층(1110)과 중첩하여 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다. 게이트 패턴부(1260)는 후술하는 제1 데이터 도전층(1300)의 제2 전압 배선(1370)과 중첩하도록 배치될 수 있다.
스캔 신호선(1210)은 제1 방향(DR1)으로 연장되고, 스캔 신호선(1210)에서 분지되어 제2 방향(DR2)으로 연장된 제1 연장부(1215)를 포함할 수 있다. 스캔 신호선(1210)은 도면 상 화소(PX)의 상측에서 제1 방향(DR1)으로 연장된다. 스캔 신호선(1210)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제1 연장부(1215)는 스캔 신호선(1210)의 일부 영역, 예를 들어 도면 상 화소(PX)의 중심을 기준으로 우측에 위치하며, 제2 방향(DR2)으로 연장되어 화소(PX) 내에 배치될 수 있다.
스캔 신호선(1210)의 제1 연장부(1215)는 제2 반도체층(1120)의 일부와 중첩할 수 있다. 제1 연장부(1215)는 각 화소(PX) 또는 서브 화소에서 제1 스위칭 트랜지스터(SCT)의 게이트 전극을 형성할 수 있다. 제1 스위칭 트랜지스터(SCT)는 제1 연장부(1215)를 통해 스캔 신호선(1210)에서 입력되는 스캔 신호를 전달 받을 수 있다.
센싱 신호선(1220)은 제1 방향(DR1)으로 연장되고, 센싱 신호선(1220)에서 분지되어 제2 방향(DR2)으로 연장된 제2 연장부(1225)를 포함할 수 있다. 센싱 신호선(1220)은 도면 상 화소(PX)의 하측에서 제1 방향(DR1)으로 연장된다. 센싱 신호선(1220)은 일 화소(PX)의 제1 방향(DR1)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제2 연장부(1225)는 스캔 신호선(1220)의 일부 영역, 예를 들어 도면 상 화소(PX)의 중심을 기준으로 좌측에 위치하며, 제2 방향(DR2)으로 연장되어 화소(PX) 내에 배치될 수 있다.
센싱 신호선(1220)의 제2 연장부(1225)는 제3 반도체층(1130)의 일부와 중첩할 수 있다. 제2 연장부(1225)는 각 화소(PX) 또는 서브 화소에서 제2 스위칭 트랜지스터(SST)의 게이트 전극을 형성할 수 있다. 제2 스위칭 트랜지스터(SST)는 제2 연장부(1225)를 통해 센싱 신호선(1220)에서 입력되는 센싱 신호를 전달받을 수 있다.
복수의 게이트 도전 패턴(1250)은 스캔 신호선(1210)의 제1 연장부(1215)와 센싱 신호선(1220)의 제2 연장부(1225) 사이에 배치될 수 있다. 게이트 도전 패턴(1250)은 제1 게이트 도전 패턴(1250a), 제2 게이트 도전 패턴(1250b) 및 제3 게이트 도전 패턴(1250c)을 포함하고, 이들 각각은 제1 반도체층(1110)과 부분적으로 중첩할 수 있다. 제1 게이트 도전 패턴(1250a)은 제11 반도체층(1110a)의 일부 영역과 중첩하여 제1 서브 화소 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다. 제1 게이트 도전 패턴(1250a)은 적어도 제11 반도체층(1110a)의 채널 영역과 중첩할 수 있다. 이와 동일하게, 제2 게이트 도전 패턴(1250b)은 제12 반도체층(1110b)의 일부 영역, 제3 게이트 도전 패턴(1250c)은 제13 반도체층(1110c)의 일부 영역과 중첩할 수 있다. 이들은 각각 제2 서브 화소 구동 트랜지스터(DRT)의 게이트 전극 및 제3 서브 화소 구동 트랜지스터(DRT)의 게이트 전극을 형성할 수 있다.
한편, 게이트 도전 패턴(1250)은 제1 데이터 도전층(1300)의 제1 도전 패턴(1380) 및 제2 도전 패턴(1390)과도 중첩하거나 접촉할 수 있다. 게이트 도전 패턴(1250)은 제1 도전 패턴(1380)과 중첩하여 각 화소(PX) 또는 서브 화소의 스토리지 커패시터(CST)의 일 전극을 형성할 수 있다. 게이트 도전 패턴(1250)은 제1 도전 패턴(1380)과 접촉하여 제2 스위칭 트랜지스터(SST)와 전기적으로 연결될 수 있고, 제2 도전 패턴(1390)과 접촉하여 제1 스위칭 트랜지스터(SCT)와 전기적으로 연결될 수 있다.
예를 들어, 제1 게이트 도전 패턴(1250a)은 후술하는 제11 도전 패턴(1380a)과 중첩하여 제1 서브 화소 스토리지 커패시터(CST)의 일 전극을 형성할 수 있다. 또한, 제1 게이트 도전 패턴(1250a)은 제11 도전 패턴(1380a)과 접촉하여 제1 서브 화소 제2 스위칭 트랜지스터(SST)의 소스 전극과 전기적으로 연결되고, 제21 도전 패턴(1390a)과 접촉하여 제1 서브 화소 제1 스위칭 트랜지스터(SCT)의 소스 전극과 전기적으로 연결될 수 있다. 이와 동일하게 이와 동일하게, 제2 게이트 도전 패턴(1250b)은 제12 도전 패턴(1380b) 및 제22 도전 패턴(1390b)과 부분적으로 중첩 또는 접촉하고, 제3 게이트 도전 패턴(1250c)은 제13 도전 패턴(1380c) 및 제23 도전 패턴(1390c)과 부분적으로 접촉할 수 있다.
게이트 패턴부(1260)는 제2 방향(DR2)으로 연장된 연장부와 부분적으로 넓은 폭을 갖는 확장부를 포함할 수 있다. 게이트 패턴부(1260)는 도면 상 좌측에 배치되고, 제1 방향(DR1)으로 연장된 스캔 신호선(1210)과 센싱 신호선(1220) 사이에 배치될 수 있다. 게이트 패턴부(1260)는 후술하는 제2 전압 배선(1370)과 전기적으로 연결되고, 제2 전압 배선(1370)의 배선 저항을 낮출 수 있다.
게이트 도전층(1200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 게이트 도전층(1200)은 단일막 또는 다층막일 수 있다.
게이트 도전층(1200) 상에는 제1 층간 절연막(1050, 도 8에 도시)이 배치된다. 이에 대한 설명은 도 8을 참조하여 후술하기로 한다.
제1 데이터 도전층(1300)은 제1 층간 절연막(1050) 상에 배치된다. 제1 데이터 도전층(1300)은 복수의 제1 데이터 신호선(1310, 1320, 1330)들, 제1 전압 배선(1350), 제1 기준 전압 배선(1360), 제2 전압 배선(1370), 복수의 제1 도전 패턴(1380)들, 및 복수의 제2 도전 패턴(1390)들을 포함할 수 있다.
제1 데이터 신호선(1310, 1320, 1330)들은 각 화소(PX) 또는 서브 화소에 데이터 신호를 전달할 수 있다. 즉, 제1 데이터 신호선(1310, 1320, 1330)들은 도 4의 데이터 라인(DTL)일 수 있다. 제1 데이터 신호선(1310, 1320, 1330)들은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 우측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 데이터 신호선(1310, 1320, 1330)들은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
제1 데이터 신호선(1310)은 제11 데이터 신호선(1310), 제12 데이터 신호선(1320) 및 제13 데이터 신호선(1330)을 포함할 수 있다. 제11 데이터 신호선(1310)은 제21 반도체층(1120a)의 타 측과 접촉하여 제1 서브 화소의 제1 스위칭 트랜지스터(SCT)에 데이터 신호를 전달할 수 있다. 제12 데이터 신호선(1320)은 제22 반도체층(1120b)의 타 측과 접촉하여 제2 서브 화소의 제1 스위칭 트랜지스터(SCT)에 데이터 신호를 전달할 수 있다. 제13 데이터 신호선(1330)은 제23 반도체층(1120c)의 타 측과 접촉하여 제3 서브 화소의 제1 스위칭 트랜지스터(SCT)에 데이터 신호를 전달할 수 있다.
도 8을 참조하여 후술할 바와 같이, 제1 데이터 도전층(1300)이 배치된 제1 층간 절연막(1050)은 복수의 컨택홀을 포함할 수 있다. 컨택홀은 제1 층간 절연막(1050) 및/또는 게이트 절연막(1030), 버퍼막(1020)을 관통하여 반도체층(1100)을 노출할 수 있다.
제1 층간 절연막(1050)은 제1 층간 절연막(1050) 및 게이트 절연막(1030)을 관통하여 제2 반도체층(1120)의 일부를 노출하는 복수의 제37 컨택홀(CNT37)을 포함할 수 있다. 제1 데이터 신호선(1310, 1320, 1330)들은 제37 컨택홀(CNT37)을 통해 각각 복수의 제2 반도체층(1120)의 타 측과 접촉할 수 있다. 예를 들어, 제11 데이터 신호선(1310)은 제37-1 컨택홀(CNT37a)을 통해 제21 반도체층(1120a)의 타 측과 접촉할 수 있다. 이와 동일하게, 제12 데이터 신호선(1320) 및 제13 데이터 신호선(1330)은 각각 제37-2 컨택홀(CNT37b) 및 제37-3 컨택홀(CNT37c)을 통해 제22 반도체층(1120b) 및 제23 반도체층(1120c)의 타 측과 접촉할 수 있다.
제1 전압 배선(1350)은 각 화소(PX) 또는 서브 화소에 제1 전원 전압(ELVD)을 전달할 수 있다. 즉, 제1 전압 배선(1350)은 도 4의 제1 전원 라인(ELVDL)일 수 있다. 제1 전압 배선(1350)은 화소(PX)의 중심부를 기준으로 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제1 전압 배선(1350)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 제1 전압 배선(1350)은 제1 반도체층(1110)의 타 측에 접촉하여 각 서브 화소의 구동 트랜지스터(DRT)에 제1 전원 전압(ELVD)을 전달할 수 있다.
제1 층간 절연막(1050)은 제1 반도체층(1110)의 일부를 노출하는 복수의 제35 컨택홀(CNT35)을 포함할 수 있다. 제1 전압 배선(1350)은 복수의 제35 컨택홀(CNT35)을 통해 각각 복수의 제1 반도체층(1110)의 타 측과 접촉할 수 있다. 예를 들어, 제1 전압 배선(1350)은 제35-1 컨택홀(CNT35a)을 통해 제11 반도체층(1110a)의 타 측과 접촉할 수 있다. 이와 동일하게, 제1 전압 배선(1350)은 제35-2 컨택홀(CNT35b) 및 제35-3 컨택홀(CNT35c)을 통해 각각 제12 반도체층(1110b) 및 제13 반도체층(1110c)의 타 측과 접촉할 수 있다.
기준 전압 배선(1360)은 각 화소(PX) 또는 서브 화소에 기준 전압(RV)을 전달할 수 있다. 즉, 기준 전압 배선(1360)은 도 4의 제1 전원 라인(ELVDL)일 수 있다. 기준 전압 배선(1360)은 제1 전압 배선(1350)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 기준 전압 배선(1360)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다. 기준 전압 배선(1360)은 제3 반도체층(1130)의 타 측에 접촉하여 각 서브 화소의 제2 스위칭 트랜지스터(SST)에 기준 전압(RV)을 전달할 수 있다.
제1 층간 절연막(1050)은 제3 반도체층(1130)의 일부를 노출하는 복수의 제36 컨택홀(CNT36)을 포함할 수 있다. 기준 전압 배선(1360)은 복수의 제36 컨택홀(CNT36)을 통해 각각 복수의 제3 반도체층(1130)의 타 측과 접촉할 수 있다. 예를 들어, 기준 전압 배선(1360)은 제36-1 컨택홀(CNT36a)을 통해 제31 반도체층(1130a)의 타 측과 접촉할 수 있다. 이와 동일하게, 기준 전압 배선(1360)은 제46-2 컨택홀(CNT36b) 및 제36-3 컨택홀(CNT35c)을 통해 각각 제32 반도체층(1130b) 및 제33 반도체층(1130c)의 타 측과 접촉할 수 있다.
제2 전압 배선(1370)은 각 화소(PX) 또는 서브 화소에 제2 전원 전압(ELVS)을 전달할 수 있다. 즉, 제2 전압 배선(1370)은 도 4의 제1 전원 라인(ELVSL)일 수 있다. 제2 전압 배선(1370)은 기준 전압 배선(1360)의 제1 방향(DR1)의 일 측, 예컨대 좌측에 배치되고, 제2 방향(DR2)으로 연장될 수 있다. 제2 전압 배선(1370)은 일 화소(PX)의 제2 방향(DR2)으로 이웃하여 위치한 다른 화소(PX)로 연장될 수 있다.
도면에 도시되어 있지 않으나, 발광 소자(EMD)의 일 전극, 예를 들어 발광 소자(EMD)의 캐소드 전극인 공통 전극(CMD)에 제2 전원 전압(ELVS)을 전달할 수 있다. 공통 전극(CMD)은 비표시 영역(NDA)에 위치하는 전원 배선을 통해 제2 전원 라인(ELVSL)과 연결되고, 제2 전원 전압(ELVS)을 전달받을 수 있다.
다만, 표시 장치(1)가 많은 수의 화소(PX)를 포함하여 고 해상도를 가질 경우, 비표시 영역(NDA)에서만 전원 배선과 접촉하여 공통 전극(CME)에 인가되는 제2 전원 전압(ELVS)은 표시 영역(DPA)의 위치에 따라 전압 강하가 발생할 수 있다. 비표시 영역(NDA)으로부터 이격된 화소(PX)에는 비표시 영역(NDA)과 인접한 화소보다 낮은 전위의 제2 전원 전압(ELVS)이 인가됨에 따라 각 화소(PX)의 발광 소자(EMD)에서 방출된 광의 세기가 균일하지 않을 수 있다. 이에 따라 일 실시예에 따른 표시 장치(1)는 적어도 일부 화소(PX)에 위치한 제2 전압 배선(1370) 및 후술하는 제4 전압 배선(1470)이 공통 전극(CME)과 전기적으로 연결될 수 있다. 이에 따라 각 화소(PX)에는 균일한 전위의 제2 전원 전압(ELVS)이 인가될 수 있다.
공통 전극(CME)은 각 화소(PX)에 위치하는 개구 영역(도 5의 LDA)에서 일부 도전층과 접촉하여 제2 전압 배선(1370) 및 제4 전압 배선(1470)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제2 전압 배선(1370)은 제2 방향(DR2)으로 연장된 제1 연장부(SP1) 및 개구 영역(LDA)에 위치하고 더 넓은 폭을 갖는 제1 확장부(EP1)를 포함할 수 있다. 제1 확장부(EP1)에는 제1 데이터 도전층(1300) 상부에 위치하는 화소 정의막(PDL)의 개구홀(HLD, 도 8에 도시)이 위치하고, 공통 전극(CME)은 개구홀(HLD)을 통해 다른 도전층과 접촉할 수 있다. 상기 도전층은 평탄화막(1080)에 위치하는 컨택홀을 통해 제2 전압 배선(1370) 및 제4 전압 배선(1470)과 접촉할 수 있고, 공통 전극(CME)은 제2 전압 배선(1370) 및 제4 전압 배선(1470)과 전기적으로 연결될 수 있다.
한편, 제2 전압 배선(1370)은 제1 층간 절연막(1050)을 관통하여 게이트 패턴부(1260)의 일부를 노출시키는 제55 컨택홀(CNT55) 및 제57 컨택홀(CNT57)을 통해 게이트 패턴부(1260)와 접촉할 수도 있다.
복수의 제1 도전 패턴(1380) 및 제2 도전 패턴(1390)들은 제1 데이터 신호선(1310, 1320, 1330)들 및 제1 전압 배선(1350) 사이에 배치될 수 있다. 제1 도전 패턴(1380) 및 제2 도전 패턴(1390)들은 각각 제1 반도체층(1110), 제2 반도체층(1120) 및 제3 반도체층(1130)의 일 측과 중첩하도록 배치되고, 제1 도전 패턴(1380)은 게이트 도전 패턴(1250)들과 중첩하도록 배치된다. 제1 도전 패턴(1380)들은 제1 층간 절연막(1050)에 형성된 복수의 제31 컨택홀(CNT31) 및 제33 컨택홀(CNT33)을 통해 제1 반도체층(1110) 및 제3 반도체층(1130)의 일 측과 접촉할 수 있다. 제2 도전 패턴(1390)들은 제1 층간 절연막(1050)에 형성된 복수의 제32 컨택홀(CNT32)을 통해 제2 반도체층(1120)의 일 측과 접촉할 수 있다.
제1 도전 패턴(1380) 및 제2 도전 패턴(1390)들은 각 서브 화소의 구동 트랜지스터(DRT) 및 제2 스위칭 트랜지스터(SST)의 소스 전극을, 제2 도전 패턴(1390)들은 각 서브 화소의 제1 스위칭 트랜지스터(SCT)의 소스 전극을 구성할 수 있다. 제1 도전 패턴(1380)들은 복수의 게이트 도전 패턴(1250)들과 중첩하여 각 서브 화소의 스토리지 커패시터(CST)의 타 전극을 구성할 수 있다.
제1 도전 패턴(1380)은 제11 도전 패턴(1380a), 제12 도전 패턴(1380b) 및 제13 도전 패턴(1380c)을 포함하고, 제2 도전 패턴(1390)은 제21 도전 패턴(1390a), 제22 도전 패턴(1390b) 및 제23 도전 패턴(1390c)을 포함할 수 있다.
제11 도전 패턴(1380a)은 제1 층간 절연막(1050)과 게이트 절연막(1030)을 관통하여 제11 반도체층(1110a)의 일 측을 노출하는 제31-1 컨택홀(CNT31a)을 통해 제11 반도체층(1110a)의 일 측과 접촉할 수 있다. 제11 도전 패턴(1380a)은 제1 서브 화소 구동 트랜지스터(DRT)의 소스 전극을 형성할 수 있다. 또한, 제11 도전 패턴(1380a)은 제1 층간 절연막(1050)과 게이트 절연막(1030)을 관통하여 제31 반도체층(1130a)의 일 측을 노출하는 제33-1 컨택홀(CNT33a)을 통해 제31 반도체층(1130a)의 일 측과 접촉할 수 있다. 제11 도전 패턴(1380a)은 제1 서브 화소 제2 스위칭 트랜지스터(SST)와 전기적으로 연결될 수 있다.
제21 도전 패턴(1390a)은 제1 층간 절연막(1050)과 게이트 절연막(1030)을 관통하여 제21 반도체층(1120a)의 일 측을 노출하는 제32-1 컨택홀(CNT32a)을 통해 제21 반도체층(1120a)의 일 측과 접촉할 수 있다. 제21 도전 패턴(1390a)은 제1 서브 화소 제1 스위칭 트랜지스터(SCT)의 소스 전극을 형성할 수 있다.
한편, 복수의 제1 도전 패턴(1380)들은 제1 층간 절연막(1050), 게이트 절연막(1030) 및 버퍼막(1020)을 관통하여 제1 기판(1010) 상에 배치된 도전층을 노출하는 컨택홀을 통해 상기 도전층과 접촉할 수 있다. 제11 도전 패턴(1380a)은 제41 컨택홀(CNT41)을 통해, 제12 도전 패턴(1380b)은 제42 컨택홀(CNT42)을 통해, 및 제13 도전 패턴(1380c)은 제43 컨택홀(CNT43)을 통해 상기 도전층과 접촉할 수 있다.
몇몇 실시예에 따르면, 표시 장치(1)는 제1 기판(1010)과 버퍼막(1020) 사이에 배치된 차광층(BML, 도 8에 도시)을 더 포함할 수 있다. 복수의 제1 도전 패턴(1380)들은 제41 컨택홀(CNT41), 제42 컨택홀(CNT42) 및 제43 컨택홀(CNT43)을 통해 차광층(BML)과 접촉할 수 있다. 이에 대한 설명은 도 8을 참조하여 후술하기로 한다.
한편, 복수의 제2 도전 패턴(1390)들은 제1 층간 절연막(1050)을 관통하여 게이트 도전 패턴(1250)의 일부를 노출하는 컨택홀을 통해 상기 도전층과 접촉할 수 있다. 제21 도전 패턴(1390a)은 제51 컨택홀(CNT51)을 통해, 제22 도전 패턴(1390b)은 제52 컨택홀(CNT52)을 통해, 및 제23 도전 패턴(1390c)은 제53 컨택홀(CNT53)을 통해 게이트 도전 패턴(1250)과 접촉할 수 있다. 제2 도전 패턴(1390)들은 제1 스위칭 트랜지스터(SCT)의 소스 전극을 형성함과 동시에 이를 구동 트랜지스터(DRT)의 게이트 전극 및 스토리지 커패시터(CST)의 일 전극과 연결시킬 수 있다.
이상, 제11 도전 패턴(1380a) 및 제21 도전 패턴(1390a)에 대한 설명은 다른 서브 화소들에 배치된 제12 도전 패턴(1380b), 제13 도전 패턴(1380c), 제22 도전 패턴(1390b) 및 제23 도전 패턴(1390c)에 대한 설명에도 적용될 수 있다.
제1 데이터 도전층(1300)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 데이터 도전층(1300)은 단일막 또는 다층막일 수 있다. 예를 들어, 제1 데이터 도전층(1300)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층구조로 형성될 수 있다.
제1 데이터 도전층(1300) 상에는 제1 보호막(1060, 도 8에 도시)이 배치된다. 이에 대한 설명은 도 8을 참조하여 후술하기로 한다.
표시 장치(1)는 제1 데이터 도전층(1300) 이외에 제2 데이터 도전층(1400)을 더 포함할 수 있다. 제2 데이터 도전층(1400)은 제1 데이터 도전층(1300)과 중첩하도록 배치되고, 이들과 실질적으로 동일한 형상을 가질 수 있다. 제1 데이터 도전층(1300)과 제2 데이터 도전층(1400)은 서로 전기적으로 연결될 수 있다. 전원 또는 데이터 신호 등을 전달하는 배선들을 서로 다른 층, 예를 들어 제1 데이터 도전층(1300)과 제2 데이터 도전층(1400)으로 나누어 배치하여 배선 패드(WPD) 및 배선들이 배치되는 비표시 영역(NDA)의 공간을 최소화할 수 있다.
제2 데이터 도전층(1400)은 제1 데이터 도전층(1300)에 대응하여 복수의 제2 데이터 신호선(1410, 1420, 1430)들, 제3 전원 배선(1450), 제2 기준 전압 배선(1460), 제4 전원 배선(1470) 및 복수의 제3 도전 패턴(1480)들을 포함할 수 있다. 제2 데이터 신호선(1410, 1420, 1430)들은 각각 제1 데이터 신호선(1310, 1320, 1330)들과 중첩하도록 배치될 수 있다. 제3 전원 배선(1450)은 제1 전압 배선(1350)과 중첩하도록 배치되고, 제2 기준 전압 배선(1460)은 제1 기준 전압 배선(1360)과, 제4 전압 배선(1470)은 제2 전압 배선(1370)과 중첩하도록 배치될 수 있다. 특히, 제4 전압 배선(1470)은 일 방향으로 연장된 제2 연장부(SP2)와 부분적으로 넓은 폭을 갖는 제2 확장부(EP2)를 포함할 수 있다. 이들의 배치관계 및 형상은 제1 데이터 도전층(1300)에 대하여 상술한 바와 실질적으로 동일한 바, 자세한 설명은 생략하기로 한다.
복수의 제2 데이터 신호선(1410, 1420, 1430)들은 제1 보호막(1060)을 관통하여 제1 데이터 신호선(1310, 1320, 1330)들의 일부를 노출하는 컨택홀을 통해 제1 데이터 신호선(1310, 1320, 1330)들과 접촉할 수 있다. 제21 데이터 신호선(1410)은 제21 컨택홀(CNT21)을 통해 제11 데이터 신호선(1310)과 접촉할 수 있다. 제22 데이터 신호선(1420)은 제22 컨택홀(CNT22)을 통해 제12 데이터 신호선(1320)과 접촉하고, 제23 데이터 신호선(1430)은 제23 컨택홀(CNT23)을 통해 제13 데이터 신호선(1330)과 접촉할수 있다.
제3 전압 배선(1450)은 제1 전압 배선(1350)의 일부를 노출하는 제25 컨택홀(CNT25)을 통해 제1 전압 배선(1350)과 접촉할 수 있다. 제2 기준 전압 배선(1460)은 제26 컨택홀(CNT26)을 통해 제1 기준 전압 배선(1360)과 접촉하고, 제4 전압 배선(1470)은 제27 컨택홀(CNT27)을 통해 제2 전압 배선(1370)과 접촉할 수 있다.
복수의 제3 도전 패턴(1480)들은 제1 보호막(1060)을 관통하여 제1 도전 패턴(1380)들의 일부를 노출하는 제28 컨택홀(CNT28)을 통해 제1 도전 패턴(1380)들과 접촉할 수 있다. 제31 도전 패턴(1480a)은 제28-1 컨택홀(CNT28a)을 통해 제11 도전 패턴(1380a)과 접촉할 수 있다. 제32 도전 패턴(1480b)은 제28-2 컨택홀(CNT28b)을 통해 제12 도전 패턴(1380b)과 접촉하고, 제33 도전 패턴(1480c)은 제28-3 컨택홀(CNT28c)을 통해 제13 도전 패턴(1380c)과 접촉할 수 있다.
제2 데이터 도전층(1400)은 제1 데이터 도전층(1300)과 실질적으로 동일한 재료를 포함할 수 있다. 이에 대한 설명은 생략하기로 한다.
제2 데이터 도전층(1400) 상에는 제2 보호막(1070, 도 8에 도시) 및 평탄화막(1080, 도 8에 도시)이 배치된다. 이에 대한 설명은 도 8을 참조하여 후술하기로 한다.
평탄화막(1080) 상에는 화소 전극층이 배치된다. 화소 전극층은 각 서브 화소의 발광 소자(EMD)의 애노드 전극인 화소 전극(PXE)과, 개구 영역(LDA)에 위치하는 전극 패턴(PXP)을 포함할 수 있다. 개구 영역(LDA)은 각 화소(PX) 내에서 전극 패턴(PXP)이 배치된 영역일 수 있다.
복수의 화소 전극(PXE)들은 제1 화소 전극(PXE1), 제2 화소 전극(PXE2) 및 제3 화소 전극(PXE3)을 포함할 수 있다. 제1 화소 전극(PXE1)은 제1 서브 화소 발광 소자(EMD)의 애노드 전극이고, 제2 화소 전극(PXE2)은 제2 서브 화소 발광 소자(EMD)의 애노드 전극, 및 제3 화소 전극(PXE3)은 제3 서브 화소 발광 소자(EMD)의 애노드 전극일 수 있다.
제1 화소 전극(PXE1)은 화소(PX)의 중심부를 기준으로 우측에 인접하여 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 데이터 도전층(1300) 및 제2 데이터 도전층(1400)의 데이터 신호선(1310, 1320, 1330, 1410, 1420, 1430)들과 중첩하는 위치에 배치될 수 있다. 제1 화소 전극(PXE1)은 평탄화층(1080)을 관통하여 제31 도전 패턴(1480a)을 노출하는 제11 컨택홀(CNT11)을 통해 제31 도전 패턴(1480a)과 접촉할 수 있다. 제1 화소 전극(PXE1)은 제31 도전 패턴(1480a)을 통해 제1 서브 화소의 구동 트랜지스터(DRT)의 소스 전극과 전기적으로 연결될 수 있다.
제2 화소 전극(PXE2)은 화소(PX)의 중심부와 인접하여 배치될 수 있다. 제2 화소 전극(PXE2)은 제1 데이터 도전층(1300) 및 제2 데이터 도전층(1400)의 도전 패턴(1380, 1480)들과 중첩하는 위치에 배치될 수 있다. 제2 화소 전극(PXE2)은 제12 컨택홀(CNT12)을 통해 제32 도전 패턴(1480b)과 접촉할 수 있다. 제2 화소 전극(PXE2)은 제32 도전 패턴(1480b)을 통해 제2 서브 화소의 구동 트랜지스터(DRT)의 소스 전극과 전기적으로 연결될 수 있다.
제3 화소 전극(PXE3)은 화소(PX)의 중심부를 기준으로 좌측에 배치될 수 있다. 제3 화소 전극(PXE3)은 제1 데이터 도전층(1300) 및 제2 데이터 도전층(1400)의 제1 전압 배선(1350), 제3 전압 배선(1450) 및 기준 전압 배선(1360, 1460)들과 중첩하는 위치에 배치될 수 있다. 제3 화소 전극(PXE3)은 제13 컨택홀(CNT13)을 통해 제33 도전 패턴(1480c)과 접촉할 수 있다. 제3 화소 전극(PXE3)은 제33 도전 패턴(1480c)을 통해 제3 서브 화소의 구동 트랜지스터(DRT)의 소스 전극과 전기적으로 연결될 수 있다.
표시 장치(1)는 화소 전극층에 배치된 전극 패턴(PXP)을 포함할 수 있다. 일 실시예에 따르면, 화소 전극(PXE)과 동일한 층에 배치되는 전극 패턴(PXP)은 제2 전원 전압(ELVS)이 인가되는 제2 전압 배선(1370) 및 제4 전압 배선(1470)과 중첩하도록 배치될 수 있다. 즉, 전극 패턴(PXP)은 각 화소(PX)의 개구 영역(LDA)에 배치되고, 적어도 일부 영역이 제2 전압 배선(1370)의 제1 확장부(EP1) 및 제4 전압 배선(1470)의 제2 확장부(EP2)와 두께 방향으로 중첩할 수 있다. 전극 패턴(PXP)은 제3 확장부(EP3) 및 돌출부(PP)를 포함하고, 후술할 바와 같이 제3 확장부(EP3)는 공통 전극(CME)과 접촉하고, 돌출부(PP)는 하부에 위치한 데이터 도전층(1300, 1400)과 접촉할 수 있다. 보다 자세한 설명은 다른 도면을 참조하여 후술하기로 한다.
화소 전극층 및 평탄화막(1080) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 복수의 개구부(OPH)를 포함하고, 몇몇 화소(PX)의 화소 정의막(PDL)은 개구홀(HLD)을 더 포함할 수 있다. 도면에서는 개구부(OPH)와 개구홀(HLD)이 위치한 영역을 도시하고 있다. 화소 정의막(PDL)에 대한 설명은 도 2를 참조하여 상술한 바와 동일하다.
개구부(OPH)는 화소 전극(PXE)의 일부를 노출시킬 수 있다. 개구부(OPH)는 제1 개구부(OPH1), 제2 개구부(OPH2) 및 제3 개구부(OPH3)를 포함할 수 있고, 복수의 개구부(OPH)들은 각 화소 전극(PXE)의 일부를 노출시킬 수 있다. 제1 개구부(OPH1)는 제1 화소 전극(PXE1) 상에 위치하여 제1 화소 전극(PXE1) 일부를 노출시킬 수 있다. 제2 개구부(OPH2)는 제2 화소 전극(PXE2) 상에 위치하여 제2 화소 전극(PXE2) 일부를 노출시키고, 제3 개구부(OPH3)는 제3 화소 전극(PXE3) 상에 위치하여 제3 화소 전극(PXE3) 일부를 노출시킬 수 있다. 상술한 바와 같이, 화소 정의막(PDL)과 화소 전극(PXE) 상에는 발광층(EML)과 공통 전극(CME)이 화소(PX) 전면적으로 배치될 수 있다. 발광층(EML)은 개구부(OPH)에 의해 노출된 화소 전극(PXE)들과 접촉할 수 있고, 화소 전극(PXE)과 그 위에 배치된 공통 전극(CME)으로부터 전기 신호를 전달 받아 광을 방출할 수 있다.
다만, 발광층(EML)은 개구 영역(LDA)의 개구홀(HLD) 상에는 배치되지 않을 수 있다. 개구홀(HLD)은 전극 패턴(PXP)과 중첩하는 위치에 배치되고, 화소 정의막(PDL)을 관통하여 전극 패턴(PXP) 일부를 노출시킬 수 있다. 표시 장치(1)의 제조 공정 중, 개구홀(HLD)이 발광층(EML)을 화소(PX) 전면에 배치시킨 후에 형성됨으로써 개구홀(HLD)을 통해 노출된 전극 패턴(PXP) 상에는 발광층(EML)이 배치되지 않을 수 있다. 이에 따라, 발광층(EML) 상에서 화소(PX) 전면에 배치되는 공통 전극(CME)은 개구홀(HLD)을 통해 전극 패턴(PXP)과 접촉할 수 있다.
한편, 화소 전극층이 제2 데이터 도전층(1400)과 접촉하는 컨택홀, 예를 들어 전극 패턴(PXP)과 제4 전압 배선(1470)이 접촉하는 제15 컨택홀(CNT15)과 각 화소 전극(PXE)들이 제3 도전 패턴(1480)들과 접촉하는 제11 내지 제13 컨택홀(CNT11, CNT12, CNT13)에는 전극 패드(1500)들이 배치될 수 있다. 전극 패드(1500)들은 화소 전극층과 제2 데이터 도전층(1400)이 접촉하는 영역에서 이들 사이의 접촉 저항을 낮추기 위해 배치될 수 있다. 다만, 이에 제한되지 않으며, 전극 패드(1500)들은 생략될 수도 있다.
이하에서는 다른 도면을 참조하여 표시 장치(1)의 일 화소(PX)의 일부 단면에 대하여 상세히 설명하기로 한다.
도 8은 도 5의 Ⅸa-Ⅸa'선 및 Ⅸb-Ⅸb'선을 따라 자른 단면도이다.
도 8은 표시 장치(1)의 일 화소 중, 제1 서브 화소의 트랜지스터(DRT), 스토리지 커패시터(CST) 및 제1 화소 전극(PXE1)을 포함하는 일부 단면만을 도시하고 있다. 도 8에서는 회로층(CCL)의 적층 구조에 더하여 화소 정의막(PDL), 발광층(EML) 및 공통 전극(CME)까지 도시하였다. 도 8을 참조하여 후술되는 설명은 다른 서브 화소의 경우에도 동일하게 적용될 수 있다.
한편, 도 8에 도시된 구동 트랜지스터(DRT)는 제1 활성층(350), 제1 게이트 전극(310), 제1 소스 전극(330), 제1 드레인 전극(340) 및 차광층(BML)을 포함할 수 있다. 구동 트랜지스터(DRT)의 제1 활성층(350), 제1 게이트 전극(310), 제1 소스 전극(330) 및 제1 드레인 전극(340)은 각각 제1 반도체층(1110), 게이트 도전 패턴(1250), 제1 도전 패턴(1380) 및 제1 전압 배선(1350)의 일부일 수 있다. 즉, 도 8에서는 반도체층과 복수의 도전층들 중 일부 부재가 하나의 구동 트랜지스터(DRT)를 구성하는 것을 도시하고 있으며, 설명의 편의를 위해 새로운 도면 부호가 부여된 것으로 이해될 수 있다.
구체적으로 설명하면, 제1 기판(1010)은 절연 기판일 수 있다. 제1 기판(1010)은 투명한 물질을 포함할 수 있다. 이에 대한 설명은 상술한 바와 동일하다.
버퍼막(1020)은 제1 기판(1010) 상에 배치된다. 버퍼막(1020)은 제1 기판(1010)을 통해 침투하는 수분으로부터 화소(PX)의 구동 트랜지스터(DRT) 및 제1 및 제2 스위칭 트랜지스터(SCT, SST)를 보호할 수 있다. 버퍼막(1020)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼막(1020)은 실리콘 산화층(SiOx), 실리콘 질화층(SiNx), 실리콘 산질화물(SiON) 중 하나 이상의 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
몇몇 실시예에 따르면, 표시 장치(1)의 제1 기판(1010)과 버퍼막(1020) 사이에는 차광층(BML)이 더 배치될 수 있다. 차광층(BML)은 구동 트랜지스터(DRT)의 제1 활성층(350)과 중첩하도록 배치될 수 있다. 차광층(BML)은 제1 기판(1010)으로부터 광이 구동 트랜지스터(DRT)의 제1 활성층(350)에 입사되는 것을 차단하고, 이를 통해 제1 활성층(350)에 흐르는 누설 전류를 방지할 수 있다. 차광층(BML)의 폭은 구동 트랜지스터(DRT)의 제1 활성층(350)의 폭보다 길 수 있다. 차광층(BML)은 제1 활성층(350)의 채널 영역을 커버하도록 배치될 수 있다. 다만, 이에 제한되지 않는다.
한편, 도면에 도시된 바와 같이, 차광층(BML)은 차광층(BML)을 일부 노출시키는 제41 컨택홀(CNT41)을 통해 제1 소스 전극(330)과 접촉할 수 있다. 이를 통해 차광층(BML)은 구동 트랜지스터(DRT)의 전압이 변하는 것을 억제하는 역할을 할 수 있다. 또한, 차광층(BML)은 게이트 도전 패턴(1250)과 중첩하도록 배치될 수 있다. 이에 따라 차광층(BML)과 게이트 도전 패턴(1250)은 그 사이에서 스토리지 커패시터를 형성할 수 있다. 차광층(BML)은 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있지만, 이에 제한되지 않는다.
제1 활성층(350), 또는 제1 반도체층(1110)은 버퍼막(1020) 상에 배치된다. 도면에서는 구동 트랜지스터(DRT)의 제1 활성층(350)만을 도시하였으나, 다른 트랜지스터로 제1 스위칭 트랜지스터(SCT) 및 제2 스위칭 트랜지스터(SST)의 활성층들도 버퍼막(1020) 상에 배치될 수 있다. 제1 활성층(350)은 제1 도체화 영역(350a), 제2 도체화 영역(350b) 및 채널 영역(350c)을 포함할 수 있다. 제1 도체화 영역(350a)에는 제1 소스 전극(330)이 접촉하고, 제2 도체화 영역(350b)에는 제1 드레인 전극(340)이 접촉할 수 있다.
제1 활성층(350)은 상술한 바와 같이 산화물 반도체를 포함할 수 있다. 다만, 이에 제한되지 않으며, 몇몇 실시예에서 버퍼막(1020) 상에 배치되는 반도체층 중 일부는 다결정 실리콘(polysilicon)을 포함할 수도 있다.
제1 활성층(350) 상에는 게이트 절연막(1030)이 배치된다. 제1 게이트 절연막(1030)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 한편, 도면에서는 게이트 절연막(1030)이 제1 활성층(350)을 포함하여 버퍼막(1020) 상에 전면적으로 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 게이트 절연막(1030)은 제1 활성층(350) 상에만 형성될 수도 있다.
게이트 절연막(1030) 상에는 구동 트랜지스터(DRT)의 제1 게이트 전극(310)과 스토리지 커패시터(CST)의 일 전극이 배치될 수 있다. 제1 게이트 전극(310)과 스토리지 커패시터(CST)의 일 전극은 도 5 내지 도 7을 참조하여 상술한 게이트 도전 패턴(1250)일 수 있다. 게이트 도전 패턴(1250)은 차광층(BML)과 후술하는 제1 도전 패턴(1380)과 두께 방향으로 중첩할 수 있다. 게이트 도전 패턴(1250)은 스토리지 커패시터(CST)의 일 전극이고, 차광층(BML) 및 제1 도전 패턴(1380)은 스토리지 커패시터(CST)의 타 전극일 수 있으며, 스토리지 커패시터(CST)는 더 많은 용량을 가질 수 있다.
제1 게이트 전극(310)은 게이트 절연막(1030)을 사이에 두고 제1 활성층(350)과 중첩할 수 있다. 구체적으로 제1 게이트 전극(310)은 제1 활성층(350)의 채널 영역(350c)과 중첩할 수 있다.
층간 절연막(1050)은 제1 게이트 전극(310)과 스토리지 커패시터(CST)의 일 전극 상에 배치된다. 층간 절연막(1050)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
층간 절연막(1050)에는 제31 컨택홀(CNT31) 및 제35 컨택홀(CNT35)이 형성될 수 있다. 제31 컨택홀(CNT3a)은 제1 활성층(350)의 제1 도체화 영역(350a)을 노출하고, 제35 컨택홀(CNT35)은 제1 활성층(350)의 제2 도체화 영역(350b)을 노출하도록 형성될 수 있다. 또한, 도면에 도시하지 않았으나, 층간 절연막(1050)에는 차광층(BML)의 일부를 노출하는 컨택홀(예를 들어 제41 컨택홀(CNT41))이 형성될 수 있다. 이외에도 상술한 바와 같이 층간 절연막(1050)에는 더 많은 수의 컨택홀들이 형성될 수 있다.
제1 데이터 도전층(1300)은 층간 절연막(1050) 상에 배치된다. 제1 데이터 도전층(1300)의 제1 도전 패턴(1380)은 제31 컨택홀(CNT31)을 통해 제1 활성층(350)의 제1 도체화 영역(350a)에 접촉할 수 있다. 제1 도전 패턴(1380)은 구동 트랜지스터(DRT)의 제1 소스 전극(330)을 구성할 수 있다. 또한, 제1 도전 패턴(1380)은 게이트 도전 패턴(1250)과 중첩할 수 있고, 스토리지 커패시터(CST)의 타 전극을 구성할 수 있다. 제1 데이터 도전층(1300)의 제1 전압 배선(1350)은 제35 컨택홀(CNT35)을 통해 제1 활성층(350)의 제2 도체화 영역(350b)에 접촉할 수 있다. 제1 전압 배선(1350)은 구동 트랜지스터(DRT)의 제1 드레인 전극(340)을 구성할 수 있다.
제1 보호막(1060)은 제1 데이터 도전층(1300) 상에 배치된다. 제1 보호막(1060)은 제1 데이터 도전층(1300), 또는 구동 트랜지스터(DRT)의 제1 소스 전극(330) 및 제1 드레인 전극(340) 상에 배치된다. 제1 보호막(10600)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다. 제1 보호막(1060)에는 제1 보호막(1060)을 관통하여 제1 전압 배선(1350) 일부를 노출시키는 제25 컨택홀(CNT25)이 형성될 수 있다. 또한, 도면에는 도시되지 않았으나, 제1 보호막(1060)에는 제1 도전 패턴(1380) 일부를 노출시키는 제28 컨택홀(CNT28)이 형성될 수 있다.
제2 데이터 도전층(1400)은 제1 보호막(1060) 상에 배치된다. 제2 데이터 도전층(1400)의 제3 전압 배선(1450)은 제25 컨택홀(CNT25)을 통해 제1 전압 배선(1350)에 접촉할 수 있다. 도면에 도시하지 않았으나 제3 도전 패턴(1480)은 제28 컨택홀(CNT28)을 통해 제1 도전 패턴(1380)에 접촉할 수 있다.
제2 보호막(1070)은 제2 데이터 도전층(1400) 상에 배치된다. 제2 보호막(1070)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들이 적층된 구조로 형성될 수 있다.
평탄화막(1080)은 제2 보호막(1070) 상에 배치된다. 평탄화막(1080)은 구동 트랜지스터(DRT)와 제1 스위칭 트랜지스터(SCT)와 같은 박막 트랜지스터로 인한 단차를 평탄하게 할 수 있다.
평탄화막(1080) 상에는 화소 전극층의 화소 전극(PXE)과 전극 패턴(PXP)을 포함할 수 있다. 도 8에서는 제1 화소 전극(PXE1) 일부와 제3 화소 전극(PXE3) 일부가 배치된 것이 도시되어 있다. 제1 화소 전극(PXE1)은 제11 컨택홀(CNT11)을 통해 제3 도전 패턴(1480)에 접촉할 수 있다.
한편, 표시 장치(1)는 전극 패드(1500)들을 더 포함하고, 제2 보호막(1070)에는 제2 데이터 도전층(1400) 일부를 노출하는 전극 컨택홀(CNTI)이 형성될 수 있다. 전극 컨택홀(CNTI)은 각 화소 전극(PXE)이 제2 데이터 도전층(1400)과 접촉하는 영역에 형성되고, 제2 보호막(1070)과 전극 컨택홀(CNTI)을 통해 노출된 제2 데이터 도전층(1400) 상에는 전극 패드(1500)가 배치될 수 있다. 도 8에 도시된 바와 같이, 제2 보호막(1070)에는 제3 도전 패턴(1480) 일부를 노출하는 제1 전극 컨택홀(CNTI1)이 형성되고, 제2 보호막(1070) 및 제3 도전 패턴(1480) 상에는 제1 전극 패드(1510)가 배치될 수 있다. 제1 화소 전극(PXE1)은 제1 전극 패드(1510)를 통해 제3 도전 패턴(1480)과 접촉할 수 있다. 이에 따라 제1 화소 전극(PXE1)과 제3 도전 패턴(1480) 사이의 접촉 저항을 낮출 수 있다.
화소 정의막(PDL)은 평탄화막(1080) 상에 배치된다. 도 8에서는 화소 정의막(PDL)에 형성된 제3 개구부(OPH3)의 일부를 도시하고 있다. 화소 정의막(PDL) 상에 배치되는 발광층(EML)은 제3 개구부(OPH3)를 통해 노출된 제3 화소 전극(PXE3)과 접촉할 수 있다. 발광층(EML) 상에는 공통 전극(CME)이 배치된다. 이들에 대한 설명은 상술한 바와 동일하다.
도 9는 도 5의 개구 영역을 확대한 확대도이다. 도 10은 도 9의 Ⅹ-Ⅹ'선을 따라 자른 단면도이다.
도 9 및 도 10은 도 5의 일 화소(PX)의 개구 영역(LDA)의 평면과 이의 단면을 도시하고 있다. 도 10은 도 9의 X-X'선을 따라 자른 단면으로, 전극 패턴(PXP)을 가로지르는 단면이다.
도 9 및 도 10을 참조하면, 화소(PX)의 개구 영역(LDA)에는 전극 패턴(PXP)이 배치될 수 있다. 전극 패턴(PXP)은 그 하부에 배치된 게이트 도전층(1200), 제1 데이터 도전층(1300) 및 제2 데이터 도전층(1400)과 접촉할 수 있다. 개구 영역(LDA)에는 게이트 패턴부(1260), 제2 전압 배선(1370) 및 제4 전압 배선(1470)이 배치된다. 또한, 제4 전압 배선(1470)과 전극 패턴(PXP)이 중첩된 영역에는 제2 전극 패드(1550)가 더 배치될 수 있으나, 이는 생략될 수 있다. 또한, 도면에는 도시되지 않았으나, 전극 패턴(PXP) 상에는 개구홀(HLD)을 제외한 영역에 화소 정의막(PDL)이 배치되고, 그 상부에는 공통 전극(CME)이 배치된다. 개구 영역(LDA)에는 화소 정의막(PDL) 상에 발광층(EML)이 배치되지 않고 공통 전극(CME)이 직접 배치될 수 있다. 표시 장치(1)의 적어도 일부 화소(PX)는 개구 영역(LDA)에 개구홀(HLD)이 형성되고, 개구홀(HLD)을 포함하는 화소(PX)는 공통 전극(CME)이 전극 패턴(PXP)에 접촉할 수 있다.
제2 전압 배선(1370) 및 제4 전압 배선(1470)과 전극 패턴(PXP)은 각각 확장부(EP)를 포함할 수 있다. 제2 전압 배선(1370)은 제1 연장부(SP1) 및 제1 연장부(SP1)보다 넓은 폭을 갖는 제1 확장부(EP1)를 포함하고, 제4 전압 배선(1470)은 제2 연장부(SP2)와 제2 확장부(EP2)를 포함할 수 있다. 제1 확장부(EP1)와 제2 확장부(EP2)를 두께방향으로 중첩하도록 배치될 수 있다. 제1 연장부(SP1)와 제2 연장부(SP2)는 제27 컨택홀(CNT27)을 통해 상호 접촉할 수 있다. 게이트 패턴부(1260)의 경우에도 동일하게 확장부와 연장부를 포함할 수 있으며, 제2 전압 배선(1370)은 제57 컨택홀(CNT57)을 통해 게이트 패턴부(1260)와 접촉할 수 있다. 게이트 패턴부(1260), 제2 전압 배선(1370) 및 제4 전압 배선(1470)은 서로 전기적으로 연결되므로, 제2 전압 배선(1370)과 제4 전압 배선(1470)에 제2 전원 전압(ELVS)이 인가되면 이들은 모두 동일한 전위를 가질 수 있다.
전극 패턴(PXP)은 제3 확장부(EP3)를 포함할 수 있다. 제3 확장부(EP3)는 제1 확장부(EP1) 및 제2 확장부(EP2)와 중첩하도록 배치될 수 있다. 전극 패턴(PXP)의 제3 확장부(EP3) 상에는 화소 정의막(PDL)에 형성된 개구홀(HLD)이 형성될 수 있다.
전극 패턴(PXP)의 제3 확장부(EP3)가 갖는 폭은 개구홀(HLD)의 폭보다 클 수 있다. 전극 패턴(PXP)의 일부 영역은 화소 정의막(PDL) 하부에 배치되고, 일부 영역만이 개구홀(HLD)을 통해 노출될 수 있다. 공통 전극(CME)은 개구홀(HLD)을 통해 전극 패턴(PXP)의 노출된 일부 영역에만 접촉할 수 있다. 전극 패턴(PXP)은 제3 확장부(EP3)와 중첩하여 위치하는 제15 컨택홀(CNT15), 및/또는 제2 전극 컨택홀(CNTI5)을 통해 제4 전압 배선(1470) 또는 제2 전극 패드(1550)와 접촉할 수 있다. 이를 통해 공통 전극(CME)은 개구홀(HLD)을 통해 화소(PX) 내에서 제4 전압 배선(1470)과 동일한 전위를 갖는 전극 패턴(PXP)과 접촉하여 전압 강하를 억제할 수 있다.
또한, 일 실시예에 따르면, 표시 장치(1)는 서로 다른 폭을 갖는 컨택홀들을 포함할 수 있다. 예를 들어, 제1 화소 전극(PXE1)이 제31 도전 패턴(1480a)과 접촉하는 제11 컨택홀(CNT11)은 전극 패턴(PXP)과 제4 전압 배선(1470)이 접촉하는 제15 컨택홀(CNT15)과 다른 폭을 가질 수 있다. 또한, 제3 도전 패턴(1480)이 제1 도전 패턴(1380)과 접촉하는 제28 컨택홀(CNT28)은 제11 컨택홀(CNT11) 및 제15 컨택홀(CNT15)과 다른 폭을 가질 수 있다. 이들은 각각 서로 다른 부재들, 예를 들어 제1 화소 전극(PXE1), 전극 패턴(PXP), 제3 도전 패턴(1480), 제4 전압 배선(1470) 및 제1 도전 패턴(1380)들이 상호 연결되도록 형성되는 컨택홀이므로, 이들이 배치된 위치나 적층 순서에 따라 서로 다른 폭을 가질 수 있다. 다만, 이에 제한되지 않는다.
한편, 일 실시예에 따르면 표시 장치(1)는 일부 화소(PX)에만 개구홀(HLD)이 형성되고, 이와 인접한 다른 화소(PX)에는 개구홀(HLD)이 형성되지 않을 수 있다. 각 화소(PX)마다 개구 영역(LDA)에는 전극 패턴(PXP)이 배치되나, 복수의 화소(PX)들 중 몇몇 화소(PX)만이 개구홀(HLD)을 포함하여 공통 전극(CME)이 전극 패턴(PXP)과 접촉하고, 다른 화소(PX)들은 개구홀(HLD)이 형성되지 않을 수 있다. 표시 장치(1)는 표시 영역(DPA)의 최외곽에 배치된 화소(PX)들 중 일부는 개구홀(HLD)이 형성되지 않고, 비표시 영역(NDA)에 배치된 제2 전원 라인(ELVDS)와 공통 전극(CME)이 전기적으로 연결될 수 있다.
도 11은 일 실시예에 따른 표시 장치의 화소 배치를 나타내는 평면도이다.
도 11을 참조하면, 일 실시예에 따른 표시 장치(1)는 복수의 화소(PX)들 중 개구홀(HLD)을 포함하는 제1 타입 화소(PXT1) 및 개구홀(HLD)을 포함하지 않는 제2 타입 화소(PXT2)와 제3 타입 화소(PXT3)를 포함할 수 있다. 제2 타입 화소(PXT2)와 제3 타입 화소(PXT3)는 개구홀(HLD)이 형성되지 않고, 화소(PX) 내에서 공통 전극(CME)이 전극 패턴(PXP)과 접촉하지 않는다. 다만, 제3 타입 화소(PXT3)는 개구홀(HLD)이 형성되지 않고 공통 전극(CME)이 비표시 영역(NDA)의 제2 전원 라인(ELVSL)과 접촉하거나 전기적으로 연결될 수 있다.
상술한 바와 같이, 표시 장치(1)의 표시 영역(DPA)에는 복수의 화소(PX)들이 배치되고, 비표시 영역(NDA)에는 배선 패드(WPD)들, 스캔 구동부(SDR) 등이 배치될 수 있다. 도 11에서는 표시 영역(DPA)의 일 측, 예컨대 좌측에 위치한 비표시 영역(NDA)에 스캔 구동부(SDR)가 배치되고, 상측에 위치한 비표시 영역(NDA)에 제2 전원 패드(WPD_ELVS)가 배치된 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 스캔 구동부(SDR)와 제2 전원 패드(WPD_ELVS)가 배치되는 위치는 다양하게 변형될 수 있다. 또한, 도면에 도시된 바와 같이, 제2 전원 패드(WPD_ELVS)는 하나의 패드가 표시 영역(DPA) 전면을 커버하도록 배치될 수 있으나, 이에 제한되지 않고 복수의 제2 전원 패드(WPD_ELVS)들이 배치되어 각각 표시 영역(DPA)의 일부 영역을 커버하도록 배치될 수도 있다.
제2 전원 라인(ELVSL)은 일 측이 제2 전원 패드(WPD_ELVS)와 연결되고, 타 측은 일 방향으로 연장되어 표시 영역(DPA) 및 비표시 영역(NDA)에 배치될 수 있다. 제2 전원 라인(ELVSL)은 제21 전원 라인(ELVSL1), 제22 전원 라인(ELVSL2) 및 제23 전원 라인(ELVSL3)을 포함하고, 이들은 일 방향으로 연장될 수 있다. 제21 전원 라인(ELVSL1)은 표시 영역(DPA)의 일 측, 예를 들어 도면 상 좌측에 위치하는 비표시 영역(NDA)에서 일 방향으로 연장되고, 복수의 제22 전원 라인(ELVSL2)들은 표시 영역(DPA) 내에서 복수의 화소(PX)들에 걸쳐 일 방향으로 연장될 수 있다. 제23 전원 라인(ELVSL3)은 표시 영역(DPA)의 타 측, 예를 들어 도면 상 우측에 위치하는 비표시 영역(NDA)에서 일 방향으로 연장될 수 있다. 복수의 제2 전원 라인(ELVSL)들은 각각 동일한 제2 전원 전압(ELVS)을 인가 받을 수 있다.
상술한 바와 같이 각 화소(PX)들은 전극 패턴(PXP)을 포함하고, 전극 패턴(PXP)은 제2 전압 배선(1370) 및/또는 제4 전압 배선(1470)과 접촉하여 제22 전원 라인(ELVSL2)과 동일한 전위를 가질 수 있다. 다만, 표시 장치(1)는 복수의 화소(PX)들 중, 제1 타입 화소(PXT1)만 개구홀(HLD)이 형성되어 전극 패턴(PXP)과 공통 전극(CME)이 접촉할 수 있다. 즉, 도 9 및 도 10을 참조하여 상술한 화소(PX)는 도 11의 제1 타입 화소(PXT1)일 수 있다. 제1 타입 화소(PXT1)는 제1 개구 영역(LDA1)의 일부를 레이저로 조사하여 개구홀(HLD)을 형성하는 공정이 수행되는 화소(PX)일 수 있다.
일 실시예에 따른 표시 장치(1)는 개구홀(HLD)이 형성되지 않는 제2 타입 화소(PXT2) 및 제3 타입 화소(PXT3)를 더 포함하며, 이 중에서 제3 타입 화소(PXT3)는 표시 영역(DPA)의 외곽부에 배치되어 비표시 영역(NDA)의 제2 전원 라인(ELVSL)과 공통 전극(CME)이 전기적으로 연결될 수 있다. 제3 타입 화소(PXT3)는 제1 타입 화소(PXT1)와 달리 개구홀(HLD)이 형성되지 않더라도, 공통 전극(CME)이 비표시 영역(NDA)에서 제2 전원 라인(ELVSL)과 동일한 전위를 갖는 서브 전극 패턴(PXET, 도 14에 도시)과 접촉할 수 있다. 즉, 표시 영역(DPA)은 공통 전극(CME)이 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3)를 포함할 수 있다.
복수의 화소(PX)들은 표시 영역(DPA) 내에서 복수의 화소행(PXC)과 복수의 화소열(PXL)을 이루어 배열될 수 있다. 예시적으로 복수의 화소(PX)들은 복수의 화소행(PXC)으로 제1 화소행(PXC1), 제2 화소행(PXC2), 제3 화소행(PXC3) 및 제4 화소행(PXC4)을 포함하고, 복수의 화소열(PXL)로 제1 화소열(PXL1), 제2 화소열(PXL2), 제3 화소열(PXL3) 및 제4 화소열(PXL4)을 포함할 수 있다.
일 실시예에 따르면 서로 다른 타입의 화소들 중, 제1 타입 화소(PXT1) 및 제3 타입 화소(PXT3)들은 각각 서로 이격되어 배치되고, 이들 사이에는 제2 타입 화소(PXT2)가 배치될 수 있다.
제1 타입 화소(PXT1)는 제1 화소행(PXC1)과 제4 화소행(PXC4)에서, 제4 화소열(PXL4) 및 그 이상의 화소열(PXL)에 배치되고, 이들은 서로 각각 이격되어 배치될 수 있다. 제3 타입 화소(PXT3)는 제1 화소열(PXL1)에서 제1 화소행(PXC1), 제4 화소행(PXC4) 및 그 이상의 화소행(PXC)에 배치될 수 있다. 임의의 제1 타입 화소(PXT1)와 다른 제1 타입 화소(PXT1)는 서로 이격되어 배치되고, 이들 사이에는 제2 타입 화소(PXT2)가 배치된다. 제3 타입 화소(PXT3)와 다른 제3 타입 화소(PXT3)도 서로 이격되어 배치되고, 이들 사이에는 제2 타입 화소(PXT2)가 배치된다. 또한, 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3)도 서로 이격되어 이들 사이에 제2 타입 화소(PXT2)들이 배치될 수 있다.
도면에서는 제1 타입 화소(PXT1)와 제1 타입 화소(PXT1) 사이, 제3 타입 화소(PXT3)와 제3 타입 화소(PXT3) 사이, 및 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 사이에 배치된 제2 타입 화소(PXT2)의 수가 2개인 것이 도시되어 있다. 다만, 이에 제한되지 않고, 이들 사이에 배치되는 제2 타입 화소(PXT2)의 수는 더 많을 수도 있다. 즉, 제1 타입 화소(PXT1)들, 제3 타입 화소(PXT3)들, 및 이들 사이의 간격은 다양하게 변형될 수 있다. 나아가, 몇몇 실시예에서 표시 영역(PDA)내에서 제1 타입 화소(PXT1)들, 제3 타입 화소(PXT3)들, 및 이들 사이의 간격이 서로 다른 영역을 포함할 수도 있다. 이에 대한 설명은 다른 실시예가 참조된다.
표시 장치(1)의 제조 공정 중 개구홀(HLD)은 화소 정의막(PDL) 상에 발광층(EML)을 형성한 뒤, 개구 영역(LDA) 중 일부를 레이저로 식각하는 공정으로 형성될 수 있다. 다만, 레이저 조사 장치의 수명을 고려할 때, 표시 영역(DPA)의 각 화소(PX)마다 개구홀(HLD)을 형성하지 않고 일부 화소(예를 들어, 제1 타입 화소(PXT1))에만 개구홀(HLD)을 형성할 수 있다. 일 실시예에 따른 표시 영역(DPA)의 최외곽에 배치된 화소들, 예를 들어 제3 타입 화소(PXT3)는 개구홀(HLD)을 형성하지 않고 비표시 영역(NDA)에서 공통 전극(CME)과 제2 전원 라인(ELVSL)을 연결시킬 수 있다. 이를 통해 표시 영역(DPA)의 화소(PX)에서 공통 전극(CME)에 인가되는 제2 전원 전압(ELVS)의 전압 강하를 억제함과 동시에 개구홀(HLD) 형성을 위한 레이저 조사 공정의 수를 감소시킬 수 있다.
도 12는 일 실시예에 따른 표시 장치의 제2 타입 화소의 개구 영역을 나타내는 확대도이다. 도 13은 도 12의 Ⅹb-Ⅹb'선을 따라 자른 단면도이다. 도 14는 일 실시예에 따른 표시 장치의 제3 타입 화소의 개구 영역 및 비표시 영역의 일부를 나타내는 확대도이다. 도 15는 도 4의 Ⅹc-Ⅹc'선을 따라 자른 단면도이다. 도 16은 일 실시예에 따른 표시 장치의 화소 배치를 나타내는 개략도이다.
도 12 및 도 13은 제2 타입 화소(PXT2)의 개구 영역(LDA)의 평면 및 단면을 도시하고, 도 14 및 도 15는 제3 타입 화소(PXT3)의 개구 영역(LDA)과 비표시 영역(NDA) 중 일부의 평면 및 단면을 도시하고 있다. 도 16은 서로 다른 타입의 화소들에 배치되는 발광층(EML)의 형상을 개략적으로 도시하고 있다.
도 12 내지 도 16을 참조하면, 제2 타입 화소(PXT2)는 개구홀(HLD)이 형성되지 않고, 공통 전극(CME)이 전극 패턴(PXP)과 접촉하지 않는 점에서 제1 타입 화소(PXT1)와 차이가 있다. 도면에 도시된 바와 같이, 제2 타입 화소(PXT2)의 제2 개구 영역(LDA2)에는 전극 패턴(PXP)의 제3 확장부(EP3)가 위치하는 영역에서 개구홀(HLD)이 형성되지 않고, 전극 패턴(PXP)은 노출되지 않을 수 있다. 화소 정의막(PDL)은 전극 패턴(PXP)을 덮도록 배치되고, 전극 패턴(PXP) 상의 화소 정의막(PDL)에는 발광층(EML)이 배치될 수 있다.
제3 타입 화소(PXT3)의 경우에도 개구 영역(LDA)에는 개구홀(HLD)이 형성되지 않는다. 제3 타입 화소(PXT3)의 제3 개구 영역(LDA3)의 단면은 실질적으로 제2 타입 화소(PXT2)의 제2 개구 영역(LDA2)의 단면과 동일할 수 있다. 도 16에 도시된 바와 같이 제1 타입 화소(PXT1)는 개구홀(HLD)을 포함하고, 발광층(EML)은 개구홀(HLD)을 제외한 영역에 배치될 수 있다. 제2 타입 화소(PXT2)와 제3 타입 화소(PXT3)는 개구홀(HLD)이 형성되지 않고, 화소 정의막(PDL) 상에 전면적으로 발광층(EML)이 배치될 수 있다.
다만, 제3 타입 화소(PXT3)는 표시 영역(DPA)의 최외곽에 배치될 수 있고, 비표시 영역(NDA)에 배치된 제21 전원 라인(ELVSL1)과 인접하여 배치될 수 있다. 비표시 영역(NDA)에는 제21 전원 라인(ELVSL1)과 중첩하여 배치된 데이터 패턴(SDN)과 서브 전극 패턴(PXET)이 더 배치될 수 있다. 데이터 패턴(SDN)은 제2 데이터 도전층(1400)에 배치되고, 제21 전원 라인(ELVSL1)과 접촉할 수 있다. 다만, 이에 제한되는 것은 아니며, 데이터 패턴(SDN)은 생략될 수 있다.
서브 전극 패턴(PXET)은 평탄화막(1080)을 관통하여 제21 전원 라인(ELVSL1) 또는 데이터 패턴(SDN)을 노출하는 전원 컨택홀(CNTN)을 통해 제21 전원 라인(ELVSL1) 또는 데이터 패턴(SDN)과 접촉할 수 있다. 서브 전극 패턴(PXET)은 제21 전원 라인(ELVSL1)과 동일한 전위를 가질 수 있다. 제3 타입 화소(PXT3)는 공통 전극(CME)이 비표시 영역(NDA)의 서브 전극 패턴(PXET)과 접촉한 영역에 인접하게 배치될 수 있다. 또는, 제3 타입 화소(PXT3)는 공통 전극(CME)이 부분적으로 서브 전극 패턴(PXET)과 접촉한 것으로 이해될 수 있다.
상술한 바와 같이, 고해상도를 갖는 표시 장치(1)는 공통 전극(CME)에 인가되는 제2 전원 전압(ELVS)의 전압 강하를 억제하기 위해, 일부 화소(PX)들의 공통 전극(CME)을 제2 전원 라인(ELVSL)과 동일한 전위를 갖는 패턴과 접촉할 수 있다. 일 실시예에 따른 표시 장치(1)는 공통 전극(CME)이 제2 전원 라인(ELVSL)과 동일한 전위를 갖고, 표시 영역(DPA) 내에 배치된 전극 패턴(PXP)과 접촉한 제1 타입 화소(PXT1)와, 공통 전극(CME)이 제2 전원 라인(ELVSL)과 동일한 전위를 갖고, 비표시 영역(NDA) 내에 배치된 서브 전극 패턴(PXET)과 접촉한 제3 타입 화소(PXT3), 및 공통 전극(CME)이 제2 전원 라인(ELVSL)과 동일한 전위를 갖는 패턴과 접촉하지 않는 제2 타입 화소(PXT2)를 포함할 수 있다. 표시 장치(1)는 제1 타입 화소(PXT1)에 더하여 제3 타입 화소(PXT3)를 더 포함함으로써, 공통 전극(CME)에 인가되는 제2 전원 전압(ELVS)의 전압 강하를 억제하면서, 개구홀(HLD)이 형성된 제1 타입 화소(PXT1)의 수를 감소시켜 레이저를 조사하는 공정을 최소화할 수 있다.
한편, 다시 도 11을 참조하면, 제3 타입 화소(PXT3)는 표시 영역(DPA) 중 비표시 영역(NDA)과 인접한 최외곽에 배치되고, 제1 타입 화소(PXT1)는 제3 타입 화소(PXT3)들이 배열된 화소행(PXC) 또는 화소열(PXL)로부터 표시 영역(DPA)의 내측에 배열될 수 있다. 예를 들어, 제1 화소열(PXL1)에는 제2 타입 화소(PXT2)와 제3 타입 화소(PXT3)만이 배열되고, 제2 화소열(PXL2)과 제3 화소열(PXL3)에는 제2 타입 화소(PXT2)만이 배열되며, 제4 화소열(PXL4)에는 제1 타입 화소(PXT1)와 제2 타입 화소(PXT2)만이 배열될 수 있다. 제1 타입 화소(PXT1)가 제4 화소열(PXL4) 이후의 화소열(PXL)에만 배치됨에 따라, 표시 영역(DPA)에는 제1 타입 화소(PXT1)들이 배열된 제1 타입 화소 영역(PXTL)이 정의될 수 있다.
제1 타입 화소 영역(PXTL)은 제1 타입 화소(PXT1)들이 배열됨에 따라 개구홀(HLD)들이 배열된 영역일 수 있고, 이는 표시 장치(1)의 제조 공정 중 레이저가 조사되는 영역일 수 있다. 제1 타입 화소 영역(PXTL)은 표시 영역(DPA)의 최외곽에 위치하는 제3 타입 화소(PXT3)의 배치에 따라 그 면적이 달라질 수 있다. 도 11에서는 제3 타입 화소(PXT3)에 표시 영역(DPA)의 일 측에만 배치됨에 따라, 제4 화소열(PXL4) 이후의 화소열(PXL)들이 제1 타입 화소 영역(PXTL)을 형성하는 것이 도시되어 있다. 즉, 일 실시예에 따르면 제1 타입 화소(PXTL)의 면적은 표시 영역(DPA)의 면적보다 작을 수 있다. 다만, 이에 제한되지 않으며, 제3 타입 화소(PXT3)는 표시 영역(DPA)의 일 측 이상의 위치에 배치될 수 있고, 이에 따라 제1 타입 화소 영역(PXTL)은 그 면적이 작아질 수 있다. 이에 대한 설명은 다른 도면이 더 참조된다.
도 17 내지 도 20은 다른 실시예에 따른 표시 장치의 화소 배치를 나타내는 개략도이다.
도 17 내지 도 20에서는 제3 타입 화소(PXT3)의 배치에 따른 제1 타입 화소(PXT1)의 및 제1 타입 화소 영역(PXTL)의 배치를 설명하기 위해 복수의 화소(PX) 배치를 간략하게 도시하였다. 이하에서는 상술한 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
먼저, 도 17을 참조하면, 일 실시예에 따른 표시 장치(1_1)는 제3 타입 화소(PXT3)가 표시 영역(DPA)의 최외곽부 중 일 측 이상의 위치에도 배열될 수 있다. 즉, 제3 타입 화소(PXT3)는 제21 전원 라인(ELVSL1)이 배치된 제3 비표시 영역(NDA3, 도 1에 도시)과 인접한 제1 화소열(PXL1)을 포함하여, 제1 화소행(PXC1)에도 더 배열될 수 있다. 또한, 제3 타입 화소(PXT3)는 제23 전원 라인(ELVSL3)이 배치된 제4 비표시 영역(미도시)과 인접한 표시 영역(DPA)의 타 측에도 배열될 수 있다. 본 실시예는 더 많은 수의 제3 타입 화소(PXT3)를 포함하는 점에서 도 11의 실시예와 차이가 있다.
표시 영역(DPA)의 일 측에 배치되어 제1 화소열(PXL1)에 배열되는 제3 타입 화소(PXT3)들은 공통 전극(CME)이 제21 전원 라인(ELVSL1)과 동일한 전위를 갖는 서브 전극 패턴(PXET)과 접촉할 수 있다. 이는 도 11을 참조하여 상술한 바와 동일하다.
또한, 표시 영역(DPA)의 타 측에도 제3 타입 화소(PXT3)들이 더 배치될 수 있다. 표시 영역(DPA)의 타 측에 배치된 제3 타입 화소(PXT3)들은 공통 전극(CME)이 제23 전원 라인(ELVSL3)과 전기적으로 연결될 수 있다. 제4 비표시 영역에는 제23 전원 라인(ELVSL3)과 두께방향으로 중첩하는 서브 전극 패턴(PXET)이 배치될 수 있고, 이는 전원 컨택홀(CNTN)을 통해 노출된 제23 전원 라인(ELVSL3)과 접촉하여 동일한 전위를 가질 수 있다. 제23 전원 라인(ELVSL3)과 인접하여 배열된 제3 서브 화소(PXT3)들은 공통 전극(CME)이 상기 서브 전극 패턴(PXET)과 접촉함으로써 제23 전원 라인(ELVSL3)과 전기적으로 연결될 수 있다. 이에 따라, 일 실시예에 따른 표시 장치(1_1)는 임의의 제3 타입 화소(PXT3)와 다른 제3 타입 화소(PXT3) 사이에 적어도 하나의 제1 타입 화소(PXT1)가 배치될 수 있다.
한편, 제3 타입 화소(PXT3)는 제1 화소행(PXC1)에도 배열되고, 제1 화소행(PXC1)에 배치된 제3 타입 화소(PXT3)는 제2 비표시 영역(NDA2, 도 1에 도시)에 위치한 제22 전원 라인(ELVSL2)과 전기적으로 연결될 수 있다. 도 11의 실시예와 달리, 제1 화소행(PXC1)에는 제1 타입 화소(PXT1)가 아닌 제3 타입 화소(PXT3)가 배열되어 개구홀(HLD)이 형성되지 않을 수 있다.
이에 따라, 도 17의 표시 장치(1_1)는 레이저가 조사되어 개구홀(HLD)이 형성되는 제1 타입 화소 영역(PXTL_1)이 제4 화소열(PXL4) 및 제4 화소행(PXC4) 이후의 화소열 및 화소행에 위치할 수 있다. 또한, 도면에 도시하지 않았으나, 표시 영역(DPA)의 타 측에 위치한 3개의 화소열(PXL)에는 개구홀(HLD)이 형성되지 않을 수 있다. 본 실시예에 따른 제1 타입 화소 영역(PXTL_1)은 표시 장치(1_1)가 더 많은 수의 제3 타입 화소(PXT3)들이 배치됨에 따라 도 11의 실시예에 비하여 좁은 면적을 갖게될 수 있다. 개구홀(HLD)을 형성하기 위한 레이저 조사 공정은 표시 영역(DPA)에서 일부 영역에만 수행될 수 있다.
다음으로, 도 18을 참조하면, 일 실시예에 따른 표시 장치(1_2)는 제2 전원 라인(ELVSL)이 양 단이 제21 전원 라인(ELVSL1)과 제23 전원 라인(ELVSL3)에 연결되어 이들이 연장된 일 방향에 수직한 타 방향으로 연장된 제24 전원 라인(ELVSL4)을 더 포함할 수 있다. 제2 전원 라인(ELVSL)들은 제2 전원 패드(WPD_ELVSL)를 포함하여 표시 영역(DPA)의 외곽부를 둘러싸도록 배치될 수 있다. 이에 따라, 표시 장치(1_2)는 제24 전원 라인(ELVSL4)과 인접한 화소행(PXC)에 배치되는 제3 타입 화소(PXT3)를 더 포함할 수 있다. 제3 타입 화소(PXT3)는 공통 전극(CME)이 제24 전원 라인(EVLSL4)과 전기적으로 연결될 수 있고, 제1 타입 화소 영역(PXTL_2)은 더 좁은 면적을 가질 수 있다. 본 실시예는 더 많은 수의 제3 타입 화소(PXT3)를 포함하여 제1 타입 화소 영역(PXTL_2)이 표시 영역(DPA)의 외곽부와 이격되어 형성되는 점에서 도 17의 실시예와 차이가 있다. 그 외에 다른 설명들은 상술한 바와 동일하므로, 자세한 설명은 생략하기로 한다.
한편, 공통 전극(CME)이 제2 전원 라인(ELVSL)과 전기적으로 연결되는 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 이외의 화소(PX)들은 개구홀(HLD)이 형성되지 않는 제2 타입 화소(PXT2)들일 수 있다. 이상의 실시예들은 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 사이, 또는 이들 각각이 이격된 사이에 2개의 제2 타입 화소(PXT2)들이 배치되었으나, 이에 제한되는 것은 아니다.
도 19를 참조하면, 일 실시예에 따른 표시 장치(1_3)는 복수의 화소열(PXL) 및 복수의 화소행(PXC) 중, 제1 타입 화소(PXT1)들, 제3 타입 화소(PXT3)들 또는 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 사이에 배치된 제2 타입 화소(PXT2)의 수가 서로 다른 화소열(PXL) 및 복수의 화소행(PXC)을 포함할 수 있다. 본 실시예는 제1 타입 화소(PXT1)들 및 제3 타입 화소(PXT3)들 간의 간격이 상이한 점에서 도 18의 실시예와 차이가 있다. 이하, 중복되는 설명은 생략하고 차이점을 중심으로 설명하기로 한다.
제3 타입 화소(PXT3)들이 제1 화소열(PXL1) 및 제1 화소행(PXC1)에 배치되고, 제1 타입 화소(PXT1)들은 이들과 일정 간격 이격되어 배치될 수 있다. 제1 타입 화소(PXT1)는 제4 화소열(PXL4)과 제4 화소행(PXC4)부터 배치되기 시작하여, 일정 구간의 화소열(PXL)과 화소행(PXC)에 걸쳐 배열되어 제1 타입 화소 영역(PXTL_3)을 형성할 수 있다. 이 경우, 제1 화소열(PXL1) 및 제1 화소행(PXC1)과 제4 화소열(PXL4) 및 제4 화소행(PXC4) 사이에서 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 이외의 구간에는 제2 타입 화소(PXT2)들이 배치됨에 따라, 제1 타입 화소(PXT1)들, 제3 타입 화소(PXT3)들, 및 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3)가 이격된 간격에는 2개의 제2 타입 화소(PXT2)가 배치될 수 있다. 즉, 예를 들면 제1 화소열(PXL1)과 제4 화소열(PXL4) 사이, 및 제1 화소행(PXC1)과 제4 화소행(PXC4) 사이에서, 제1 타입 화소(PXT1)들, 제3 타입 화소(PXT3)들, 및 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3)는 일정한 간격으로 이격되어 배열될 수 있다.
한편, 제4 화소열(PXL4)과 제4 화소행(PXC4)부터 시작하여 일정 구간 동안 제1 타입 화소 영역(PXTL_3)이 위치할 수 있다. 여기서, 제1 타입 화소 영역(PXTL_3)의 마지막 화소열(PXL) 및 화소행(PXC), 즉 제5 화소열(PXL5) 및 제5 화소행(PXC5)에 제1 타입 화소(PXT1)들이 배열되고, 표시 영역(DPA)의 마지막 화소열(PXL)과 화소행(PXC), 즉 제7 화소열(PXL7)과 제7 화소행(PXC7)에는 제3 타입 화소(PXT3)가 배열되는 경우, 이들 사이에는 하나의 제2 타입 화소(PXT2)만이 배치될 수 있다.
예를 들어, 제5 화소열(PXL5)에 배치된 제1 타입 화소(PXT1)와 제7 화소열(PXL7) 및 제7 화소행(PXC7)에 배치된 제3 타입 화소(PXT3) 사이에는 하나의 제2 타입 화소(PXT2)가 배치될 수 있다. 또한, 제5 화소행(PXC5)에 배치된 제3 타입 화소(PXT3)와 제7 화소행(PXC7)에 배치된 제3 타입 화소(PXT3) 사이에도 하나의 제2 타입 화소(PXT2)만이 배치될 수 있다. 일 실시예에 따른 표시 장치(1_3)는 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 사이의 간격이 서로 다른 영역, 또는 화소열(PXL) 및 화소행(PXC)을 포함할 수 있다. 표시 영역(DPA)의 제4 화소열(PXL4)과 제4 화소행(PXC4)을 기준으로 일정 구간동안 레이저를 조사하여 개구홀(HLD)이 형성되는 제1 타입 화소 영역(PXTL_3)을 형성하면 제1 타입 화소(PXT1)와 제3 타입 화소(PXT3)는 일부 영역에서 서로 다른 간격을 갖고 배치될 수 있다.
제1 타입 화소(PXT1)와 제3 타입 화소(PXT3) 사이의 간격은 제1 타입 화소 영역(PXTL_3)을 형성하기 위한 레이저 조사 공정의 주기에 따라 달라질 수 있다. 도 19에서는 제1 타입 화소 영역(PXTL_3)에서의 제1 타입 화소(PXT1)들 간의 간격이 제5 화소열(PXL5)과 제7 화소열(PXL7)사이, 및 제5 화소행(PXC5)과 제7 화소행(PXC7) 사이의 간격보다 큰 것이 도시되어 있다. 다만, 이에 제한되지 않으며, 제1 타입 화소 영역(PXTL_3)에서의 제1 타입 화소(PXT1)들 간의 간격이 더 작을 수 있다.
즉, 표시 장치(1_3)는 표시 영역(DPA)의 중심을 기준으로 좌측과 우측의 화소열(PXL) 간의 간격이 상이하고, 상측과 우측의 화소행(PXC) 간의 간격이 상이할 수 있다. 도면에 도시된 바와 같이, 제1 타입 화소 영역(PXTL_3)은 표시 영역(DPA)의 좌측보다 우측에 인접하고, 상측보다 하측에 인접하게 위치할 수 있다. 다만, 이에 제한되지 않는다.
도 20을 참조하면, 표시 장치(1_4)는 표시 영역(DPA)의 중심을 기준으로 상측과 하측의 화소행(PXC) 간의 간격은 동일하되, 좌측과 우측의 화소열(PXL)간의 간격이 상이할 수 있다. 도면에 도시된 바와 같이, 제1 타입 화소 영역(PXTL_4)은 표시 영역(DPA)의 좌측보다 우측에 인접하되, 상측과 하측으로부터 동일한 간격으로 이격되어 위치할 수 있다. 이는 도 19의 표시 장치(1_3)와 달리, 제24 전원 라인(ELVSL4)이 생략됨에 따라 복수의 화소행(PXC)들 사이의 간격은 일정하되, 제21 전원 라인(ELVSL1)과 제23 전원 라인(ELVSL3)을 포함하여 복수의 화소열(PXL)들 사이의 간격은 다르기 때문이다. 도 20의 표시 장치(1_4)는 제1 화소열(PXL1)과 제4 화소열(PXL4) 사이의 간격과 제5 화소열(PXL5) 및 제7 화소열(PXL7) 사이의 간격이 서로 다를 수 있다. 그 외 다른 설명들은 상술한 바와 동일한 바, 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
10: 제1 표시 기판
20: 제2 표시 기판
1010: 제1 기판
1100: 반도체층
1200: 게이트 도전층
1300: 제1 데이터 도전층
1400: 제2 데이터 도전층
BML: 차광층
PXE: 화소 전극
PXP: 전극 패턴
EML: 발광층
CME: 공통 전극
PDL: 화소 정의막
PXT1: 제1 타입 화소 PXT2: 제2 타입 화소 PXT3: 제3 타입 화소
PXL: 화소열 PXC: 화소행
PXTL: 제1 타입 화소 영역

Claims (20)

  1. 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역이 정의되고, 상기 표시 영역에 배치된 복수의 화소를 포함하는 표시 장치로써,
    상기 표시 영역에 배치된 제1 전압 배선 및 상기 비표시 영역에 배치된 제2 전압 배선을 포함하고,
    상기 화소는 상기 제1 전압 배선과 연결된 전극 패턴, 상기 전극 패턴 상에 배치된 화소 정의막, 상기 화소 정의막 상에 배치된 발광층 및 상기 발광층 상에 배치된 공통 전극을 포함하며,
    상기 화소는 상기 화소 정의막에 형성되고 상기 전극 패턴의 일부를 노출시키는 개구홀을 통해 상기 공통 전극과 상기 전극 패턴이 연결된 제1 타입 화소 및 상기 개구홀이 형성되지 않고 상기 공통 전극과 상기 전극 패턴이 연결되지 않은 제2 타입 화소를 포함하며,
    상기 제1 타입 화소와 상기 제2 타입 화소는 상기 표시 영역에서 이웃하여 배치된 표시 장치.
  2. 제1 항에 있어서,
    상기 비표시 영역에 배치되고 상기 제2 전압 배선과 연결된 서브 전극 패턴을 더 포함하고,
    상기 화소는 상기 공통 전극이 상기 서브 전극 패턴과 연결된 제3 타입 화소를 더 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제3 타입 화소는 상기 제1 타입 화소와 이격되어 배치되고,
    상기 제1 타입 화소와 상기 제3 타입 화소 사이에는 적어도 하나의 상기 제2 타입 화소가 배치된 표시 장치.
  4. 제3 항에 있어서,
    상기 화소는 서로 이격된 복수의 상기 제1 타입 화소를 포함하고, 상기 제1 타입 화소들 사이에는 상기 제2 타입 화소가 배치된 표시 장치.
  5. 제3 항에 있어서,
    상기 화소는 서로 이격된 복수의 상기 제3 타입 화소를 포함하고, 상기 제3 타입 화소들 사이에는 상기 제3 타입 화소가 배치된 표시 장치.
  6. 제2 항에 있어서,
    상기 제3 타입 화소는 상기 표시 영역의 적어도 일 측에 배치되고,
    상기 제1 타입 화소는 상기 제3 타입 화소와 이격되어 상기 표시 영역의 내측에 배치된 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 타입 화소 사이에 적어도 하나의 상기 제1 타입 화소가 배치된 표시 장치.
  8. 제2 항에 있어서,
    상기 표시 영역은 일 방향으로 상기 화소들이 배열된 복수의 화소열을 포함하고,
    상기 화소열은 적어도 하나의 상기 제1 타입 화소를 포함하는 제1 화소열 및 상기 제2 타입 화소를 포함하는 제2 화소열을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제2 화소열은 상기 제1 타입 화소 및 상기 제3 타입 화소가 배치되지 않는 표시 장치.
  10. 제8 항에 있어서,
    상기 화소열은 적어도 하나의 상기 제1 타입 화소 및 적어도 하나의 상기 제3 타입 화소를 포함하는 제3 화소열을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 화소열은 상기 제1 타입 화소와 상기 제3 타입 화소 사이에 배치된 적어도 하나의 제2 타입 화소를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 화소열은 상기 제1 타입 화소, 상기 제3 타입 화소 및 상기 제1 타입 화소와 상기 제3 타입 화소 사이에 배치된 적어도 하나의 상기 제2 타입 화소를 포함하는 제4 화소열을 더 포함하고,
    상기 제3 화소열의 상기 제1 타입 화소와 상기 제3 타입 화소 사이의 상기 제2 타입 화소의 수는 상기 제4 화소열의 상기 제1 타입 화소와 상기 제3 타입 화소 사이의 상기 제2 타입 화소의 수와 다른 표시 장치.
  13. 제8 항에 있어서,
    상기 표시 영역은 상기 일 방향과 교차하는 타 방향으로 상기 화소들이 배열된 복수의 화소행을 포함하고,
    상기 화소행은 적어도 하나의 상기 제1 타입 화소를 포함하는 제1 화소행 및 적어도 하나의 상기 제2 타입 화소를 포함하는 제2 화소행을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 화소행은 제3 타입 화소를 더 포함하고, 상기 제3 타입 화소와 상기 제1 타입 화소 사이에 적어도 하나의 상기 제2 타입 화소를 포함하는 표시 장치.
  15. 제2 항에 있어서,
    상기 표시 영역은 상기 제1 타입 화소들이 배치된 제1 타입 화소 영역이 정의되고, 상기 제1 타입 화소 영역은 적어도 일 측이 상기 비표시 영역과 이격된 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 타입 화소 영역의 면적은 상기 표시 영역의 면적보다 작은 표시 장치.
  17. 제1 항에 있어서,
    상기 화소는 상기 전극 패턴과 동일층에 배치되되 서로 이격된 적어도 하나의 화소 전극; 및 상기 화소 정의막과 상기 공통 전극 사이에 배치된 발광층을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 화소 정의막은 상기 화소 전극의 일부를 노출시키는 개구부를 더 포함하고,
    상기 발광층은 상기 개구부 내에서 상기 공통 전극과 상기 화소 전극 사이에 배치되되, 상기 개구홀을 통해 노출된 상기 전극 패턴 상에는 배치되지 않는 표시 장치.
  19. 표시 영역 및 비표시 영역이 정의된 표시 장치로써,
    상기 표시 영역에 배치된 제1 전압 배선 및 상기 비표시 영역에 배치된 제2 전압 배선을 포함하는 데이터 도전층;
    상기 데이터 도전층 상에 배치되고 상기 제1 전압 배선 및 상기 제2 전압 배선을 덮는 보호막;
    상기 보호막 상에 배치된 평탄화막;
    상기 평탄화막 상에 배치되고, 상기 표시 영역에 배치되고 상기 제1 전압 배선과 연결된 전극 패턴 및 상기 비표시 영역에 배치되고 상기 제2 전압 배선과 연결된 서브 전극 패턴을 포함하는 화소 전극층;
    상기 평탄화막 및 상기 전극 패턴 상에 배치된 화소 정의막;
    상기 화소 정의막 상에 배치된 발광층; 및
    상기 발광층 상에 배치되고, 상기 서브 전극 패턴과 연결된 공통 전극을 포함하며,
    상기 전극 패턴은 상기 공통 전극과 연결되지 않는 제1 전극 패턴 및 상기 공통 전극과 연결된 제2 전극 패턴을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 화소 정의막은 상기 제2 전극 패턴의 일부를 노출하는 개구홀을 포함하고, 상기 제2 전극 패턴은 상기 개구홀을 통해 상기 공통 전극과 연결된 표시 장치.
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