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KR20200136230A - 집적회로 장치 및 그 제조 방법 - Google Patents

집적회로 장치 및 그 제조 방법 Download PDF

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KR20200136230A
KR20200136230A KR1020190062057A KR20190062057A KR20200136230A KR 20200136230 A KR20200136230 A KR 20200136230A KR 1020190062057 A KR1020190062057 A KR 1020190062057A KR 20190062057 A KR20190062057 A KR 20190062057A KR 20200136230 A KR20200136230 A KR 20200136230A
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KR
South Korea
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gate
sub
disposed
semiconductor patterns
spacer
Prior art date
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Pending
Application number
KR1020190062057A
Other languages
English (en)
Inventor
송승민
박준범
서봉석
양정길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190062057A priority Critical patent/KR20200136230A/ko
Priority to US16/743,206 priority patent/US11227952B2/en
Priority to CN202010332676.6A priority patent/CN112002690B/zh
Publication of KR20200136230A publication Critical patent/KR20200136230A/ko
Priority to US17/545,072 priority patent/US11699759B2/en
Priority to US18/321,962 priority patent/US11961914B2/en
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Abstract

집적회로 장치가 개시된다. 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및 상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되는 소스/드레인 영역을 포함하고, 상기 서브 게이트 부분은 서브 게이트 중앙부와 상기 서브 게이트 중앙부로부터 상기 제2 방향을 따라 양 단부에 위치하는 서브 게이트 에지부를 포함하고, 평면도에서 상기 서브 게이트 중앙부의 상기 제1 방향을 따른 제1 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 제2 폭보다 작다.

Description

집적회로 장치 및 그 제조 방법{Integrated circuits and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 다중 게이트 구조의 트랜지스터를 포함하는 집적회로 장치 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해 집적회로 장치의 고집적화에 대한 요구가 증가하고 다운스케일링이 진행되고 있다. 집적회로 장치의 다운스케일링에 따라, 트랜지스터의 단채널 효과(short channel effect)가 발생하여 집적회로 장치의 신뢰성이 저하되는 문제가 있다. 단채널 효과를 감소시키기 위하여 나노시트 타입의 트랜지스터와 같은 다중 게이트 구조의 집적회로 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 소스/드레인 영역과 게이트 전극 사이의 누설 전류 발생이 방지될 수 있는 집적회로 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 소스/드레인 영역과 게이트 전극 사이의 원치 않는 연결 등과 같은 제조 공정에서의 불량 발생이 방지될 수 있는 집적회로 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및 상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되는 소스/드레인 영역을 포함하고, 상기 서브 게이트 부분은 서브 게이트 중앙부와 상기 서브 게이트 중앙부로부터 상기 제2 방향을 따라 양 단부에 위치하는 서브 게이트 에지부를 포함하고, 평면도에서, 상기 서브 게이트 중앙부의 상기 제1 방향을 따른 제1 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 제2 폭보다 더 작다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및 상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되며, 상기 게이트 전극을 향해 돌출하는 돌출부를 포함하는 소스/드레인 영역을 포함하고, 상기 서브 게이트 부분은, 상기 서브 게이트 부분의 상기 제2 방향에 따른 에지부에서 상기 소스/드레인 영역에 인접하게 배치되는 테일부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치는, 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역; 상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴; 상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및 상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되는 소스/드레인 영역을 포함하고, 평면도에서 상기 서브 게이트 부분은 덤벨(dumbbell) 형상을 갖는다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 집적회로 장치의 제조 방법은, 기판 상에 복수의 채널 반도체층과 복수의 희생층을 교대로 형성하여 상기 기판의 상면에 평행한 제1 방향으로 연장되는 희생층 패턴을 형성하는 단계; 상기 희생층 패턴 상에 상기 제1 방향에 수직한 제2 방향으로 연장되는 더미 게이트 구조물을 형성하는 단계; 상기 더미 게이트 구조물의 양 측벽 상에 스페이서 구조물을 형성하는 단계; 상기 더미 게이트 구조물 및 상기 스페이서 구조물 양 측의 상기 희생층 패턴 일부분을 제거하여 리세스 영역을 형성하되, 상기 복수의 채널 반도체층이 평면도에서 덤벨 형상을 갖도록 상기 리세스 영역을 형성하는 단계; 상기 리세스 영역 내에 소스/드레인 영역을 형성하는 단계; 및 상기 복수의 희생층을 제거하고 상기 복수의 희생층이 제거된 공간에 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 기술적 사상에 따르면, 소스/드레인 영역과 게이트 전극 사이의 이격 거리가 확보되므로, 소스/드레인 영역과 게이트 전극 사이의 누설 전류의 발생이 방지될 수 있다. 또한 상기 집적회로 장치의 제조 공정에서, 소스/드레인 영역과 더미 게이트 전극 사이의 원치 않는 연결 등과 같은 제조 공정에서의 불량 발생이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A1-A1' 선을 따른 단면도이다.
도 3은 도 1의 B1-B1' 선을 따른 단면도이다.
도 4는 도 2의 CX1 부분의 확대도이다.
도 5는 도 4의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 6은 도 4의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 8은 도 7의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 9는 도 7의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 10은 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 11은 도 10의 제1 수직 레벨(LV1)에서의 수평 단면도이다.
도 12는 도 10의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 13 내지 도 20b는 예시적인 집적회로 장치의 제조방법을 나타내는 단면도들이다. 도 13, 14a, 15a, 16, 17a, 18a, 19a, 20a는 도 1의 A1-A1' 선에 따른 단면에 대응하는 단면들을 공정 순서에 따라 나타내고, 도 14b, 15b, 19b, 20b는 도 1의 B1-B1' 선을 따른 단면에 대응하는 단면들을 공정 순서에 따라 나타내며, 도 17b 및 도 18b는 도 17a의 제1 수직 레벨(LV1)에서의 수평 단면들을 나타낸다.
도 21 내지 도 22b는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 개략도들이다.
도 23 내지 도 25는 예시적인 실시예들에 따른 집적회로 장치의 제조 방법을 나타내는 개략도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A1-A1' 선을 따른 단면도이고, 도 3은 도 1의 B1-B1' 선을 따른 단면도이고, 도 4는 도 2의 CX1 부분의 확대도이고, 도 5는 도 4의 제1 수직 레벨(LV1)에서의 수평 단면도이고, 도 6은 도 4의 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 1 내지 도 6을 참조하면, 기판(110)은 소자 영역(DR) 상에 형성된 핀형 활성 영역(FA)을 포함할 수 있다. 핀형 활성 영역(FA)은 트랜지스터(TR)를 구성할 수 있고, 예를 들어 트랜지스터(TR)는 NMOS 트랜지스터 또는 PMOS 트랜지스터일 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 장치에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
예시적인 실시예들에서, 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 기판(110)은 silicon on insulator와 같은 SOI (semiconductor on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
핀형 활성 영역(FA)은 기판(110) 상에서 제1 방향(X 방향)으로 연장하며 기판(110)의 상면으로부터 수직 방향(Z 방향)으로 돌출할 수 있다. 기판(110)에는 핀형 활성 영역(FA)을 한정하는 소자 분리 트렌치(114T)가 형성될 수 있고, 소자 분리 트렌치(114T) 내에는 소자 분리막(114)이 배치될 수 있다. 예시적인 실시예들에서, 소자 분리막(114)은 소자 분리 트렌치(114T)의 내벽 상에 콘포말하게 형성되는 소자 분리 라이너(도시 생략)와, 상기 소자 분리 라이너 상에서 소자 분리 트렌치(114T) 내부를 채우는 갭필 절연층(도시 생략)을 포함할 수 있다. 도 2에는 소자 분리막(114)의 상면이 핀형 활성 영역(FA)의 상면과 동일한 레벨(LV0)에 배치된 것이 예시적으로 도시되었으나, 이와는 달리 소자 분리막(114)의 상면이 핀형 활성 영역(FA)의 상면보다 낮은 레벨에 배치되어 핀형 활성 영역(FA)의 측벽 하부만이 소자 분리막(114)에 의해 둘러싸일 수도 있다. 상기 소자 분리 라이너 및 상기 갭필 절연층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합을 포함할 수 있다.
복수의 반도체 패턴(NS)은 핀형 활성 영역(FA) 상에서 기판(110)의 상면(110M)으로부터 수직 방향(Z 방향)으로 이격되어 배치될 수 있다. 복수의 반도체 패턴(NS)은 기판(110)과 동일한 물질을 포함할 수 있다. 예를 들어, 복수의 반도체 패턴(NS)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 복수의 반도체 패턴(NS) 각각은 채널 영역을 포함할 수 있다.
복수의 반도체 패턴(NS)은 기판(110)의 상면(110M)으로부터 순서대로 배치되는 제1 반도체 패턴(NS1), 제2 반도체 패턴(NS2), 및 제3 반도체 패턴(NS3)을 포함할 수 있다. 복수의 반도체 패턴(NS)은 제2 방향(Y 방향)으로 상대적으로 큰 폭을 가지고 수직 방향(Z 방향)으로 상대적으로 작은 두께를 가질 수 있으며, 예를 들어 나노 시트(nanosheet)의 형상을 가질 수 있다. 예를 들어, 제1 반도체 패턴(NS1)은 약 1 내지 10 nm 범위의 제1 두께(t11)를 가지고, 제2 반도체 패턴(NS2)은 약 1 내지 10 nm 범위의 제2 두께(t12)를 가지고, 제3 반도체 패턴(NS3)은 약 1 내지 20 nm 범위의 제3 두께(t13)를 가질 수 있다. 도 3에 도시된 바와 같이, 제3 반도체 패턴(NS3)은 제1 반도체 패턴(NS1)의 제1 두께(t11) 및 제2 반도체 패턴(NS2)의 제2 두께(t12)보다 더 클 수 있으나, 본 발명의 기술적 사상이 이에 한정된 것은 아니다. 예시적인 실시예들에서, 복수의 반도체 패턴(NS) 각각은 제1 방향(X 방향) 또는 제2 방향(Y 방향)을 따라 약 5 내지 100 nm 범위의 폭을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2에 도시된 것과 같이, 복수의 반도체 패턴(NS) 각각은 서로로부터 동일한 거리로 이격되어 배치될 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 복수의 반도체 패턴(NS) 각각 사이의 이격 거리는 달라질 수 있다. 또한 복수의 반도체 패턴(NS)의 개수는 도 2 내지 도 4에 개시된 바에 한정되는 것은 아니다.
게이트 전극(120)은 핀형 활성 영역(FA) 상에서 제2 방향(Y 방향)으로 연장될 수 있다. 게이트 전극(120)은 복수의 반도체 패턴(NS)을 둘러싸며 핀형 활성 영역(FA) 및 소자 분리막(114) 상에서 연장될 수 있다.
게이트 전극(120)은 메인 게이트 부분(120M) 및 복수의 서브 게이트 부분(120S)을 포함할 수 있다. 메인 게이트 부분(120M)은 최상부의 반도체 패턴(NS)(예를 들어, 제3 반도체 패턴(NS3))의 상면을 커버할 수 있다. 복수의 서브 게이트 부분(120S)은 핀형 활성 영역(FA)과 최하부의 반도체 패턴(NS)과의 사이 및 복수의 반도체 패턴(NS) 각각의 사이에 배치될 수 있다. 예를 들어, 복수의 서브 게이트 부분(120S)은 핀형 활성 영역(FA)과 제1 반도체 패턴(NS1) 사이와, 제1 반도체 패턴(NS1)과 제2 반도체 패턴(NS2) 사이와, 제2 반도체 패턴(NS2)과 제3 반도체 패턴(NS3) 사이에 배치될 수 있다. 메인 게이트 부분(120M)은 제3 반도체 패턴(NS3) 상면 상에 및 소자 분리막(114) 상에 배치되며, 복수의 서브 게이트 부분(120S)과 연결될 수 있다. 여기서는 복수의 서브 게이트 부분(120S)에 인접하게 배치되는 메인 게이트 부분(120M)의 일부분을 메인 게이트 연결부(120ME)로 지칭하도록 한다.
게이트 전극(120)은 일함수 도전층(도시 생략) 및 매립 도전층(도시 생략)을 포함할 수 있다. 예시적인 실시예들에서, 상기 일함수 조절층은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 매립 도전층은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(128)은 게이트 전극(120)과 복수의 반도체 패턴(NS) 사이에 배치될 수 있다. 게이트 절연층(128)은 복수의 반도체 패턴(NS)의 상면과 측벽 상에 콘포말하게 배치될 수 있다. 게이트 절연층(128)은 핀형 활성 영역(FA)의 상면 상에 배치되며 소자 분리막(114) 상으로 연장될 수 있다.
예시적인 실시예들에서, 게이트 절연층(128)은 인터페이스층(interfacial layer)(도시 생략)과 고유전율층(도시 생략)의 적층 구조로 이루어질 수 있다. 상기 인터페이스층은 핀형 활성 영역(FA)의 상면과 복수의 반도체 패턴(NS)의 표면에서 고유전율층 사이의 계면 결함을 치유하는 역할을 할 수 있다.
일 실시예에서, 상기 인터페이스층은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 상기 인터페이스층은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일 실시예에서, 상기 인터페이스층은 생략될 수 있다.
상기 고유전율층은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전율층은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전율층은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전율층을 구성하는 물질이 위에 예시된 바에 한정되는 것은 아니다. 상기 고유전율층은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 고유전율층은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 전극(120)의 양 측벽 상에는 스페이서 구조물(130)이 배치될 수 있다. 스페이서 구조물(130)은 메인 게이트 부분(120M)의 측벽 상에 순차적으로 배치되는 제1 스페이서(132) 및 제2 스페이서(134)를 포함할 수 있다. 도 4에 도시된 바와 같이, 제1 스페이서(132)는 메인 게이트 부분(120M)의 측벽과 이에 인접한 제3 반도체 패턴(NS3) 상에 콘포말하게 배치될 수 있다. 제1 스페이서(132)의 바닥부는 수평 방향으로 연장되어 제3 반도체 패턴(NS3)의 상면 상에 배치될 수 있고, 제2 스페이서(134)와 제3 반도체 패턴(NS3) 사이에 제1 스페이서(132)의 상기 바닥부가 개재될 수 있다. 제1 및 제2 스페이서(132, 134)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으나 이에 한정되는 것은 아니다.
복수의 반도체 패턴(NS) 양측의 핀형 활성 영역(FA)에는 리세스 영역(RS1)이 형성될 수 있고, 소스/드레인 영역(140)이 리세스 영역(RS1) 내부를 채울 수 있다. 소스/드레인 영역(140)은 복수의 반도체 패턴(NS)의 일단에 연결될 수 있다.
소스/드레인 영역(140)은 리세스 영역(RS1) 내벽 상에 순차적으로 배치되는 제1 반도체층(142), 제2 반도체층(144), 및 제3 반도체층(146)을 포함할 수 있다. 제1 내지 제3 반도체층(142, 144, 146)은 핀형 활성 영역(FA) 및 복수의 반도체 패턴(NS)으로부터 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정으로 성장될 수 있다.
제1 내지 제3 반도체층(142, 144, 146)은 에피택셜 성장된 Si층, 에피택셜 성장된 SiC층, 에피택셜 성장된 SiGe층, 에피택셜 성장된 SiP층 중 적어도 하나를 포함할 수 있다. 예시적인 실시예들에서, 제1 내지 제3 반도체층(142, 144, 146)은 모두 Si층을 포함하며, 제1 내지 제3 반도체층(142, 144, 146) 내에 도핑된 불순물의 농도는 서로 다를 수 있다. 다른 실시예들에서, 제1 내지 제3 반도체층(142, 144, 146)은 모두 SiGe층을 포함하며, 제1 내지 제3 반도체층(142, 144, 146) 내에 포함된 Ge의 함량이 서로 다를 수 있다. 또 다른 실시예에서, 제1 내지 제3 반도체층(142, 144, 146) 중 적어도 하나는 Si층을 포함하고, 제1 내지 제3 반도체층(142, 144, 146) 중 다른 적어도 하나는 SiGe층을 포함할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 다른 실시예들에서, 제1 내지 제3 반도체층(142, 144, 146) 중 적어도 하나가 생략될 수 있다. 또 다른 실시예들에서, 제1 내지 제3 반도체층(142, 144, 146) 중 인접한 두 개의 층들 사이에 적어도 하나의 추가적인 반도체층이 더 형성될 수도 있다.
도 4에 예시적으로 도시된 바와 같이, 리세스 영역(RS1)은 최상부에서의 폭보다 중앙부에서의 폭이 더 크게 형성될 수 있다. 이에 따라 리세스 영역(RS1)을 채우는 소스/드레인 영역(140) 역시 최상부에서의 폭보다 중앙부에서의 폭이 더 크게 형성될 수 있고, 소스/드레인 영역(140)과 접촉하는 복수의 반도체 패턴(NS)의 적어도 일부분은 경사진 측벽을 가질 수 있다.
도 6에 도시된 것과 같이, 제2 수직 레벨(LV2)에서의 수평 단면도에서 소스/드레인 영역(140)이 볼록한 측벽을 가지며, 소스/드레인 영역(140)과 연결되는 복수의 반도체 패턴(NS)은 소스/드레인 영역(140)의 볼록한 측벽의 형상을 따르는(conforming to) 오목 측벽(NSSW)을 포함할 수 있다. 복수의 반도체 패턴(NS)은 제1 방향(X 방향)을 따른 양 에지 부분에서 스페이서 구조물(130)과 인접하게 배치되는 테일부(NSTL)를 포함할 수 있다. 테일부(NSTL)는 오목 측벽(NSSW)의 단부(end portion)와 스페이서 구조물(130) 사이에 배치되는 복수의 반도체 패턴(NS)의 일부분을 가리킬 수 있고, 또는 테일부(NSTL)는 스페이서 구조물(130)과 수직 오버랩되는 복수의 반도체 패턴(NS)의 일부분을 가리킬 수 있다. 평면도에서, 테일부(NSTL)는 스페이서 구조물(130)과 제2 방향(Y 방향)으로 오버랩될 수 있고, 테일부(NSTL)는 메인 게이트 연결부(120ME)의 측벽을 기준으로 제1 방향(X 방향)을 따라 외측으로 돌출할 수 있다. 예를 들어 테일부(NSTL)의 에지는 메인 게이트 연결부(120ME)의 측벽으로부터 제1 방향(X 방향)을 따라 이격되어 배치될 수 있다. 복수의 반도체 패턴(NS)이 테일부(NSTL)를 포함함에 따라, 평면도에서 복수의 반도체 패턴(NS)은 덤벨(dumbbell) 형상을 가질 수 있다.
도 5에 예시적으로 도시된 바와 같이, 제1 수직 레벨(LV1)에서의 수평 단면도에서 소스/드레인 영역(140)이 볼록한 측벽을 가지며, 소스/드레인 영역(140)과 마주보는 게이트 전극(120)의 서브 게이트 부분(120S)은 소스/드레인 영역(140)의 볼록한 측벽의 형상을 따르는 오목 측벽(120SW)을 포함할 수 있다. 서브 게이트 부분(120S)의 오목 측벽(120SW)은 서브 게이트 부분(120S)의 내측으로 리세스될 수 있다. 서브 게이트 부분(120S)은 제1 방향(X 방향)을 따른 양 에지 부분에서 스페이서 구조물(130)과 인접하게 배치되는 테일부(120TL)를 포함할 수 있다. 테일부(120TL)는 오목 측벽(120SW)의 단부와 스페이서 구조물(130) 사이에 배치되는 서브 게이트 부분(120S)의 일부분을 가리킬 수 있고, 또는 테일부(120TL)는 스페이서 구조물(130)과 수직 오버랩되는 서브 게이트 부분(120S)의 일부분을 가리킬 수 있다. 평면도에서, 테일부(120TL)는 스페이서 구조물(130)과 제2 방향(Y 방향)으로 오버랩될 수 있다. 서브 게이트 부분(120S)이 테일부(120TL)를 포함함에 따라, 평면도에서 서브 게이트 부분(120S)은 덤벨 형상을 가질 수 있다.
서브 게이트 부분(120S)은 서브 게이트 중앙부(120SC)와 서브 게이트 에지부(120SE)를 포함할 수 있다. 서브 게이트 중앙부(120SC)는 서브 게이트 부분(120S)의 제2 방향(Y 방향)을 따른 중심 지점을 가리킬 수 있고, 서브 게이트 에지부(120SE)는 서브 게이트 부분(120S)의 제2 방향(Y 방향)을 따른 양 단부를 가리킬 수 있다. 도 5에 예시적으로 도시된 바와 같이, 서브 게이트 부분(120S)이 덤벨 형상을 가짐에 따라, 서브 게이트 중앙부(120SC)의 제1 폭(w11)은 서브 게이트 에지부(120SE)의 제2 폭(w12)보다 더 작을 수 있다. 또한, 메인 게이트 연결부(120ME)의 제3 폭(w21)은 서브 게이트 중앙부(120SC)의 제1 폭(w11)보다 더 크고 서브 게이트 에지부(120SE)의 제2 폭(w12)보다 더 작을 수 있다.
도 6에 도시된 바와 같이, 소스/드레인 영역(140)은 서브 게이트 부분(120S)의 테일부(120TL)와 인접하고 반도체 패턴(NS)의 테일부(NSTL)와 인접한 부분에 돌출부(140P)를 포함할 수 있다. 돌출부(140P)는 서브 게이트 부분(120S)의 오목 측벽(120SW)과 마주보고, 오목 측벽(120SW)을 향해 돌출할 수 있다. 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이에 반도체 패턴(NS)의 테일부(NSTL)가 배치됨에 따라, 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11)가 상대적으로 클 수 있다. 예를 들어 이격 거리(d11)는 약 0.5 내지 20 nm 범위일 수 있으나 이에 한정되는 것은 아니다. 이러한 실시예들에 따르면, 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11)가 상대적으로 크기 때문에, 소스/드레인 영역(140)과 메인 게이트 연결부(120ME) 사이의 누설 전류가 방지될 수 있다. 또한 소스/드레인 영역(140)을 형성하기 위한 공정, 또는 더미 게이트 구조물(DG)(도 18a)을 제거하고 게이트 전극(120)을 형성하기 위한 공정에서, 더미 게이트 구조물(DG)과 소스/드레인 영역(140) 사이의 원치 않는 연결 또는 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등의 공정 불량이 방지될 수 있다.
스페이서 구조물(130)의 양 측벽, 소스/드레인 영역(140), 및 소자 분리막(114) 상에는 절연 라이너(152) 및 게이트간 절연층(154)이 순차적으로 형성될 수 있다. 게이트 전극(120) 및 게이트간 절연층(154) 상에는 상부 절연층(162)이 배치될 수 있다. 상부 절연층(162)을 관통하여 소스/드레인 영역(140)의 상면들을 노출하는 콘택홀(166H) 내에 콘택 플러그(166)가 배치될 수 있고, 콘택 플러그(166)와 소스/드레인 영역(140) 사이에는 금속 실리사이드층(168)이 더 형성될 수 있다. 예를 들어, 금속 실리사이드층(168)은 티타늄 실리사이드 또는 코발트 실리사이드를 포함할 수 있으나, 이에 한정되는 것은 아니다.
도시되지는 않았으나, 상부 절연층(162) 상에 콘택 플러그(166) 및 게이트 전극(120)과 연결되는 비아(도시 생략) 및 배선층(도시 생략)이 더 형성될 수 있다.
일반적으로 복수의 반도체 패턴(NS) 상에 더미 게이트 구조물(DG)을 형성하고, 더미 게이트 구조물(DG) 양측의 반도체 패턴(NS) 부분을 제거하여 리세스 영역(RS1)을 형성하며 리세스 영역(RS1) 내에 소스/드레인 영역(140)을 형성한다. 그러나 반도체 패턴(NS)의 에지 부분에서 리세스 영역(RS1)과 더미 게이트 구조물(DG) 사이의 이격 거리가 상대적으로 작으므로, 더미 게이트 구조물(DG)과 소스/드레인 영역(140) 사이의 원치 않는 연결 또는 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등의 공정 불량이 발생할 수 있다. 또한 반도체 패턴(NS)의 에지 부분에서 리세스 영역(RS1)과 더미 게이트 구조물(DG) 사이의 이격 거리가 상대적으로 작으므로, 게이트 전극(120)과 소스/드레인 영역(140) 사이에 누설 전류가 발생할 수 있다.
그러나 전술한 예시적인 실시예들에 따르면, 복수의 반도체 패턴(NS)은 평면에서 볼 때 덤벨 형상을 가지고 복수의 반도체 패턴(NS)은 그 에지 부분에서 테일부(NSTL)를 포함하며, 이에 따라 소스/드레인 영역(140)과 더미 게이트 구조물(DG)과의 사이에 또는 소스/드레인 영역(140)과 게이트 전극(120)과의 사이에 상대적으로 큰 이격 거리가 확보될 수 있다. 따라서 더미 게이트 구조물(DG)과 소스/드레인 영역(140) 사이의 원치 않는 연결 또는 게이트 전극(120)과 소스/드레인 영역(140) 사이의 원치 않는 연결 등의 공정 불량이 방지될 수 있다. 또한 소스/드레인 영역(140)과 메인 게이트 연결부(120ME) 사이의 누설 전류가 방지될 수 있다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 단면도이다. 도 8 및 도 9는 도 7의 제1 수직 레벨(LV1) 및 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 7 내지 도 9를 참조하면, 스페이서 구조물(130A)은 게이트 전극(120)의 측벽 상에 순차적으로 배치되는 제1 스페이서(132A) 및 제2 스페이서(134A)를 포함할 수 있고, 제1 스페이서(132A)의 바닥부와 제2 스페이서(134A)의 바닥부는 복수의 반도체 패턴(NS)의 상면 상에서 수평 방향으로 연장될 수 있다. 제2 스페이서(134A)는 측방향 연장부(134W)를 포함할 수 있고, 측방향 연장부(134W)와 최상부의 반도체 패턴(NS)(또는 제3 반도체 패턴(NS3)) 사이에 제1 스페이서(132A)의 상기 바닥부가 개재될 수 있다. 한편 측방향 연장부(134W)는 소스/드레인 영역(140A)의 돌출부(140P) 및 반도체 패턴(NS)의 테일부(NSTL) 모두와 수직 오버랩될 수 있다. 또한 평면도에서 측방향 연장부(134W)는 서브 게이트 부분(120S)의 테일부(120TL)와 제2 방향(Y 방향)으로 오버랩될 수 있다.
측방향 연장부(134W)가 최상부의 반도체 패턴(NS) 상면 상에 배치됨에 따라, 리세스 영역(RS1A)을 형성하기 위한 반도체 패턴(NS)의 식각 공정에서 스페이서 구조물(130A)에 의해 최상부의 반도체 패턴(NS) 상면이 커버될 수 있고, 이에 따라 최상부의 반도체 패턴(NS)은 상대적으로 큰 각도로 기울어진 측벽을 가질 수 있다. 또한 소스/드레인 영역(140A)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11A)가 상대적으로 클 수 있다.
도 8에 도시된 것과 같이, 서브 게이트 부분(120S)이 덤벨 형상을 가지며, 서브 게이트 중앙부(120SC)의 제1 폭(w11A)은 서브 게이트 에지부(120SE)의 제2 폭(w12A)보다 더 작을 수 있다. 또한, 메인 게이트 연결부(120ME)의 제3 폭(w21A)은 서브 게이트 중앙부(120SC)의 제1 폭(w11)보다 더 크고 서브 게이트 에지부(120SE)의 제2 폭(w12A)보다 더 작을 수 있다.
예를 들어, 소스/드레인 영역(140A)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11A)는 도 1 내지 도 6을 참조로 설명한 집적회로 장치(100)에서의 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11)보다 더 클 수 있다. 또한 서브 게이트 에지부(120SE)의 제2 폭(w12A)은 도 1 내지 도 6을 참조로 설명한 집적회로 장치(100)에서의 서브 게이트 에지부(120SE)의 제2 폭(w12)보다 더 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
예시적인 실시예들에 따른 제조 공정에 따르면, 더미 게이트 구조물(DG)(도 21 참조) 상에 제1 스페이서층(132L)(도 21 참조), 제2 스페이서층(134L)(도 21 참조), 및 커버 스페이서층(136LA)(도 21 참조)을 형성하고, 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136LA)에 이방성 식각 공정을 수행하여 스페이서 구조물(130A)을 형성할 수 있다. 커버 스페이서층(136LA)이 상대적으로 큰 두께를 가질 때, 복수의 반도체 패턴(NS) 상에서 더미 게이트 구조물(DG)의 측벽으로부터 수평 방향으로 연장되는 제2 스페이서층(134L)의 일부분이 상기 이방성 식각 공정에서 커버 스페이서층(136LA)에 의해 상대적으로 작게 식각될 수 있고, 이에 따라 측방향 연장부(134W)가 잔류할 수 있다.
전술한 실시예들에 따른 집적회로 장치(100A)에 따르면, 소스/드레인 영역(140A)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11A)가 상대적으로 크기 때문에, 소스/드레인 영역(140A)과 메인 게이트 연결부(120ME) 사이의 누설 전류가 방지될 수 있다.
도 10은 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 단면도이다. 도 11 및 도 12는 도 10의 제1 수직 레벨(LV1) 및 제2 수직 레벨(LV2)에서의 수평 단면도이다.
도 10 내지 도 12를 참조하면, 소스/드레인 영역(140)과 게이트 전극(120)과의 사이에는 이너 스페이서(inner spacer)(172)가 배치될 수 있다. 이너 스페이서(172)는 복수의 서브 게이트 부분(120S)과 소스/드레인 영역(140) 사이에 배치되며, 이너 스페이서(172)와 복수의 서브 게이트 부분(120S) 각각 사이에는 게이트 절연층(128)이 개재될 수 있다. 예를 들어, 이너 스페이서(172)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
도 11에 예시적으로 도시된 바와 같이, 이너 스페이서(172)는 서브 게이트 부분(120S)의 오목 측벽(120SW) 상에 콘포말하게 배치될 수 있다. 또한 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11B)가 상대적으로 클 수 있다.
전술한 실시예들에 따른 집적회로 장치(100B)에 따르면, 소스/드레인 영역(140)의 돌출부(140P)와 메인 게이트 연결부(120ME) 사이의 이격 거리(d11B)가 상대적으로 크기 때문에, 소스/드레인 영역(140)과 메인 게이트 연결부(120ME) 사이의 누설 전류가 방지될 수 있다.
도 13 내지 도 20b는 예시적인 집적회로 장치의 제조방법을 나타내는 단면도들이다. 도 13, 14a, 15a, 16, 17a, 18a, 19a, 20a는 도 1의 A1-A1' 선에 따른 단면에 대응하는 단면들을 공정 순서에 따라 나타내고, 도 14b, 15b, 19b, 20b는 도 1의 B1-B1' 선을 따른 단면에 대응하는 단면들을 공정 순서에 따라 나타내며, 도 17b 및 도 18b는 도 17a의 제1 수직 레벨(LV1)에서의 수평 단면들을 나타낸다.
도 13을 참조하면, 기판(110)의 상면(110M) 상에 희생층(210) 및 채널 반도체층(PNS)을 교대로, 및 순차적으로 형성하여 희생층 스택(210S)을 형성할 수 있다. 희생층(210) 및 채널 반도체층(PNS)은 에피택시 공정에 의해 형성될 수 있다.
예시적인 실시예들에서, 희생층(210) 및 채널 반도체층(PNS)은 서로에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 희생층(210) 및 채널 반도체층(PNS)은 각각 Ⅳ 족 반도체, Ⅳ-Ⅳ 족 화합물 반도체 또는 III-V 족 화합물 반도체의 단결정 층으로 이루어질 수 있으며, 희생층(210) 및 채널 반도체층(PNS)은 서로 다른 물질로 이루어질 수 있다. 일 예시에서, 희생층(210)은 SiGe로 이루어질 수 있고, 채널 반도체층(PNS)은 단결정 실리콘으로 이루어질 수 있다.
예시적인 실시예들에서, 상기 에피택시 공정은 VPE (vapor-phase epitaxy), UHV-CVD (ultra-high vacuum chemical vapor deposition) 등과 같은 CVD 공정, 분자빔 에피택시 (molecular beam epitaxy), 또는 이들의 조합일 수 있다. 상기 에피택시 공정에서, 희생층(210) 및 채널 반도체층(PNS) 형성에 필요한 전구체로서 액상 또는 기상의 전구체를 사용할 수 있다.
도 14a 및 도 14b를 참조하면, 채널 반도체층(PNS) 상에 제1 방향(X 방향)으로 소정의 길이로 연장되는 하드 마스크 패턴(도시 생략)을 형성한 후, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 희생층(210) 및 채널 반도체층(PNS), 및 기판(110)을 식각하여 희생층 패턴(210P)과 소자 분리 트렌치(114T)를 형성할 수 있다.
이후, 절연 물질을 사용하여 소자 분리 트렌치(114T) 내부를 채운 후, 상기 절연 물질 상부를 평탄화하여 소자 분리 트렌치(114T)를 채우는 소자 분리막(114)을 형성할 수 있다. 소자 분리막(114)에 의해 기판(110)에 핀형 활성 영역(FA)이 정의될 수 있다.
이후, 희생층 패턴(210P) 상에 남아 있는 상기 하드 마스크 패턴을 제거하고, 소자 분리막(114)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다. 예시적인 실시예들에서, 소자 분리막(114)의 상면은 기판(110)의 상면(110M)과 동일한 레벨에 배치될 때까지 상기 리세스 공정이 수행될 수 있다. 다른 실시예들에서, 소자 분리막(114)의 상면이 기판(110)의 상면(110M)보다 낮은 레벨에 배치될 때까지 상기 리세스 공정이 수행되어 핀형 활성 영역(FA)의 측벽 일부분이 노출될 수도 있다.
도 15a 및 도 15b를 참조하면, 희생층 패턴(210P) 및 소자 분리막(114) 상에 더미 게이트 구조물(DG)을 형성할 수 있다. 더미 게이트 구조물(DG)은 각각 더미 게이트 절연층(DGI), 더미 게이트 라인(DGL), 및 더미 게이트 캡핑층(DGC)을 포함할 수 있다.
예를 들어, 더미 게이트 라인(DGL)은 폴리실리콘으로 이루어질 수 있고, 더미 게이트 캡핑층(DGC)은 실리콘 질화막으로 이루어질 수 있다. 더미 게이트 절연층(DGI)은 더미 게이트 라인(DGL)과 식각 선택비가 있는 물질로 이루어질 수 있고, 예를 들면 열산화물, 실리콘 산화물 및 실리콘 질화물 중에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
이후, 더미 게이트 구조물(DG) 상에 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136L)을 순차적으로 형성할 수 있다. 예를 들어, 제1 스페이서층(132L), 제2 스페이서층(134L)은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있고, 커버 스페이서층(136L)은 실리콘 산화물로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 16을 참조하면, 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136L)에 이방성 식각 공정을 수행하여 더미 게이트 구조물(DG) 양 측에 스페이서 구조물(130)을 형성할 수 있다.
상기 이방성 식각 공정에서, 더미 게이트 구조물(DG) 상면 및 희생층 패턴(210P) 상면 상에 배치되는 커버 스페이서층(136L)이 함께 제거될 수 있다. 스페이서 구조물(130)은 더미 게이트 구조물(DG) 측벽 상에 순차적으로 배치되는 제1 스페이서(132)와 제2 스페이서(134)를 포함하도록 형성될 수 있고, 제2 스페이서(134)의 바닥면은 제1 스페이서(132)에 의해 둘러싸일 수 있다.
도 16에는 커버 스페이서층(136L)이 모두 제거되고 제2 스페이서(134) 측벽이 커버되지 않은 것이 예시적으로 도시되었으나, 이와는 달리 제2 스페이서(134)의 측벽 적어도 일부 상에 커버 스페이서층(136L)의 일부분이 잔류할 수도 있다. 이러한 경우에 커버 스페이서층(136L)을 제거하기 위한 추가적인 식각 공정이 더 수행될 수도 있다. 다른 실시예들에서, 커버 스페이서층(136L)을 제거하기 위한 추가적인 식각 공정이 수행되지 않고, 잔류하는 커버 스페이서층(136L) 부분은 후속의 리세스 영역(RS1) 형성 공정에서 함께 제거될 수도 있다.
도 17a 및 도 17b를 참조하면, 더미 게이트 구조물(DG) 및 스페이서 구조물(130) 양 측의 희생층 패턴(210P)(도 16 참조) 및 기판(110) 일부를 식각하여 더미 게이트 구조물(DG) 양 측에 리세스 영역(RS1)을 형성한다. 리세스 영역(RS1)이 형성됨에 따라 희생층 패턴(210P)은 복수의 반도체 패턴(NS)으로 분리될 수 있다. 예를 들어, 복수의 반도체 패턴(NS)은 희생층(210)에 의해 서로 이격되는 제1 내지 제3 반도체 패턴(NS1, NS2, NS3)을 포함할 수 있다.
예시적인 실시예들에서, 리세스 영역(RS1) 형성 공정에서, 스페이서 구조물(130)과 오버랩되는 최상부 반도체 패턴(NS)(또는 제3 반도체 패턴(NS3))의 일부분은 제거되지 않는 한편, 스페이서 구조물(130)과 오버랩되는 나머지 반도체 패턴(NS)(또는 제2 반도체 패턴(NS2) 또는 제1 반도체 패턴(NS1))은 제거될 수 있다. 리세스 영역(RS1)은 상부 폭보다 중앙부 폭이 더 클 수 있고, 복수의 반도체 패턴(NS) 및 복수의 희생층(210)은 스페이서 구조물(130)과 오버랩되는 부분에 테일부(210TL)를 포함할 수 있다. 도 17b에 도시된 바와 같이, 평면도에서 희생층(210)의 테일부(210TL)가 형성됨에 따라 희생층(210)은 덤벨 형상을 가질 수 있다.
전술한 바와 같이, 스페이서 구조물(130)의 형성 공정에서 제2 스페이서층(134L) 상면이 커버 스페이서층(136L)에 의해 커버됨에 따라, 상기 이방성 식각 공정에서 잔류하는 스페이서 구조물(130)의 제1 방향(X 방향)에 따른 폭(d12)이 상대적으로 클 수 있다. 예를 들어, 제2 스페이서(134)의 제1 방향(X 방향) 폭(d12)이 상대적으로 큰 경우, 리세스 영역(RS1)을 형성하는 공정에서 스페이서 구조물(130)에 인접한 희생층(210) 부분이 식각 분위기에 덜 노출될 수 있고, 이에 따라 희생층(210)의 테일부(210TL)가 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 리세스 영역(RS1) 내에 제1 반도체층(142), 제2 반도체층(144), 및 제3 반도체층(146)을 순차적으로 형성하여 소스/드레인 영역(140)을 형성할 수 있다. 예를 들어 제1 내지 제3 반도체층(142, 144, 146)은 리세스 영역(RS1)의 내벽에 노출되는 복수의 반도체 패턴(NS), 희생층(210), 및 기판(110) 표면으로부터 반도체 물질을 에피택셜 성장시켜 형성할 수 있다. 제1 내지 제3 반도체층(142, 144, 146)은 에피택셜 성장된 Si층, 에피택셜 성장된 SiC층, 에피택셜 성장된 SiGe층, 에피택셜 성장된 SiP층 중 적어도 하나를 포함할 수 있다.
이후, 스페이서 구조물(130)의 측벽, 소스/드레인 영역(140) 상에 게이트 절연 라이너(152) 및 게이트간 절연층(154)을 순서대로 형성할 수 있다. 더미 게이트 구조물(DG), 게이트 절연 라이너(152), 및 게이트간 절연층(154)의 상부를 평탄화하여 더미 게이트 구조물(DG)의 더미 게이트 캡핑층(DGC)(도 17a 참조)을 제거하고 더미 게이트 라인(DGL)의 상면을 노출할 수 있다.
도 19a 및 도 19b를 참조하면, 게이트간 절연층(154)을 통해 노출되는 더미 게이트 라인(DGL)과 더미 게이트 절연층(DGI)을 제거하여 게이트 공간(GS)을 형성할 수 있다.
이후, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생층(210)을 게이트 공간(GS)을 통해 제거하여, 복수의 반도체 패턴(NS) 및 핀형 활성 영역(FA)의 상면을 일부 노출시킬 수 있다. 복수의 반도체 패턴(NS) 각각 사이에 및 최하부 반도체 패턴(NS)과 핀형 활성 영역(FA) 사이에 서브 게이트 공간(GSS)이 형성될 수 있다. 상기 복수의 희생층(210)의 제거 공정은 희생층(210)과 복수의 반도체 패턴(NS) 사이의 식각 선택비 차이를 이용한 습식 식각 공정일 수 있다.
한편, 복수의 희생층(210) 및 복수의 반도체 패턴(NS)은 평면도에서 덤벨 형상을 가지므로, 더미 게이트 라인(DGL)을 제거하는 공정에서 소스/드레인 영역(140)의 상면이 게이트 공간(GS)에 노출되지 않을 수 있다. 예를 들어 소스/드레인 영역(140)과 더미 게이트 라인(DGL) 사이의 이격거리가 상대적으로 작은 경우, 더미 게이트 라인(DGL)을 제거하는 공정에서 소스/드레인 영역(140)의 에지 부분 역시 식각 분위기에 노출될 수 있고 소스/드레인 영역(140)이 제거되거나 상기 제거된 부분에 게이트 전극 물질이 채워지는 등의 불량이 발생할 수 있다. 그러나 복수의 희생층(210) 및 복수의 반도체 패턴(NS)은 평면도에서 덤벨 형상을 가지므로 전술한 더미 게이트 라인(DGL) 제거 공정에서의 불량 발생이 방지될 수 있다.
도 20a 및 도 20b를 참조하면, 게이트 공간(GS)과 서브 게이트 공간(GSS)에 노출되는 표면들 상에 게이트 절연층(128)을 형성할 수 있다. 이후 게이트 절연층(128) 상에 게이트 공간(GS) 및 서브 게이트 공간(GSS)을 채우는 게이트 전극(120)을 형성할 수 있다. 예를 들어, 게이트 공간(GS) 및 서브 게이트 공간(GSS)의 내벽 상에 일함수 도전층(도시 생략)을 콘포말하게 형성한 후, 상기 일함수 도전층 상에 매립 도전층(도시 생략)을 형성하여 게이트 공간(GS) 및 서브 게이트 공간(GSS)을 채울 수 있다. 이후 게이트간 절연층(154)의 상면이 노출될 때까지 상기 매립 도전층 상부를 평탄화하여 게이트 전극(120)을 형성할 수 있다. 예시적인 실시예들에서, 상기 일함수 조절층은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합을 사용하여 형성할 수 있다. 상기 매립 도전층은 Al, Cu, Ti, Ta, W, Mo, TaN, NiSi, CoSi, TiN, WN, TiAl, TiAlC, TiAlN, TaCN, TaC, TaSiN, 또는 이들의 조합을 사용하여 형성할 수 있다.
도 3 및 도 4를 다시 참조하면, 상부 절연층(162)을 형성하고, 상부 절연층(162)을 관통하는 콘택홀(166H)을 형성한 후 콘택홀(166H) 내부를 도전 물질로 채워 콘택 플러그(166)를 형성할 수 있다.
전술한 집적회로 장치(100)의 제조 방법에 따르면, 스페이서 구조물(130)의 형성 공정에서 제2 스페이서층(134L) 상면이 커버 스페이서층(136L)에 의해 커버됨에 따라, 제2 스페이서(134)의 제1 방향(X 방향)에 따른 폭(d12)이 상대적으로 클 수 있다. 따라서 리세스 영역(RS1) 형성 공정에서 복수의 반도체 패턴(NS)은 평면도에서 덤벨 형상을 가지도록 형성될 수 있고, 후속의 더미 게이트 라인(DGL)을 제거하는 공정에서 소스/드레인 영역(140)의 상면이 게이트 공간(GS)에 노출되지 않을 수 있다. 전술한 더미 게이트 라인(DGL) 제거 공정에서의 소스/드레인 영역(140)의 노출 및 제거 등과 같은 불량 발생이 방지될 수 있다.
도 21 내지 도 22b는 예시적인 실시예들에 따른 집적회로 장치(100A)의 제조 방법을 나타내는 개략도들이다.
도 21을 참조하면, 더미 게이트 구조물(DG) 상면 및 측벽 상에 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136LA)을 순차적으로 형성할 수 있다. 커버 스페이서층(136LA)의 두께는 상대적으로 클 수 있다.
도 22a 및 도 22b를 참조하면, 제1 스페이서층(132L), 제2 스페이서층(134L), 및 커버 스페이서층(136LA)에 이방성 식각 공정을 수행하여 스페이서 구조물(130A)을 형성할 수 있다. 상기 이방성 식각 공정에서 제2 스페이서(134A)는 수평 방향으로 연장되는 측방향 연장부(134W)를 포함하도록 형성될 수 있다.
도 22a에는 커버 스페이서층(136LA)이 모두 제거되고 제2 스페이서(134A) 측벽이 커버되지 않은 것이 예시적으로 도시되었으나, 이와는 달리 제2 스페이서(134A)의 측벽 적어도 일부 상에 커버 스페이서층(136LA)의 일부분이 잔류할 수도 있다. 이러한 경우에 커버 스페이서층(136LA)을 제거하기 위한 추가적인 식각 공정이 더 수행될 수도 있다. 다른 실시예들에서, 커버 스페이서층(136LA)을 제거하기 위한 추가적인 식각 공정이 수행되지 않고, 잔류하는 커버 스페이서층(136LA) 부분은 후속의 리세스 영역(RS1) 형성 공정에서 함께 제거될 수도 있다.
이후 더미 게이트 구조물(DG) 및 스페이서 구조물(130) 양 측의 희생층 패턴(210P) 및 기판(110) 일부를 식각하여 더미 게이트 구조물(DG) 양 측에 리세스 영역(RS1A)을 형성한다.
전술한 바와 같이, 스페이서 구조물(130A)의 형성 공정에서 제2 스페이서층(134L) 상면이 상대적으로 두꺼운 커버 스페이서층(136LA)에 의해 커버됨에 따라, 상기 이방성 식각 공정에서 잔류하는 스페이서 구조물(130A)의 제1 방향(X 방향)에 따른 폭(d13)이 상대적으로 클 수 있다. 예를 들어, 제2 스페이서(134)의 제1 방향(X 방향) 폭(d12)이 상대적으로 큰 경우, 리세스 영역(RS1A)을 형성하는 공정에서 스페이서 구조물(130A)에 인접한 희생층(210) 부분이 식각 분위기에 덜 노출될 수 있고, 이에 따라 희생층(210)의 테일부(210TL)가 형성될 수 있다.
이후 도 18a 내지 도 20b를 참조하여 설명한 공정들을 수행하여 집적회로 장치(100A)가 형성될 수 있다.
도 23 내지 도 25는 예시적인 실시예들에 따른 집적회로 장치(100B)의 제조 방법을 나타내는 개략도들이다.
도 23을 참조하면, 리세스 영역(RS1)이 형성된 구조에서, 등방성 식각 공정을 이용하여 리세스 영역(RS1) 내부에 노출되는 희생층(210)의 일부분을 제거하여, 복수의 반도체 패턴(NS) 사이에 인덴트 영역(RSE)을 형성할 수 있다. 예시적인 실시예들에서, 희생층(210)과 복수의 반도체 패턴(NS) 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 수행하여 인덴트 영역(RSE)을 형성할 수 있다. 상기 습식 식각 공정에서, 예를 들어 SiGe를 포함하는 희생층(210)이 예를 들어 Si를 포함하는 복수의 반도체 패턴(NS)보다 더욱 빨리 식각될 수 있고, 이에 따라 인덴트 영역(RSE)이 형성될 수 있다.
도 24를 참조하면, 더미 게이트 구조물(DG)의 상면, 스페이서 구조물(130)의 측벽 및 리세스 영역(RS1) 및 인덴트 영역(RSE)의 내벽 상에 콘포말하게 이너 스페이서층(172L)을 형성할 수 있다. 이너 스페이서층(172L)은 인덴트 영역(RSE)의 내부를 채우기에 충분한 두께로 형성될 수 있다.
도 25를 참조하면, 이너 스페이서층(172L) 상에 이방성 식각 공정을 수행하여 인덴트 영역(RSE) 내부에 이너 스페이서(172)를 잔류시킬 수 있다. 상기 이방성 식각 공정에서 더미 게이트 구조물(DG)의 상면, 스페이서 구조물(130)의 측벽 및 리세스 영역(RS1)에 배치되는 이너 스페이서층(172L) 부분은 제거될 수 있다.
이후 도 18a 내지 도 20b를 참조하여 설명한 공정들을 수행하여 집적회로 장치(100A)가 형성될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 NS: 복수의 반도체 패턴
120: 게이트 전극 130: 스페이서 구조물
136L: 커버 스페이서층 210: 희생층

Claims (20)

  1. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
    상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되는 소스/드레인 영역을 포함하고,
    상기 서브 게이트 부분은 서브 게이트 중앙부와 상기 서브 게이트 중앙부로부터 상기 제2 방향을 따라 양 단부에 위치하는 서브 게이트 에지부를 포함하고,
    평면도에서, 상기 서브 게이트 중앙부의 상기 제1 방향을 따른 제1 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 제2 폭보다 더 작은 집적회로 장치.
  2. 제1항에 있어서,
    상기 서브 게이트 부분은 상기 제1 방향으로 이격된 한 쌍의 오목 측벽을 포함하고, 상기 한 쌍의 오목 측벽은 상기 서브 게이트 부분의 내측으로 리세스되고,
    상기 소스/드레인 영역은 상기 한 쌍의 오목 측벽과 마주보며 상기 한 쌍의 오목 측벽을 향해 돌출하는 돌출부를 포함하는 것을 특징으로 하는 집적회로 장치.
  3. 제2항에 있어서,
    상기 서브 게이트 부분은, 상기 서브 게이트 에지부에 형성되며 상기 소스/드레인 영역에 인접하게 배치되는 테일부를 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제3항에 있어서,
    상기 메인 게이트 부분의 양 측벽 상에 배치되는 스페이서 구조물을 더 포함하고, 상기 스페이서 구조물은 상기 서브 게이트 부분의 상기 테일부와 상기 제2 방향으로 오버랩되는 것을 특징으로 하는 집적회로 장치.
  5. 제4항에 있어서,
    평면도에서 상기 서브 게이트 부분의 상기 테일부는 상기 스페이서 구조물과 상기 소스/드레인 영역의 상기 돌출부 사이에 배치되는 것을 특징으로 하는 집적회로 장치.
  6. 제2항에 있어서,
    상기 복수의 반도체 패턴 각각은 상기 제1 방향으로 이격된 한 쌍의 오목 측벽을 포함하고, 상기 한 쌍의 오목 측벽은 상기 복수의 반도체 패턴 각각의 내측으로 리세스되고,
    상기 복수의 반도체 패턴 각각의 상기 한 쌍의 오목 측벽은 상기 소스/드레인 영역의 상기 돌출부와 접촉하는 것을 특징으로 하는 집적회로 장치.
  7. 제1항에 있어서,
    상기 메인 게이트 부분은, 상기 복수의 반도체 패턴과 수직 오버랩되지 않으며 상기 복수의 반도체 패턴에 인접하게 배치되는 메인 게이트 연결부를 포함하고,
    상기 메인 게이트 연결부의 상기 제1 방향을 따른 제3 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 상기 제2 폭보다 더 작은 것을 특징으로 하는 집적회로 장치.
  8. 제7항에 있어서,
    상기 복수의 반도체 패턴 각각은 상기 메인 게이트 연결부와 인접하게 배치되는 테일부를 포함하고,
    상기 복수의 반도체 패턴 각각의 상기 테일부는 상기 메인 게이트 연결부의 측벽을 기준으로 상기 제1 방향을 따라 외측으로 돌출하는 것을 특징으로 하는 집적회로 장치.
  9. 제8항에 있어서,
    평면도에서 상기 복수의 반도체 패턴 각각의 상기 테일부의 에지는 상기 메인 게이트 연결부의 상기 측벽으로부터 상기 제1 방향을 따라 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  10. 제2항에 있어서,
    상기 서브 게이트 부분과 상기 소스/드레인 사이에 배치되는 이너 스페이서(inner spacer)를 더 포함하고,
    상기 이너 스페이서는 상기 서브 게이트 부분의 상기 오목 측벽 상에 콘포말하게 배치되는 것을 특징으로 하는 집적회로 장치.
  11. 제10항에 있어서,
    상기 서브 게이트 부분과 상기 이너 스페이서 사이 및 상기 서브 게이트 부분과 상기 복수의 반도체 패턴 각각 사이에 배치되는 게이트 절연층을 더 포함하는 집적회로 장치.
  12. 제1항에 있어서,
    상기 메인 게이트 부분의 양 측벽 상에 순차적으로 배치되는 제1 스페이서 및 제2 스페이서를 포함하는 스페이서 구조물을 포함하며,
    상기 제2 스페이서는 상기 메인 게이트 부분의 상기 측벽 상으로부터 수평 방향으로 연장되어 최상부의 반도체 패턴 상에 배치되는 측방향 연장부를 포함하는 것을 특징으로 하는 집적회로 장치.
  13. 제12항에 있어서,
    상기 서브 게이트 부분은, 상기 서브 게이트 에지부에 형성되며 상기 소스/드레인 영역에 인접하게 배치되는 테일부를 포함하고,
    상기 서브 게이트 부분의 상기 테일부는 상기 측방향 연장부와 상기 제2 방향으로 오버랩되는 것을 특징으로 하는 집적회로 장치.
  14. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
    상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되며, 상기 게이트 전극을 향해 돌출하는 돌출부를 포함하는 소스/드레인 영역을 포함하고,
    상기 서브 게이트 부분은, 상기 서브 게이트 부분의 상기 제2 방향에 따른 에지부에서 상기 소스/드레인 영역에 인접하게 배치되는 테일부를 포함하는 것을 특징으로 하는 집적회로 장치.
  15. 제14항에 있어서,
    상기 메인 게이트 부분의 양 측벽 상에 배치되는 스페이서 구조물을 더 포함하고,
    상기 서브 게이트 부분의 상기 테일부는 상기 스페이서 구조물과 상기 돌출부 사이에 배치되는 것을 특징으로 하는 집적회로 장치.
  16. 제15항에 있어서,
    상기 서브 게이트 부분의 상기 테일부는 상기 스페이서 구조물과 상기 제2 방향으로 오버랩되는 것을 특징으로 하는 집적회로 장치.
  17. 제14항에 있어서,
    상기 서브 게이트 부분은 서브 게이트 중앙부와 상기 서브 게이트 중앙부로부터 상기 제2 방향을 따라 양 단부에 위치하는 서브 게이트 에지부를 포함하고,
    상기 메인 게이트 부분은, 상기 복수의 반도체 패턴과 수직 오버랩되지 않으며 상기 복수의 반도체 패턴에 인접하게 배치되는 메인 게이트 연결부를 포함하고,
    평면도에서, 상기 서브 게이트 중앙부의 상기 제1 방향을 따른 제1 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 제2 폭보다 더 작고,
    상기 메인 게이트 연결부의 상기 제1 방향을 따른 제3 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 상기 제2 폭보다 더 작은 것을 특징으로 하는 집적회로 장치.
  18. 기판으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역;
    상기 핀형 활성 영역의 상면으로부터 이격되어 배치되며 채널 영역을 가지는 복수의 반도체 패턴;
    상기 복수의 반도체 패턴을 둘러싸며 상기 제1 방향에 수직한 제2 방향으로 연장되는 게이트 전극으로서, 최상부 반도체 패턴 상에 배치되며 상기 제2 방향으로 연장되는 메인 게이트 부분과, 상기 복수의 반도체 패턴 사이에 배치되는 서브 게이트 부분을 포함하는, 게이트 전극; 및
    상기 게이트 전극의 양 측에 배치되며 상기 복수의 반도체 패턴에 연결되는 소스/드레인 영역을 포함하고,
    평면도에서 상기 서브 게이트 부분은 덤벨(dumbbell) 형상을 갖는 것을 특징으로 하는 집적회로 장치.
  19. 제18항에 있어서,
    상기 서브 게이트 부분은 서브 게이트 중앙부와 상기 서브 게이트 중앙부로부터 상기 제2 방향을 따라 양 단부에 위치하는 서브 게이트 에지부를 포함하고,
    상기 메인 게이트 부분은, 상기 복수의 반도체 패턴과 수직 오버랩되지 않으며 상기 복수의 반도체 패턴에 인접하게 배치되는 메인 게이트 연결부를 포함하고,
    평면도에서, 상기 서브 게이트 중앙부의 상기 제1 방향을 따른 제1 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 제2 폭보다 더 작고,
    상기 메인 게이트 연결부의 상기 제1 방향을 따른 제3 폭은 상기 서브 게이트 에지부의 상기 제1 방향을 따른 상기 제2 폭보다 더 작은 것을 특징으로 하는 집적회로 장치.
  20. 제18항에 있어서,
    상기 소스/드레인 영역은 상기 게이트 전극을 향해 돌출하는 돌출부를 포함하고,
    상기 서브 게이트 부분은, 상기 서브 게이트 부분의 상기 제2 방향에 따른 에지부에서 상기 소스/드레인 영역에 인접하게 배치되는 테일부를 포함하는 것을 특징으로 하는 집적회로 장치.
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