[go: up one dir, main page]

KR20200020269A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20200020269A
KR20200020269A KR1020180095752A KR20180095752A KR20200020269A KR 20200020269 A KR20200020269 A KR 20200020269A KR 1020180095752 A KR1020180095752 A KR 1020180095752A KR 20180095752 A KR20180095752 A KR 20180095752A KR 20200020269 A KR20200020269 A KR 20200020269A
Authority
KR
South Korea
Prior art keywords
busy
ready
semiconductor memory
memory device
temperature
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
KR1020180095752A
Other languages
English (en)
Inventor
김영균
이현우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180095752A priority Critical patent/KR20200020269A/ko
Priority to US16/298,604 priority patent/US20200057580A1/en
Priority to CN201910342701.6A priority patent/CN110838313A/zh
Publication of KR20200020269A publication Critical patent/KR20200020269A/ko
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/30—Monitoring
    • G06F11/3058—Monitoring arrangements for monitoring environmental properties or parameters of the computing system or of the computing system component, e.g. monitoring of power, currents, temperature, humidity, position, vibrations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computing Systems (AREA)
  • Quality & Reliability (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 제어 로직 및 온도 센서를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하며, 상기 주변 회로의 동작이 완료되었는지 여부를 나타내는 레디-비지 신호를 생성한다. 상기 온도 센서는 상기 반도체 메모리 장치의 온도를 측정한다. 상기 제어 로직은 상기 온도 센서에 의해 측정되는 온도 정보에 기초하여, 상기 레디-비지 신호를 생성한다.

Description

반도체 메모리 장치 및 그 동작 방법 {SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원 메모리 장치는 2차원 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
본 발명의 실시 예는 신뢰성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로, 제어 로직 및 온도 센서를 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 메모리 셀 어레이에 대한 동작을 수행한다. 상기 제어 로직은 상기 주변 회로의 동작을 제어하며, 상기 주변 회로의 동작이 완료되었는지 여부를 나타내는 레디-비지 신호를 생성한다. 상기 온도 센서는 상기 반도체 메모리 장치의 온도를 측정한다. 상기 제어 로직은 상기 온도 센서에 의해 측정되는 온도 정보에 기초하여, 상기 레디-비지 신호를 생성한다.
일 실시 예에서, 상기 온도 센서에 의해 측정되는 온도가 미리 결정된 기준 온도보다 높은 경우, 상기 제어 로직은 더미 비지 시간을 적용하여 상기 레디-비지 신호를 생성할 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 주변 회로의 동작이 완료된 이후 상기 더미 비지 시간동안 상기 레디-비지 신호의 비지 상태를 유지할 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 온도 정보에 기초하여 상기 레디-비지 신호를 생성하는 레디-비지 신호 생성기를 포함할 수 있다. 상기 레디-비지 신호 생성기는 기준 온도 저장부, 더미 비지 결정부 및 신호 생성부를 포함할 수 있다. 상기 기준 온도 저장부는 상기 기준 온도를 저장할 수 있다. 상기 더미 비지 결정부는 상기 온도 센서로부터 수신된 상기 온도 정보와 상기 기준 온도를 비교하여 더미 비지 활성화 신호를 생성할 수 있다. 상기 신호 생성부는 상기 더미 비지 활성화 신호에 기초하여 상기 레디-비지 신호를 생성할 수 있다.
일 실시 예에서, 상기 더미 비지 결정부는, 상기 온도 정보가 가리키는 온도가 상기 기준 온도보다 높은 경우, 상기 더미 비지 활성화 신호를 활성화할 수 있다. 한편, 상기 더미 비지 결정부는 상기 온도 정보가 가리키는 온도가 상기 기준 온도와 같거나 낮은 경우, 상기 더미 비지 활성화 신호를 비활성화할 수 있다.
일 실시 예에서, 상기 더미 비지 활성화 신호가 활성화 상태인 경우, 상기 신호 생성부는 상기 주변 회로의 동작 완료 시점부터 상기 더미 비지 시간 동안 대기한 이후에 상기 레디-비지 신호를 레디 상태로 천이 시킬 수 있다.
일 실시 예에서, 상기 더미 비지 활성화 신호가 비활성화 상태인 경우, 상기 신호 생성부는 상기 주변 회로의 동작 완료 시점에 상기 레디-비지 신호를 레디 상태로 천이 시킬 수 있다.
일 실시 예에서, 상기 제어 로직은 상기 온도 정보에 기초하여 상기 레디-비지 신호를 생성하는 레디-비지 신호 생성기를 포함할 수 있다. 상기 레디-비지 신호 생성기는 기준 온도 저장부, 더미 비지 결정부 및 신호 생성부를 포함할 수 있다. 상기 기준 온도 저장부는 복수의 기준 온도 구간 및 이에 각각 대응하는 복수의 더미 비지 시간을 포함하는 더미 비지 테이블을 저장할 수 있다. 상기 더미 비지 결정부는 상기 온도 센서로부터 수신된 상기 온도 정보를 상기 더미 비지 테이블과 비교하여 더미 비지 활성화 신호를 생성할 수 있다. 상기 신호 생성부는 상기 더미 비지 활성화 신호에 기초하여 상기 레디-비지 신호를 생성할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은, 컨트롤러로부터 동작 커맨드를 수신하는 단계, 상기 수신한 동작 커맨드에 따른 동작을 수행하는 단계 및 상기 반도체 메모리 장치의 온도에 따라, 상기 반도체 메모리 장치로부터 상기 컨트롤러로 출력되는 레디-비지 신호를 제어하는 단계를 포함한다.
일 실시 예에서, 상기 수신한 동작 커맨드에 따른 동작을 수행하는 단계 동안 상기 레디-비지 신호는 비지 상태를 유지할 수 있다.
일 실시 예에서, 상기 레디-비지 신호를 제어하는 단계는, 상기 반도체 메모리 장치의 온도를 확인하는 단계, 상기 반도체 메모리 장치의 온도를 미리 결정된 기준 온도와 비교하는 단계 및 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계는, 상기 반도체 메모리 장치의 온도가 상기 기준 온도보다 높은 경우, 미리 결정된 더미 비지 시간 동안 대기하는 단계 및 상기 레디-비지 신호를 상기 비지 상태에서 레디 상태로 천이 시키는 단계를 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계는, 상기 반도체 메모리 장치의 온도가 상기 기준 온도와 같거나 낮은 경우, 더미 비지 시간의 적용 없이 상기 레디-비지 신호를 상기 비지 상태에서 레디 상태로 천이 시키는 단계를 포함할 수 있다.
일 실시 예에서, 상기 레디-비지 신호를 제어하는 단계는, 상기 반도체 메모리 장치의 온도를 확인하는 단계, 상기 반도체 메모리 장치의 온도를 미리 결정된 더미 비지 테이블과 비교하는 단계 및 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 더미 비지 테이블은 복수의 기준 온도 구간 및 이에 각각 대응하는 복수의 더미 비지 시간을 포함할 수 있다.
일 실시 예에서, 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계에서는, 상기 반도체 메모리 장치의 온도가 속하는 기준 온도 구간에 대응하는 더미 비지 시간을 적용하여 상기 레디-비지 신호를 비지 상태에서 레디 상태로 천이시킬 수 있다.
일 실시 예에서, 상기 동작 커맨드는 프로그램 커맨드일 수 있다.
일 실시 예에서, 상기 동작 커맨드는 소거 커맨드일 수 있다.
본 발명의 실시 예에 의하면, 신뢰성이 향상된 반도체 메모리 장치 및 그 동작 방법을 제공할 수 있다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 나타내는 도면이다.
도 4는 도 2의 메모리 셀 어레이(110)의 다른 실시 예를 나타낸 도면이다.
도 5는 도 2의 메모리 셀 어레이(110)의 또다른 실시 예를 나타낸 도면이다.
도 6은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 7은 도 2의 레디-비지 신호 생성기의 예시적인 실시 예를 나타내는 블록도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 10은 도 9의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 11은 도 9의 단계(S150)의 다른 실시 예를 나타내는 순서도이다.
도 12는 더미 비지 테이블의 예시적인 실시 예를 나타내는 도면이다.
도 13은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 14는 도 13의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 이 때, 첨부된 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타내고 있음에 유의해야 한다. 또한 본 발명의 요지를 흐리게 할 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략할 것이다.
도 1은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 채널(CH)을 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
반도체 메모리 장치(100)는 레디-비지 신호 생성기(101)를 포함한다. 레디-비지 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 레디-비지 신호를 출력한다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다. 이 경우 레디-비지 신호는 "레디 상태"를 나타내는 값을 출력한다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다. 이 경우 레디-비지 신호는 "비지 상태"를 나타내는 값을 출력한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레디-비지 신호 생성기(101)는, 반도체 메모리 장치(100)의 내부 온도에 따라 레디-비지 신호가 비지 상태에서 레디 상태로 천이하는 시점을 조절한다. 따라서, 반도체 메모리 장치(100)의 온도가 상승하는 경우, 컨트롤러의 개입 없이 고온에 대응하는 동작이 가능하다.
도 2는 도 1의 반도체 메모리 장치(100)의 구조를 나타낸 블록도이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 로직(130), 인터페이스(140) 및 온도 센서(150)를 포함할 수 있다.
메모리 셀 어레이(110)는 소스 선택 라인들(SSL), 워드 라인들(WL) 및 그리고 드레인 선택 라인들(DSL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 입출력 회로(123)에 연결될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(200)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다.
반도체 메모리 장치(1300)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
도 3은 도 2의 메모리 셀 어레이(110)의 일 실시 예를 나타내는 도면이다. 도 3의 메모리 셀 어레이(110_1)는 도 2의 메모리 셀 어레이(110)의 일 실시 예를 나타낸다.
도 3을 참조하면, 메모리 셀 어레이(100_1)에 포함된 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제1 내지 제m 비트 라인들(BL1~BLm)에 공통 연결된다. 도 3에서, 설명의 편의를 위해 복수의 메모리 블록들(BLK1~BLKz) 중 제1 메모리 블록(BLK1)에 포함된 요소들이 도시되고, 나머지 메모리 블록들(BLK2~BLKz) 각각에 포함된 요소들은 생략된다. 나머지 메모리 블록들(BLK2~BLKz) 각각은 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
메모리 블록(BLK1)은 복수의 셀 스트링들(CS1_1~CS1_m)을 포함한다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다.
제1 내지 제m 셀 스트링들(CS1_1~CS1_m) 각각은 드레인 선택 트랜지스터(DST), 직렬 연결된 복수의 메모리 셀들(MC1~MCn) 및 소스 선택 트랜지스터(SST)를 포함한다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL1)에 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL1)에 연결된다. 드레인 선택 트랜지스터(DST)의 드레인 측은 해당 비트 라인에 연결된다. 제1 내지 제m 셀 스트링들(CS1_1~CS1_m)의 드레인 선택 트랜지스터들은 각각 제1 내지 제m 비트 라인들(BL1~BLm)에 연결된다. 소스 선택 트랜지스터(SST)의 소스 측은 공통 소스 라인(CSL)에 연결된다. 실시 예로서, 공통 소스 라인(CSL)은 제1 내지 제z 메모리 블록들(BLK1~BLKz)에 공통 연결될 수 있다.
드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 도 2의 행 라인들(RL)에 포함된다. 드레인 선택 라인(DSL1), 제1 내지 제n 워드 라인들(WL1~WLn), 및 소스 선택 라인(SSL1)은 어드레스 디코더(121)에 의해 제어된다. 공통 소스 라인(CSL)은 제어 로직(130)에 의해 제어된다. 제1 내지 제m 비트 라인들(BL1~BLm)은 읽기 및 쓰기 회로(123)에 의해 제어된다.
다시 도 2를 참조하면, 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
읽기 동작 시에, 어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압을 인가하고, 비선택된 워드 라인들에 읽기 전압보다 높은 패스 전압을 인가할 것이다.
실시 예에서, 반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 반도체 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가할 수 있다.
실시 예에서, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스(DCA)는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 반도체 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 반도체 메모리 장치(100)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 불 휘발성 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트 라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트 라인들(BL1~BLm)을 통해 페이지 데이터를 읽는다.
읽기 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 데이터 입출력 회로(124)로 출력한다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다. 프로그램 시에, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 읽기 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
온도 센서(150)는 반도체 메모리 장치(100) 내부에 실장되어, 반도체 메모리 장치(100)의 온도를 측정할 수 있다. 한편, 온도 센서(150)는 측정된 결과를 온도 정보(Tmp)로서 제어 로직(130)에 전달할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)에 연결될 수 있다. 제어 로직(130)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 레디-비지 신호 생성기(101)를 더 포함할 수 있다. 실시 예에서, 레디-비지 신호 생성기(101)는 반도체 메모리 장치(100)가 레디(ready) 상태에 해당하는지 비지(busy) 상태에 해당하는지 여부를 나타내는 내부 상태 신호를 출력한다. 예를 들어, 레디-비지 신호 생성기(101)는 내부 상태 신호를 인터페이스(140)로 출력할 수 있다. 인터페이스(140)는 수신한 내부 상태 신호에 따라 레디-비지 라인을 통해 레디 신호 또는 비지 신호 중 어느 하나의 신호를 출력할 수 있다.
반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 내부 동작을 완료하고 대기하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 레디 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작, 또는 소거 동작을 완료하였음을 의미할 수 있다.
반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 아직 내부 동작을 수행하고 있음을 의미할 수 있다. 예를 들면, 반도체 메모리 장치(100)가 비지 상태에 해당하는 것은 해당 반도체 메모리 장치(100)가 커맨드에 해당하는 프로그램 동작, 읽기 동작 또는 소거 동작을 아직 수행하고 있음을 의미한다.
레디-비지 신호 생성기(101)는 온도 센서(150)로부터 수신한 온도 정보(Tmp)에 기초하여 레디-비지 신호를 생성할 수 있다. 보다 구체적으로, 레디-비지 신호(101)는 온도 센서(150)에 의해 측정된 반도체 메모리 장치(100)의 온도가 일정한 기준 온도보다 높은 경우, 반도체 메모리 장치(100)의 특정 동작이 완료된 이후에 레디-비지 신호의 "비지 상태"를 더미 비지 시간 동안 유지할 수 있다. 레디-비지 신호 생성기(101)의 예시적인 구성 및 그 동작에 대해서는 도 7 내지 도 12를 참조하여 후술하기로 한다.
인터페이스(140)는 반도체 메모리 장치(100)와 외부 장치와의 데이터 통신을 인터페이싱할 수 있다. 인터페이스는 반도체 메모리 장치(100)의 종류에 따라 낸드 인터페이스 또는 노어 인터페이스를 포함할 수 있다.
인터페이스(140)는 제어 로직(130)에 포함된 레디-비지 신호 생성기(101)로부터 내부 상태 신호를 전달받아 레디-비지 라인을 통해 레디-비지 신호를 출력할 수 있다. 레디-비지 신호가 논리값 '하이'로서 디스에이블(disable) 된 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디-비지 신호가 논리값 '로우'로 인에이블(enable) 된 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 다른 예로서, 레디-비지 신호의 출력단이 하이 임피던스를 갖는 것은 반도체 메모리 장치(100)가 레디 상태에 해당함을 의미하고, 레디-비지 신호의 출력단이 로우 임피던스를 갖는 것은 반도체 메모리 장치(100)가 비지 상태에 해당함을 의미할 수 있다. 도 2에서, 레디-비지 신호 생성기(101)는 제어 로직(130)에 포함된 것으로 도시되었으나, 실시 예에 따라 반도체 메모리 장치(100) 제어 로직(130)과 별도로 위치하는 레디-비지 신호 생성기를 포함할 수 있다.
도 4는 도 2의 메모리 셀 어레이(110)의 다른 실시 예를 나타낸 도면이다.
도 4를 참조하면, 메모리 셀 어레이(110_2)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 도 4에서, 인식의 편의를 위해 제1 메모리 블록(BLK1)의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2~BLKz)의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2~BLKz)도 제1 메모리 블록(BLK1)과 마찬가지로 구성됨이 이해될 것이다.
도 4를 참조하면 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(BLK1) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제n 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라, 메모리 블록(BLK1)에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
도 5는 도 2의 메모리 셀 어레이(110)의 또다른 실시 예를 나타낸 도면이다.
도 5를 참조하면, 메모리 셀 어레이(110_3)는 복수의 메모리 블록들(BLK1'~BLKz')을 포함한다. 도 5에서, 인식의 편의를 위해 제1 메모리 블록(BLK1')의 내부 구성이 도시되고, 나머지 메모리 블록들(BLK2'~BLKz')의 내부 구성은 생략되어 있다. 제2 내지 제z 메모리 블록들(BLK2'~BLKz')도 제1 메모리 블록(BLK1')과 마찬가지로 구성됨이 이해될 것이다.
제1 메모리 블록(BLK1')은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 제1 메모리 블록(BLK1') 내에서, +X 방향으로 m개의 셀 스트링들이 배열된다. 도 5에서, +Y 방향으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제n 워드 라인들(WL1~WLn)에 연결된다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 셀 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(BLK1')에 저장된 데이터의 신뢰성은 향상된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLK1')은 도 4의 메모리 블록(BLK1)과 유사한 등가 회로를 갖는다.
도 6은 반도체 메모리 장치의 핀 구성(pin configuration)을 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 메모리 장치(100)는 복수의 라인들을 통해 외부 컨트롤러와 통신한다.
반도체 메모리 장치(100)는 칩 인에이블(CE#) 라인, 커맨드 래치 인에이블(CLE) 라인, 어드레스 래치 인에이블(ALE) 라인, 라이트 인에이블(WE#) 라인, 리드 인에이블(RE#) 라인, 레디-비지(RB#) 라인 및 데이터 입출력(DQ0~DQ7) 라인들을 통해 컨트롤러와 통신한다.
칩 인에이블(CE#) 라인은 해당 반도체 메모리 장치(100)가 동작 가능하다는 신호를 나타낸다. 칩 인에이블(CE#) 라인의 신호는 동일한 채널에 연결된 저장 장치들에 선택적으로 인가될 수 있다. 칩 인에이블(CE#) 라인의 신호는 로우(low)로 떨어지면서 해당 칩 내의 모든 동작이 가능함을 나타내고, 칩 인에이블(CE#) 라인 신호가 하이(high)이면 해당 칩은 대기(standby) 상태일 수 있다.
레디-비지(RB#) 라인 신호는 칩 내부에서 동작이 수행되는 동안 로우(low)로 떨어져 칩이 외부와 다른 신호를 주고받지 못하도록 하고, 하이(high) 상태면 칩이 레디(ready) 상태임을 나타낸다.
커맨드 래치 인에이블 신호(CLE)는 커맨드(CMD)가 저장 장치에 입력되는 동안 하이(high)가 된다. 어드레스 래치 인에이블 신호(ALE)는 어드레스(ADD)가 저장 장치에 입력되는 동안 때 하이(high)가 된다.
커맨드(CMD) 및 어드레스(ADD)는 라이트 인에이블 신호(WE#)가 하이(high)에서 로우(low)로 천이될 때 선택된 저장 장치에 입력된다.
라이트 인에이블 신호(WE#)는 커맨드 및 어드레스를 저장 장치에 로딩할 때 토글(toggle)되고, 리드 인에이블 신호(RE#)는 데이터를 컨트롤러로 로딩할 때 토글된다.
데이터 입출력(DQ0~DQ7) 라인들은 반도체 메모리 장치(100)로 커맨드, 어드레스 및 데이터를 입력하거나, 반도체 메모리 장치(100)로부터 컨트롤러로 데이터를 출력한다. 데이터가 8 비트로 구성되어 있으므로, 데이터 입출력(DQ0~DQ7) 라인들도 8개이다. 다만, 데이터 입출력 라인들의 수는 8개로 제한되지 않으며, 다양한 실시 예에서 16개 또는 32개로 확장될 수 있다.
본 발명의 실시 예에 따르면, 반도체 메모리 장치(100)의 온도에 따라, 레디-비지(RB#) 라인으로 출력되는 레디-비지 신호가 "비지 상태"에서 "레디 상태"로 천이되는 시점을 조절한다. 이에 따라, 컨트롤러(200)의 개입없이 반도체 메모리 장치(100)의 온도 상승에 따른 쓰로틀링을 수행할 수 있다.
통상적인 경우, 반도체 메모리 장치의 온도가 상승하는 경우 컨트롤러의 제어에 의해 쓰로틀링 동작을 수행한다. 예를 들어, 컨트롤러가 반도체 메모리 장치의 온도 정보를 수신할 수 있다. 반도체 메모리 장치의 온도가 특정 기준값 이상으로 상승한 경우, 컨트롤러는 일정 시간 동안 반도체 메모리 장치로 커맨드를 전달하는 것을 지연 또는 보류시킬 수 있다. 이에 따라 연속적인 동작에 의해 반도체 메모리 장치의 온도가 과도하게 상승하는 것을 방지한다. 이를 "쓰로틀링 동작"이라 한다.
다만 온도 상승에 따른 쓰로틀링 동작을 컨트롤러가 제어 및 관리하는 경우, 컨트롤러를 구성하는 난이도가 상승할 수 있다. 특히, 복수의 반도체 메모리 장치들, 즉 복수의 메모리 칩들을 포함하는 메모리 시스템에 있어서, 온도 상승에 따른 쓰로틀링 동작을 컨트롤러가 제어 및 관리하도록 구성하는데 필요한 비용이 상승할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 반도체 메모리 장치의 온도가 상승하는 경우 의도적으로 비지 시간을 길게 설정하도록 한다. 이에 따라, 컨트롤러의 개입 없이도 반도체 메모리 장치의 온도 상승에 따른 쓰로틀링 동작이 구현 가능하다. 특히, 복수의 반도체 메모리 장치들을 포함하는 메모리 시스템에 있어서, 각각의 반도체 메모리 장치가 온도 상승에 따른 쓰로틀링 동작을 개별적으로 수행할 수 있다. 이에 따라 컨트롤러에 의한 별도의 쓰로틀링 동작 없이도 메모리 시스템의 온도에 따른 동작 신뢰성을 향상시킬 수 있다.
도 7은 도 2의 레디-비지 신호 생성기의 예시적인 실시 예를 나타내는 블록도이다.
도 7을 참조하면, 레디-비지 신호 생성기(101)는 기준 온도 저장부(310), 더미 비지 결정부(330) 및 신호 생성부(350)를 포함할 수 있다.
기준 온도 저장부(310)는 더미 비지 시간을 적용할 것인지 여부를 결정하기 위한 기준 온도(Tref)를 저장할 수 있다. 기준 온도(Tref)는 필요에 따라 다양하게 결정될 수 있다. 예시적으로, 기준 온도 저장부(310)는 레지스터로 구성될 수 있다. 다른 예시로서, 기준 온도 저장부(310)는 고정 기억 장치(read-only memory, ROM)로 구성될 수도 있다.
더미 비지 결정부(330)는 온도 센서(150)로부터 온도 정보(Tmp)를 수신할 수 있다. 또한, 더미 비지 결정부(330)는 기준 온도 저장부(310)로부터 기준 온도(Tref)를 수신할 수 있다. 더미 비지 결정부(330)는 온도 정보(Tmp)가 가리키는 값을 기준 온도(Tref)와 비교하여 더미 비지 활성화 신호(DBE)를 생성할 수 있다. 더미 비지 활성화 신호(DBE)는 온도 정보(Tmp)가 가리키는 값과 기준 온도(Tref)와의 비교 결과에 따라 상이한 값을 가질 수 있다.
예를 들어, 온도 정보(Tmp)가 가리키는 값이 기준 온도(Tref)보다 높은 경우, 더미 비지 활성화 신호(DBE)는 "로우"상태로 활성화될 수 있다. 온도 정보(Tmp)가 가리키는 값이 기준 온도(Tref)와 같거나 그보다 낮은 경우, 더미 비지 활성화 신호(DBE)는 "하이"상태로 비활성화될 수 있다.
다른 예에서, 온도 정보(Tmp)가 가리키는 값이 기준 온도(Tref)보다 높은 경우, 더미 비지 활성화 신호(DBE)는 "하이"상태로 활성화될 수 있다. 온도 정보(Tmp)가 가리키는 값이 기준 온도(Tref)와 같거나 그보다 낮은 경우, 더미 비지 활성화 신호(DBE)는 "로우"상태로 비활성화될 수 있다.
신호 생성부(350)는 더미 비지 활성화 신호(DBE)에 기초하여 레디-비지 신호(RB#)를 생성할 수 있다.
더미 비지 활성화 신호(DBE)가 활성화된 경우, 이는 온도 센서(150)가 측정한 온도가 기준 온도(Tref)보다 높음을 의미한다. 따라서, 이 경우 신호 생성부(350)는 더미 비지 시간을 적용하여 레디-비지 신호를 생성할 수 있다. 즉, 반도체 메모리 장치(100)의 내부 동작이 완료된 후에 레디-비지 신호를 더미 비지 시간동안 "비지 상태"로 유지할 수 있다. 더미 비지 시간이 경과되면 레디-비지 신호가 "레디 상태"로 천이된다.
더미 비지 활성화 신호(DBE)가 비활성화된 경우, 이는 온도 센서(150)가 측정한 온도가 기준 온도(Tref)와 같거나 그보다 낮음을 의미한다. 따라서, 이 경우 신호 생성부(350)는 더미 비지 시간을 적용하지 않고 레디-비지 신호를 생성할 수 있다. 즉, 반도체 메모리 장치(100)의 내부 동작이 완료된 후에 레디-비지 신호를 즉시 "비지 상태"에서 "레디 상태"로 천이시킬 수 유지할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 8a 및 도 8b에서, 본 발명의 특징을 설명하기 위해 필수적인 신호만이 도시되었으며, 이외의 신호들은 도시의 편의를 위해 생략되었다.
도 8a 및 도 8b를 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치의 프로그램 동작이 도시되어 있다. 특히, 데이터 입출력 라인(DQ)의 신호, 칩 인에이블 라인(CE#)의 신호, 더미 비지 활성화 신호(DBE), 레디-비지 신호(RB#)가 도시되어 있다. 도 8a 및 도 8b의 데이터 입출력 라인(DQ)은 도 6에 도시된 데이터 입출력(DQ0~DQ7) 라인들을 간략히 나타낸 것이다.
시간(t0)에서, 컨트롤러(200)는 데이터 입출력 라인(DQ)을 통해 반도체 메모리 장치(100)로 프로그램 시작 커맨드(CMDPGM), 제1 어드레스(ADDR1), 제1 데이터(DATA1) 및 컨펌 커맨드(CMDCFR)를 순차적으로 전송할 수 있다. 프로그램 시작 커맨드(CMDPGM)가 반도체 메모리 장치(100)로 전송됨에 따라, 반도체 메모리 장치(100)는 프로그램 어드레스 및 데이터를 수신할 준비를 한다. 이후 제1 어드레스(ADDR1) 및 제1 데이터(DATA1)가 메모리 장치(100)로 전달된다. 제1 어드레스(ADDR1)는 제어 로직(130)으로 전달될 수 있다. 제1 데이터(DATA1)는 읽기 및 쓰기 회로(123)의 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장될 수 있다.
기간(t0~t1)동안 칩 인에이블 라인(CE#)은 활성화되고 레디-비지 신호(RB#)는 레디 상태를 유지한다. 한편, 더미 비지 활성화 신호는 "하이 상태"로 비활성화된다.
컨펌 커맨드(CMDCFR)가 반도체 메모리 장치(100)로 전달됨에 따라, 시간(t1)에서부터 반도체 메모리 장치(100)의 내부 프로그램 동작이 시작된다. 반도체 메모리 장치(100)의 내부 프로그램 동작이 시작되면 칩 인에이블 라인(CE#)은 비활성화되고 레디-비지 신호(RB#)는 비지 상태로 천이한다. 반도체 메모리 장치(100)의 내부 프로그램 동작은 프로그램 시간(tPROG) 동안 진행된다. 시간(t2)에서 내부 프로그램 동작이 완료된다. 한편, 시간(t2)에서 더미 비지 활성화 신호는 "하이 상태", 즉 비활성화 상태를 유지하므로, 도 7의 신호 생성부(350)는 더미 비지 시간을 적용하지 않고 즉시 레디-비지 신호(RB#)를 비지 상태에서 레디 상태로 천이시킨다. 이로써 시간(t2)에 제1 프로그램 동작이 완료된다.
한편, 프로그램 동작이 완료됨에 따라 시간(t2)부터 제2 프로그램 동작이 시작될 수 있다. 시간(t2)에서, 컨트롤러(200)는 데이터 입출력 라인(DQ)을 통해 반도체 메모리 장치(100)로 프로그램 시작 커맨드(CMDPGM), 제2 어드레스(ADDR2), 제2 데이터(DATA2) 및 컨펌 커맨드(CMDCFR)를 순차적으로 전송할 수 있다. 프로그램 시작 커맨드(CMDPGM)가 반도체 메모리 장치(100)로 전송됨에 따라, 반도체 메모리 장치(100)는 프로그램 어드레스 및 데이터를 수신할 준비를 한다. 이후 제2 어드레스(ADDR1) 및 제2데이터(DATA2)가 메모리 장치(100)로 전달된다. 제2 어드레스(ADDR2)는 제어 로직(130)으로 전달될 수 있다. 제2 데이터(DATA1)는 읽기 및 쓰기 회로(123)의 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장될 수 있다.
기간(t2~t3)동안 칩 인에이블 라인(CE#)은 활성화되고 레디-비지 신호(RB#)는 레디 상태를 유지한다. 한편, 더미 비지 활성화 신호는 "하이 상태"를 유지한다.
컨펌 커맨드(CMDCFR)가 반도체 메모리 장치(100)로 전달됨에 따라, 시간(t3)에서부터 반도체 메모리 장치(100)의 내부 프로그램 동작이 시작된다. 반도체 메모리 장치(100)의 내부 프로그램 동작이 시작되면 칩 인에이블 라인(CE#)은 비활성화되고 레디-비지 신호(RB#)는 비지 상태로 천이한다. 반도체 메모리 장치(100)의 내부 프로그램 동작은 프로그램 시간(tPROG) 동안 진행된다. 시간(t4)에서 내부 프로그램 동작이 완료된다.
한편, 내부 프로그램 동작이 수행되는 동안, 반도체 메모리 장치(100)의 온도가 상승하여 더미 비지 활성화 신호(DBE)가 "로우 상태", 즉 활성화 상태로 천이할 있다. 이 경우, 내부 프로그램이 완료되는 시점인 시간(t4)에서 더미 비지 활성화 신호(DBE)가 활성화 상태이므로 신호 생성부(350)는 더미 비지 시간(tDBMS)을 적용하여 레디-비지 신호(RB#)를 생성할 수 있다. 이에 따라 시간(t4)에서부터 더미 비지 시간(tDBMS) 동안 레디-비지 신호(RB#)의 비지 상태가 유지된다. 이후 더미 비지 시간(tDBMS)이 만료된 시간(t5)에서 레디-비지 신호(RB#)는 레디 상태로 천이한다.
도 8b를 참조하면, 도 8a의 시간(t5, A)에서부터의 동작이 도시되어 있다. 시간(t5)에서 제3 프로그램 동작이 수행된다. 이에 따라 반도체 메모리 장치(100)는 프로그램 시작 커맨드(CMDPGM), 제3 어드레스(ADDR3), 제3 데이터(DATA3) 및 컨펌 커맨드(CMDCFR)를 수신한다.
반도체 메모리 장치(100)가 고온을 유지하는 경우 더미 비지 활성화 신호(DBE)는 활성화 상태를 유지할 것이다. 따라서 시간(t6)에서부터 프로그램 시간(tPROG)동안 내부 프로그램 동작이 수행된 이후에, 시간(t7)에서부터 더미 비지 시간(tDBMS) 동안 레디-비지 신호(RB#)의 비지 상태가 유지될 것이다. 이후 더미 비지 시간(tDBMS)이 만료된 시간(t8)에서 레디-비지 신호(RB#)는 레디 상태로 천이한다.
이후 시간(t8)에서 제4 프로그램 동작이 수행된다. 이에 따라 반도체 메모리 장치(100)는 프로그램 시작 커맨드(CMDPGM), 제4 어드레스(ADDR4), 제4 데이터(DATA4) 및 컨펌 커맨드(CMDCFR)를 수신한다.
더미 비지 시간이 적용됨에 따라 반도체 메모리 장치(100)의 온도가 기준 온도보다 낮아질 수 있다. 이 경우 더미 비지 활성화 신호(DBE)는 비활성화 상태로 천이할 것이다.
시간(t9)에서부터 프로그램 시간(tPROG)동안 내부 프로그램 동작이 수행된 이후에, 시간(t10)에서 레디-비지 신호(RB#)는 비지 상태에서 레디 상태로 바로 천이될 것이다.
상술한 바와 같이, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법에 의하면, 반도체 메모리 장치의 온도에 따라 선택적으로 더미 비지 시간을 적용한다. 이에 따라 컨트롤러의 제어없이 반도체 메모리 장치 자체적으로 온도 상승에 따른 쓰로틀링 동작을 수행할 수 있다.
도 8a 및 도 8b에서는 프로그램 동작을 예시적으로 설명하였으나, 본 발명의 실시 예에 따른 반도체 메모리 장치 및 그 동작 방법은 이에 한정되지 않는다. 예를 들어, 소거 동작 또는 읽기 동작에 있어서도 위와 같은 방식으로 온도에 따라 더미 비지 시간을 선택적으로 적용할 수 있음을 알 수 있을 것이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 나타내는 순서도이다.
도 9를 참조하면, 반도체 메모리 장치(100)의 동작 방법은 컨트롤러로부터 동작 커맨드를 수신하는 단계(S110), 수신한 커맨드에 따른 동작을 시작하는 단계(S130) 및 동작 완료시, 반도체 메모리 장치(100)의 온도에 따라 레디-비지 신호를 제어하는 단계(S150)를 포함한다.
단계(S110)에서 수신하는 동작 커맨드는 프로그램 커맨드일 수 있다. 다른 예에서, 동작 커맨드는 리드 커맨드 또는 소거 커맨드일 수 있다.
단계(S130)에서, 수신한 커맨드에 따른 내부 동작을 시작한다. 도 8a 및 도 8b의 예시를 참조하면, 단계(S130)에서 내부 프로그램 동작을 시작할 것이다.
이후 단계(S150)에서, 더미 비지 활성화 신호에 기초하여 레디-비지 신호를 제어할 수 있다. 단계(S150)의 예시적인 실시 예에 대해서는 도 10 및 도 11을 참조하여 더욱 자세히 후술하기로 한다.
도 10은 도 9의 단계(S150)의 일 실시 예를 나타내는 순서도이다.
도 10을 참조하면, 반도체 메모리 장치(100)의 온도에 따라 레디-비지 신호를 제어하는 단계(S150)는 수신한 커맨드에 따른 동작의 완료 여부를 확인하는 단계(S210)로 시작한다. 동작 완료를 판단(S220)한 결과 완료되지 않은 경우 단계(S210)로 다시 돌아갈 것이다.
동작 완료를 판단(S220)한 결과 완료된 경우 반도체 메모리 장치(100)의 온도를 확인한다(S230). 일 실시 예에서, 단계(S230)에서 온도 센서(150)가 반도체 메모리 장치(100)의 온도를 측정하여 온도 정보(Tmp)로서 더미 비지 결정부(330)로 전달하고, 더미 비지 결정부(330)는 수신한 온도 정보(Tmp)를 확인할 수 있다.
다른 실시 예에서, 단계(S230)이전의 임의의 시점에서 온도 센서(150)가 반도체 메모리 장치(100)의 온도를 측정하여 온도 정보(Tmp)로서 더미 비지 결정부(330)로 전달하고, 더미 비지 결정부(330)는 수신한 온도 정보(Tmp)를 저장할 수 있다. 예를 들어, 온도 센서(150)는 미리 결정된 주기에 따라 온도 정보(Tmp)를 주기적으로 더미 비지 결정부(330)로 전달할 수 있다. 이 경우, 더미 비지 결정부(330)는 수신한 온도 정보(Tmp)를 저장하기 위한 저장 수단, 예를 들어 레지스터를 포함할 수 있다. 이후 단계(S230)에서 더미 비지 결정부(330)는 저장하고 있는 온도 정보(Tmp)를 확인할 수 있다.
이후 반도체 메모리 장치의 온도를 기준 온도와 비교한다(S240). 비교 결과 반도체 메모리 장치의 온도가 기준 온도보다 높은 경우, 미리 결정된 비지 시간동안 대기한다(S250). 단계(S250)는 더미 비지 시간(tDMBS)동안 레디-비지 신호를 "비지 상태"로 유지함으로써 수행할 수 있다. 더미 비지 시간(tDMBS)이 경과하면, 레디-비지 신호를 "레디 상태"로 설정한다(S260).
한편, 반도체 메모리 장치의 온도를 기준 온도와 비교한 결과 반도체 메모리 장치의 온도가 기준 온도와 같거나 이보다 낮은 경우, 더미 비지 시간을 적용하지 않고 곧바로 레디-비지 신호를 "레디 상태"로 설정한다(S260).
도 11은 도 9의 단계(S150)의 다른 실시 예를 나타내는 순서도이다.
도 11을 참조하면, 반도체 메모리 장치(100)의 온도에 따라 레디-비지 신호를 제어하는 단계(S150)는, 반도체 메모리 장치의 온도를 확인하는 단계(S305)로 시작한다. 일 실시 예에서, 단계(S305)에서 온도 센서(150)가 반도체 메모리 장치(100)의 온도를 측정하여 온도 정보(Tmp)로서 더미 비지 결정부(330)로 전달하고, 더미 비지 결정부(330)는 수신한 온도 정보(Tmp)를 확인할 수 있다. 다른 실시 예에서, 단계(S305)이전의 임의의 시점에서 온도 센서(150)가 반도체 메모리 장치(100)의 온도를 측정하여 온도 정보(Tmp)로서 더미 비지 결정부(330)로 전달하고, 더미 비지 결정부(330)는 수신한 온도 정보(Tmp)를 저장할 수 있다. 예를 들어, 온도 센서(150)는 미리 결정된 주기에 따라 온도 정보(Tmp)를 주기적으로 더미 비지 결정부(330)로 전달할 수 있다. 이후 단계(S305)에서 더미 비지 결정부(330)는 저장하고 있는 온도 정보(Tmp)를 확인할 수 있다.
이후 수신한 커맨드에 따른 동작의 완료 여부를 확인한다(S310)로 시작한다. 동작 완료를 판단(S320)한 결과 완료되지 않은 경우 단계(S310)로 다시 돌아갈 것이다.
이후 반도체 메모리 장치의 온도를 기준 온도와 비교한다(S340). 비교 결과 반도체 메모리 장치의 온도가 기준 온도보다 높은 경우, 미리 결정된 비지 시간동안 대기한다(S350). 단계(S350)는 더미 비지 시간(tDMBS)동안 레디-비지 신호를 "비지 상태"로 유지함으로써 수행할 수 있다. 더미 비지 시간(tDMBS)이 경과하면, 레디-비지 신호를 "레디 상태"로 설정한다(S360).
한편, 반도체 메모리 장치의 온도를 기준 온도와 비교한 결과 반도체 메모리 장치의 온도가 기준 온도와 같거나 이보다 낮은 경우, 더미 비지 시간을 적용하지 않고 곧바로 레디-비지 신호를 "레디 상태"로 설정한다(S360).
도 10의 실시 예에서, 수신한 커맨드에 따른 동작의 완료 여부를 먼저 확인하고(S210), 이후에 반도체 메모리 장치의 온도를 확인한다(S230). 반면, 도 11의 실시 예에서, 먼저 반도체 메모리 장치의 온도를 확인하고(S305), 이후에 수신한 커맨드에 따른 동작의 완료 여부를 확인한다(S310). 도 10 및 도 11에 도시된 실시 예들에 나타난 바와 같이, 반도체 메모리 장치의 온도를 확인하는 시점은 다양하게 결정될 수 있다.
도 12는 더미 비지 테이블의 예시적인 실시 예를 나타내는 도면이다.
도 12를 참조하면 더미 비지 테이블은 복수의 온도 구간들(T1~T2, T2~T3, T3~T4, T4~T5)및 대응하는 더미 비지 시간들(tD1, tD2, tD3, tD4)을 포함한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치에 의하면, 온도 센서(150)로부터 수신되는 온도 정보(Tmp)의 값에 따라 복수의 더미 비지 시간들(tD1, tD2, tD3, tD4)이 적용될 수 있다. 이를 위해, 기준 온도 저장부(310)는 복수의 기준 온도들을 저장할 수 있다. 예를 들어, 기준 온도 저장부(310)는 비교를 위한 온도들(T1, T2, T3, T4, T5)을 기준 온도(Tref)로서 저장할 수 있다.
더미 비지 결정부(330)는 온도 센서(150)로부터 수신되는 온도 정보(Tmp)가 가리키는 값을 기준 온도(Tref)로서 제공되는 온도들(T1, T2, T3, T4, T5)과 비교하여, 적용될 더미 비지 시간을 결정할 수 있다. 일 실시 예에서, 온도 정보(Tmp)가 가리키는 값이 높을수록 더미 비지 시간 또한 길게 결정될 수 있다. 예를 들어, 온도(T1)보다 온도(T2)가 높고, 온도(T2)보다 온도(T3)가 높으며, 온도(T3)보다 온도(T4)가 높고, 온도(T4)보다 온도(T5)가 높은 경우, 더미 비지 시간(tD1)보다 더미 비지 시간(tD2)이 길고, 더미 비지 시간(tD2)보다 더미 비지 시간(tD3)이 길며, 더미 비지 시간(tD3)보다 더미 비지 시간(tD4)이 길고, 더미 비지 시간(tD4)보다 더미 비지 시간(t5)이 길 수 있다.
도 13은 도 2의 반도체 메모리 장치를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 13을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1300) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1300)는 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1300)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1300)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1300)의 리드, 프로그램, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1300) 및 호스트(Host) 사이의 버퍼 메모리 중 어느 하나로서 이용된다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)의 읽기 동작, 프로그램 동작, 소거 동작, 그리고 배경(background) 동작을 제어하도록 구성된다. 프로세싱 유닛(1220)은 반도체 메모리 장치(1300)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세싱 유닛(1220)은 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세싱 유닛(1220)은 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 반도체 메모리 장치(1300)에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세싱 유닛(1220)은 리드 동작 시 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세싱 유닛(1220)은 디랜더마이징 시드를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세싱 유닛(1220)은 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
호스트 인터페이스(1230)는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1240)는 반도체 메모리 장치(1300)과 인터페이싱한다. 예를 들면, 메모리 인터페이스(1240)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(1300)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 에러 정정 블록(1250)은 독출한 페이지 데이터에 대해 에러 정정 코드를 이용하여 오류를 정정할 수 있다. 에러 정정 블록(1250)은 LDPC(low density parity check) code, BCH (Bose, Chaudhri, Hocquenghem) Code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation), 해밍 코드(hamming code) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
읽기 동작 시, 에러 정정 블록(1250)은 독출된 페이지 데이터의 오류를 정정할 수 있다. 독출된 페이지 데이터에 정정 가능한 비트 수를 초과하는 에러 비트들이 포함된 경우 디코드는 실패할 수 있다. 페이지 데이터에 정정 가능한 비트 수보다 같거나 작은 에러 비트들이 포함된 경우 디코드는 성공할 수 있다. 디코드의 성공은 해당 읽기 커맨드가 패스(pass)되었음을 나타낸다. 디코드의 실패는 해당 읽기 커맨드가 실패(fail)하였음을 나타낸다. 디코드가 성공될 때 컨트롤러(1200)는 에러가 정정된 페이지 데이터를 호스트로 출력한다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1300)은 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(1300) 또는 메모리 시스템은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1300) 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline integrated circuit (SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 14는 도 13의 메모리 시스템의 응용 예(2000)를 보여주는 블록도이다.
도 14를 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 14에서, 복수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 13을 참조하여 설명된 반도체 메모리 장치(1300) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 13을 참조하여 설명된 컨트롤러(1200)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 14에서, 하나의 채널에 복수의 반도체 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 반도체 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.
도 15는 도 14를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 15를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 15에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 15에서, 도 14를 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 13을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 실시 예로서, 컴퓨팅 시스템(3000)은 도 13 및 도 14를 참조하여 설명된 메모리 시스템(1000, 2000)들을 모두 포함하도록 구성될 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 청구범위뿐 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
100: 반도체 메모리 장치 101: 레디-비지 신호 생성기
110: 메모리 셀 어레이 120: 주변 회로
121: 어드레스 디코더 122: 전압 생성부
123: 읽기 및 쓰기 회로 124: 데이터 입출력 회로
130: 제어 로직 140: 인터페이스
150: 온도 센서 200: 컨트롤러
310: 기준 온도 저장부 330: 더미 비지 결정부
350: 레디-비지 신호 생성부

Claims (18)

  1. 반도체 메모리 장치로서:
    복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 대한 동작을 수행하는 주변 회로;
    상기 주변 회로의 동작을 제어하며, 상기 주변 회로의 동작이 완료되었는지 여부를 나타내는 레디-비지 신호를 생성하는 제어 로직; 및
    상기 반도체 메모리 장치의 온도를 측정하는 온도 센서를 포함하고,
    상기 제어 로직은 상기 온도 센서에 의해 측정되는 온도 정보에 기초하여, 상기 레디-비지 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 온도 센서에 의해 측정되는 온도가 미리 결정된 기준 온도보다 높은 경우, 상기 제어 로직은 더미 비지 시간을 적용하여 상기 레디-비지 신호를 생성하는 것을 특징으로 하는, 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제어 로직은, 상기 주변 회로의 동작이 완료된 이후 상기 더미 비지 시간동안 상기 레디-비지 신호의 비지 상태를 유지하는 것을 특징으로 하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제어 로직은 상기 온도 정보에 기초하여 상기 레디-비지 신호를 생성하는 레디-비지 신호 생성기를 포함하고, 상기 레디-비지 신호 생성기는:
    상기 기준 온도를 저장하는 기준 온도 저장부;
    상기 온도 센서로부터 수신된 상기 온도 정보와 상기 기준 온도를 비교하여 더미 비지 활성화 신호를 생성하는 더미 비지 결정부; 및
    상기 더미 비지 활성화 신호에 기초하여 상기 레디-비지 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 더미 비지 결정부는,
    상기 온도 정보가 가리키는 온도가 상기 기준 온도보다 높은 경우, 상기 더미 비지 활성화 신호를 활성화하고,
    상기 온도 정보가 가리키는 온도가 상기 기준 온도와 같거나 낮은 경우, 상기 더미 비지 활성화 신호를 비활성화하는 것을 특징으로 하는, 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 더미 비지 활성화 신호가 활성화 상태인 경우, 상기 신호 생성부는 상기 주변 회로의 동작 완료 시점부터 상기 더미 비지 시간 동안 대기한 이후에 상기 레디-비지 신호를 레디 상태로 천이 시키는 것을 특징으로 하는, 반도체 메모리 장치.
  7. 제5 항에 있어서, 상기 더미 비지 활성화 신호가 비활성화 상태인 경우, 상기 신호 생성부는 상기 주변 회로의 동작 완료 시점에 상기 레디-비지 신호를 레디 상태로 천이 시키는 것을 특징으로 하는, 반도체 메모리 장치.
  8. 제3 항에 있어서, 상기 제어 로직은 상기 온도 정보에 기초하여 상기 레디-비지 신호를 생성하는 레디-비지 신호 생성기를 포함하고, 상기 레디-비지 신호 생성기는:
    복수의 기준 온도 구간 및 이에 각각 대응하는 복수의 더미 비지 시간을 포함하는 더미 비지 테이블을 저장하는 기준 온도 저장부;
    상기 온도 센서로부터 수신된 상기 온도 정보를 상기 더미 비지 테이블과 비교하여 더미 비지 활성화 신호를 생성하는 더미 비지 결정부; 및
    상기 더미 비지 활성화 신호에 기초하여 상기 레디-비지 신호를 생성하는 신호 생성부를 포함하는 것을 특징으로 하는, 반도체 메모리 장치.
  9. 컨트롤러로부터 동작 커맨드를 수신하는 단계;
    상기 수신한 동작 커맨드에 따른 동작을 수행하는 단계; 및
    반도체 메모리 장치의 온도에 따라, 상기 반도체 메모리 장치로부터 상기 컨트롤러로 출력되는 레디-비지 신호를 제어하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  10. 제9 항에 있어서, 상기 수신한 동작 커맨드에 따른 동작을 수행하는 단계 동안 상기 레디-비지 신호는 비지 상태를 유지하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 레디-비지 신호를 제어하는 단계는:
    상기 반도체 메모리 장치의 온도를 확인하는 단계;
    상기 반도체 메모리 장치의 온도를 미리 결정된 기준 온도와 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서,
    상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계는:
    상기 반도체 메모리 장치의 온도가 상기 기준 온도보다 높은 경우, 미리 결정된 더미 비지 시간 동안 대기하는 단계; 및
    상기 레디-비지 신호를 상기 비지 상태에서 레디 상태로 천이 시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  13. 제11 항에 있어서,
    상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계는:
    상기 반도체 메모리 장치의 온도가 상기 기준 온도와 같거나 낮은 경우, 더미 비지 시간의 적용 없이 상기 레디-비지 신호를 상기 비지 상태에서 레디 상태로 천이 시키는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  14. 제10 항에 있어서, 상기 레디-비지 신호를 제어하는 단계는:
    상기 반도체 메모리 장치의 온도를 확인하는 단계;
    상기 반도체 메모리 장치의 온도를 미리 결정된 더미 비지 테이블과 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계를 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  15. 제14 항에 있어서, 상기 더미 비지 테이블은 복수의 기준 온도 구간 및 이에 각각 대응하는 복수의 더미 비지 시간을 포함하는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 비교 결과에 기초하여 상기 레디-비지 신호를 제어하는 단계에서는, 상기 반도체 메모리 장치의 온도가 속하는 기준 온도 구간에 대응하는 더미 비지 시간을 적용하여 상기 레디-비지 신호를 비지 상태에서 레디 상태로 천이시키는 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  17. 제9 항에 있어서, 상기 동작 커맨드는 프로그램 커맨드인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
  18. 제9 항에 있어서, 상기 동작 커맨드는 소거 커맨드인 것을 특징으로 하는, 반도체 메모리 장치의 동작 방법.
KR1020180095752A 2018-08-16 2018-08-16 반도체 메모리 장치 및 그 동작 방법 Pending KR20200020269A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180095752A KR20200020269A (ko) 2018-08-16 2018-08-16 반도체 메모리 장치 및 그 동작 방법
US16/298,604 US20200057580A1 (en) 2018-08-16 2019-03-11 Semiconductor memory device and operating method thereof
CN201910342701.6A CN110838313A (zh) 2018-08-16 2019-04-26 半导体存储器装置及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180095752A KR20200020269A (ko) 2018-08-16 2018-08-16 반도체 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20200020269A true KR20200020269A (ko) 2020-02-26

Family

ID=69524045

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180095752A Pending KR20200020269A (ko) 2018-08-16 2018-08-16 반도체 메모리 장치 및 그 동작 방법

Country Status (3)

Country Link
US (1) US20200057580A1 (ko)
KR (1) KR20200020269A (ko)
CN (1) CN110838313A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7055084B2 (ja) * 2018-09-20 2022-04-15 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の制御方法
TWI681278B (zh) * 2019-04-11 2020-01-01 群聯電子股份有限公司 溫度控制電路、記憶體儲存裝置及溫度控制方法
JP2022187220A (ja) * 2021-06-07 2022-12-19 キオクシア株式会社 メモリシステム
KR20230021455A (ko) * 2021-08-05 2023-02-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
EP4390650A4 (en) * 2021-10-25 2024-12-25 Samsung Electronics Co., Ltd. ELECTRONIC DEVICE COMPRISING UFS STORAGE DEVICE, METHOD, COMPUTER-READABLE NON-TRANSITORY STORAGE MEDIUM, AND UFS CARD

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2120189B1 (en) * 2007-01-30 2013-01-16 Panasonic Corporation Nonvolatile storage device, nonvolatile storage system, and access device
CN101578614A (zh) * 2007-01-30 2009-11-11 松下电器产业株式会社 非易失性存储装置、非易失性存储系统及存取装置
CN101859082A (zh) * 2009-04-06 2010-10-13 株式会社东芝 图像形成装置的电源供给单元以及图像形成装置
TWI430094B (zh) * 2011-09-22 2014-03-11 Phison Electronics Corp 記憶體儲存裝置、記憶體控制器與溫度管理方法
US9405720B2 (en) * 2013-03-15 2016-08-02 Atmel Corporation Managing wait states for memory access
KR102251810B1 (ko) * 2014-09-30 2021-05-13 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치에 대한 제어 방법
KR102336730B1 (ko) * 2015-09-30 2021-12-07 에스케이하이닉스 주식회사 상태 신호를 출력하는 반도체 메모리 장치 및 그것의 동작 방법

Also Published As

Publication number Publication date
US20200057580A1 (en) 2020-02-20
CN110838313A (zh) 2020-02-25

Similar Documents

Publication Publication Date Title
CN107025923B (zh) 半导体存储器装置及其操作方法
KR102643658B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
US9679660B1 (en) Semiconductor memory device and operating method thereof
KR20200020269A (ko) 반도체 메모리 장치 및 그 동작 방법
KR102603243B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102408482B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US11269551B2 (en) Semiconductor memory device and method of operating the same
CN109979513B (zh) 半导体存储器装置及其操作方法
KR20180019345A (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR20190052441A (ko) 메모리 컨트롤러 및 그 동작 방법
KR102665270B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102608815B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
CN111477258B (zh) 半导体存储器装置、控制器以及两者的操作方法
KR20190012571A (ko) 메모리 장치 및 그 동작 방법
KR102632452B1 (ko) 반도체 메모리 장치 및 그 동작 방법
CN116246692A (zh) 存储装置、主机装置及存储装置和主机装置的操作方法
CN112346651A (zh) 用于半导体存储器器件的控制器及其操作方法
US10658049B2 (en) Memory controller and method of operating the same
US11132148B2 (en) Semiconductor memory device and a method of operating the same
US11556281B2 (en) Semiconductor memory device and controller

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180816

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20210813

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20180816

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20230417

Patent event code: PE09021S01D