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KR20190140160A - 반도체 패키지 - Google Patents

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KR20190140160A
KR20190140160A KR1020180066598A KR20180066598A KR20190140160A KR 20190140160 A KR20190140160 A KR 20190140160A KR 1020180066598 A KR1020180066598 A KR 1020180066598A KR 20180066598 A KR20180066598 A KR 20180066598A KR 20190140160 A KR20190140160 A KR 20190140160A
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KR
South Korea
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disposed
semiconductor chip
layer
encapsulant
core
Prior art date
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Ceased
Application number
KR1020180066598A
Other languages
English (en)
Inventor
이용군
김진수
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180066598A priority Critical patent/KR20190140160A/ko
Priority to TW107136713A priority patent/TW202002196A/zh
Priority to US16/169,656 priority patent/US20190378775A1/en
Publication of KR20190140160A publication Critical patent/KR20190140160A/ko
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Abstract

본 개시는 제1 및 제2 관통홀을 갖는 코어부재, 상기 코어부재의 제1 관통홀에 배치되는 수동부품, 상기 코어부재의 제2 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 상기 수동부품의 적어도 일부를 봉합하며, 제1 열전도도를 갖는 제1 봉합재, 상기 반도체 칩의 적어도 일부를 봉합하며, 상기 제1 열전도도보다 높은 제2 열전도도를 갖는 제2 봉합재, 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 칩 및 수동부품을 포함하는 반도체 패키지에 관한 것이다.
반도체 패키지는 형상적인 측면에서 경박단소를 지속적으로 추구하고 있으며, 기능적인 측면에서는 복합화 및 다기능화를 요구하는 SiP(System in Package) 패키지를 추구하고 있다. 이를 위하여 다수의 칩 및 부품을 하나의 패키지에 실장하는 기술에 대한 관심이 지속적으로 높아지고 있다.
특히, 통신 모듈이나 네트워크 모듈과 같이 고주파 신호를 취급하는 부품을 포함하는 반도체 패키지에서는, 전기적 특성의 열화를 방지하면서도 방열 특성을 우수하게 구현하기 위한 구조가 요구되고 있다.
본 개시의 여러 목적 중 하나는 반도체 칩 및 수동부품을 포함하면서도 방열 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 패키지에 있어서, 반도체 칩 및 수동부품을 열전도도가 다른 물질로 봉합하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는 제1 및 제2 관통홀을 갖는 코어부재, 상기 코어부재의 제1 관통홀에 배치되는 수동부품, 상기 코어부재의 제2 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩, 상기 수동부품의 적어도 일부를 봉합하며, 제1 열전도도를 갖는 제1 봉합재, 상기 반도체 칩의 적어도 일부를 봉합하며, 상기 제1 열전도도보다 높은 제2 열전도도를 갖는 제2 봉합재, 및 상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함한다.
본 개시의 여러 효과 중 일 효과로서 방열 특성이 향상된 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11a 내지 도 11i는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도들이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도면을 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체 칩(2220) 상에 감광성 절연물질(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 반도체 칩과 수동부품의 실장 면적을 최소화하고, 반도체 칩과 수동부품간 전기적 경로를 최소화하면서도, 방열 특성 및 전기적 특성이 확보된 반도체 패키지를 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는 제1 및 제2 관통홀(110Ha, 110Hb)을 갖는 코어부재(110), 제1 및 제2 관통홀(110Ha, 110Hb)의 내측벽에 배치되는 제1 및 제2 금속층(115a, 115b), 코어부재(110)의 제1 관통홀(110Ha)에 배치되는 적어도 하나의 수동부품(125), 코어부재(110)의 제2 관통홀(110Hb)에 배치되며, 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩(120), 코어부재(110) 및 수동부품(125)의 적어도 일부를 봉합하는 제1 봉합재(130a), 코어부재(110) 및 반도체 칩(120)의 적어도 일부를 봉합하는 제2 봉합재(130b), 코어부재(110), 수동부품(125) 및 반도체 칩(120)의 활성면 상에 배치된 연결부재(140), 코어부재(110) 상에 배치되는 백사이드 배선구조체(190), 백사이드 배선구조체(190) 상에 배치된 백사이드 패시베이션층(155), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치된 언더범프금속층(160), 및 패시베이션층(150) 상에 배치되며 언더범프금속층(160)과 연결된 전기연결구조체(170)를 포함한다.
최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체 칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
반면, 일례에 따른 반도체 패키지(100A)는 다수의 수동부품(125)이 반도체 칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 메인보드와 같은 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체 칩(120)과 수동부품(125) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다.
또한, 일례에 따른 반도체 패키지(100A)는 다수의 수동부품(125)과 반도체 칩(120)을 별도의 제1 및 제2 봉합재(130a, 130b)로 봉합함으로써, 방열 특성이 향상될 수 있다. 반도체 칩(120) 및 수동부품(125)은 방열량이 서로 다르기 때문에, 하나의 봉합재로 봉합하는 경우 방열이 효율적이지 않은 문제가 발생한다. 특히, 수동부품(125)의 경우, 봉합재 물질에 따라 인덕터 및 커패시터와 같은 부품 특성에 영향을 주어 RF 특성과 같은 전기적 특성이 저하되는 경우가 발생할 수 있다. 하지만, 일례에 따른 팬-아웃 반도체 패키지(100A)의 경우, 수동부품(125) 및 반도체 칩(120)을 열전도도가 다른 제1 및 제2 봉합재(130a, 130b)로 각각 봉합하여, 방열 특성과 전기적 특성을 동시에 확보할 수 있다.
제1 봉합재(130a)는 제1 열전도도를 갖고, 제2 봉합재(130b)는 상기 제1 열전도도보다 높은 제2 열전도도를 갖는다. 상대적으로 발열량이 큰 능동부품인 반도체 칩(120)을 봉합하는 제2 봉합재(130b)가, 수동부품(125)을 봉합하는 제1 봉합재(130b)보다 열전도도가 크도록 함으로써, 반도체 패키지(100A) 전체의 방열 특성을 향상시킬 수 있다. 또한, 수동부품(125)을 봉합하는 제1 봉합재(130b)는 전기적 특성에 영향을 주는 물질, 예컨대 금속 필러 등을 포함하지 않도록 함으로써, 전기적 특성도 확보할 수 있다. 제1 및 제2 봉합재(130a, 130b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
이하, 일례에 따른 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
코어부재(110)는 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 제1 및 제2 봉합재(130a, 130b)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 다수의 제1 및 제2 관통홀(110Ha, 110Hb)을 가진다. 제1 및 제2 관통홀(110Ha, 110Hb)은 각각 물리적으로 이격되어 배치될 수 있다. 제1 관통홀(110Ha)은 코어부재(110)를 관통하며, 제1 관통홀(110Ha) 내에는 수동부품(125)이 배치될 수 있다. 도 10에 도시된 것과 같이, 수동부품(125)은 제1 관통홀(110Ha)의 벽면과 소정거리로 이격되어 배치되며, 제1 관통홀(110Ha)의 벽면으로 둘러싸일 수 있으나, 이에 한정되지는 않는다. 제2 관통홀(110Hb)은 코어부재(110) 및 제1 봉합재(130a)를 관통하며, 제2 관통홀(110Hb) 내에는 반도체 칩(120)이 배치될 수 있다. 반도체 칩(120)은 제2 관통홀(110Hb)의 벽면과 소정거리로 이격되어 배치되며, 제2 관통홀(110Hb)의 벽면으로 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 필요에 따라서는 코어부재(110)를 생략할 수 있으나, 코어부재(110)를 가지는 경우가 본 개시에서 의도하는 보드레벨 신뢰성 확보에 보다 유리할 수 있다.
코어부재(110)는 코어 절연층(111), 코어 절연층(111)의 양면에 배치되는 배선층(112), 및 코어 절연층(111)을 관통하여 상하의 배선층(112)을 연결하는 코어 비아(113)를 포함한다. 따라서, 코어 절연층(111)의 양면에 배치되는 배선층(112)은 코어 비아(113)를 통하여 전기적으로 연결된다.
코어 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 코어부재(110)는 지지부재로 역할할 수 있다.
배선층(112)은 반도체 칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 접속단자 패드 등을 포함할 수 있다.
코어 비아(113)는 서로 다른 층에 형성된 배선층(112)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 코어 비아(113) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 코어 비아(113)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다.
제1 및 제2 금속층(115a, 115b)은 제1 및 제2 관통홀(110Ha, 110Hb)의 내측벽에 각각 배치될 수 있다. 제1 및 제2 금속층(115a, 115b)은 도 10에 도시된 것과 같이, 각각 수동부품(125) 및 반도체 칩(120)을 둘러싸도록 배치될 수 있으며, 적어도 일 영역에서 코어부재(110)의 배선층(112) 및 백사이드 배선구조체(190)의 백사이드 금속층(192a, 192b) 중 적어도 일부와 연결될 수 있다. 제1 및 제2 금속층(115a, 115b)은 수동부품(125) 및 반도체 칩(120)의 EMI 차폐 효과와 방열 효과의 향상을 위하여 도입될 수 있다. 제1 및 제2 금속층(115a, 115b)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. 제1 및 제2 금속층(115a, 115b)은 공지의 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다. 제1 및 제2 금속층(115a, 115b)은 그라운드로 이용될 수도 있으며, 이 경우 연결부재(140)의 재배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다.
반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있으나, 이에 한정되는 것은 아니다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체 칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막이 더 형성될 수 있으며, 상기 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
수동부품(125)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor)나 LICC(Low Inductance Chip Capacitor)와 같은 커패시터(capacitor), 파워 인덕터(Power Inductor)와 같은 인덕터(inductor), 비즈(bead) 등일 수 있다. 수동부품(125)은 서로 다른 크기 및 두께를 가질 수 있다. 또한, 수동부품(125)은 반도체 칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 반도체 패키지(100A)는 서로 다른 공정에서 수동부품(125)과 반도체 칩(120)을 봉합하므로, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125)의 개수는 특별히 한정되지 않으며, 도면에 도시된 것보다 많거나 적을 수도 있다.
제1 봉합재(130a)는 제1 관통홀(110Ha)의 적어도 일부를 채우며, 하나 이상의 수동부품(125)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 수동부품(125)의 적어도 일부를 감싸는 형태이면 무방하다. 제1 봉합재(130a)는 수동부품(125)의 상면의 적어도 일부를 덮을 수 있으며, 제1 관통홀(110Ha)의 벽면 및 복수의 수동부품(125)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 제1 봉합재(130a)는 코어부재(110) 상으로 연장되어 코어부재(110) 상에 배치될 수 있으며, 코어 절연층(111)의 상면과 접촉할 수 있다.
제2 봉합재(130b)는 제2 관통홀(110Hb)의 적어도 일부를 채우며, 반도체 칩(120)을 봉합한다. 봉합형태는 특별히 제한되지 않으며, 반도체 칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 제2 봉합재(130b)는 코어부재(110) 및 반도체 칩(120)의 비활성면의 적어도 일부를 덮을 수 있으며, 제2 관통홀(110Hb)의 벽면 및 반도체 칩(120)의 측면 사이의 공간의 적어도 일부를 채울 수 있다. 한편, 제2 봉합재(130b)가 제2 관통홀(110Hb)을 채움으로써, 구체적인 물질에 따라 반도체 칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 제2 봉합재(130b)는 이와 같이 반도체 칩(120)의 상부에 배치되면서, 수동부품(125) 및 코어부재(110)의 상부로 연장되어, 수동부품(125) 및 코어부재(110) 상의 제1 봉합재(130a) 상에 배치될 수 있다. 따라서, 수동부품(125) 및 코어부재(110) 상에는 제1 및 제2 봉합재(130a, 130b)가 순차적으로 적층되어 배치될 수 있으며, 반도체 칩(120) 상에는 제2 봉합재(130b)만 배치될 수 있다.
제1 및 제2 봉합재(130a, 130b)는 다른 재료를 포함할 수 있으며, 이에 의해 서로 다른 열전도성을 가질 수 있다. 상술한 것과 같이, 제2 봉합재(130b)는 제1 봉합재(130b)보다 높은 열전도도를 가질 수 있다. 따라서, 제1 및 제2 봉합재(130a, 130b) 사이의 경계가 확인될 수 있다.
연결부재(140)는 반도체 칩(120)의 접속패드(122)를 재배선할 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체 칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 코어부재(110), 수동부품(125), 및 반도체 칩(120)의 활성면 상에 배치된 제1 절연층(141a), 제1 절연층(141a) 상에 배치된 제1 재배선층(142a), 제1 재배선층(142a)과 반도체 칩(120)의 접속패드(122)를 연결하고 제1 재배선층(142a)과 수동부품(125)을 연결하는 제1 비아(143a), 제1 절연층(141a) 상에 배치된 제2 절연층(141b), 제2 절연층(141b) 상에 배치된 제2 재배선층(142b), 및 제2 절연층(141b)을 관통하며 제1 및 제2 재배선층(142a, 142b)을 연결하는 제2 비아(143b)를 포함한다. 제1 및 제2 재배선층(142a, 142b)은 반도체 칩(120)의 접속패드(122) 및 수동부품(125)과 전기적으로 연결된다. 연결부재(140)는 도면에 도시한 것 보다 많은 수의 절연층, 재배선층, 및 비아를 포함할 수 있다.
절연층(141a, 141b)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141a, 141b)은 각각 감광성 절연층일 수 있다. 절연층(141a, 141b)이 감광성의 성질을 가지는 경우, 절연층(141a, 141b)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143a, 143b)의 파인 피치를 달성할 수 있다. 절연층(141a, 141b)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141a, 141b)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141a, 141b)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다. 도면에 도시한바 보다 더 많은 수의 절연층이 형성될 수 있음은 물론이다.
재배선층(142a, 142b)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142a, 142b)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 재배선층(142a, 142b)은 비아패드 패턴, 전기연결구조체 패드 패턴 등을 포함할 수 있다.
비아(143a, 143b)는 서로 다른 층에 형성된 재배선층(142a, 142b), 접속패드(122), 수동부품(125) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 비아(143a, 143b) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143a, 143b)는 각각 도전성 물질로 완전히 충전되거나, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 형상이 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
백사이드 배선구조체(190)는 제1 봉합재(130a) 상에 배치된 제1 백사이드 금속층(192a), 제1 및 제2 봉합재(130a, 130b) 또는 제2 봉합재(130b)를 관통하며 코어부재(110)의 배선층(112) 또는 제1 백사이드 금속층(192a)과 연결되는 백사이드 비아(193), 및 제2 봉합재(130b) 상에 배치되며 백사이드 비아(193)와 연결되는 제2 백사이드 금속층(192b)을 포함할 수 있다. 제1 백사이드 금속층(192a)은 적어도 일측에서 제1 및 제2 금속층(115a, 115b)과 연결될 수 있다. 백사이드 비아(193)는 코어부재(110)의 배선층(112)과 연결되는 경우와 제1 백사이드 금속층(192a)과 연결되는 경우 서로 다른 깊이로 형성될 수 있다. 제2 백사이드 금속층(192b)은 반도체 칩(120) 및 수동부품(125)의 상부에 배치되어, EMI 차폐 효과 및 방열 효과를 더욱 향상시킬 수 있다. 백사이드 금속층(192a, 192b) 및 백사이드 비아(193)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 백사이드 금속층(192a, 192b) 및 백사이드 비아(193) 중 적어도 일부는 그라운드로 이용될 수도 있으며, 이 경우 제1 및 제2 금속층(115a, 115b)을 거쳐 연결부재(140)의 재배선층(142a, 142b) 중 그라운드와 전기적으로 연결될 수 있다. 백사이드 비아(193)는 반도체 칩(120) 및 수동부품(125)을 따라 도시되지 않은 방향으로 연장되는 트렌치 비아 또는 라인 비아의 형상을 가질 수 있다. 이 경우, 백사이드 비아(193)는 제2 백사이드 금속층(192b)과 함께, 반도체 칩(120) 및 수동부품(125)의 상부를 완전히 차폐하여, EMI 차폐 효과를 더욱 향상시킬 수 있다. 백사이드 비아(193)의 형상은 도시된 단면에서 테이퍼 형상일 수 있으며, 연결부재(140)의 비아(143a, 143b)와 반대되는 방향의 테이퍼 형상일 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 제2 재배선층(142b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다. 백사이드 배선구조체(190) 상에도 백사이드 패시베이션층(155)이 형성될 수 있다. 백사이드 패시베이션층(155)은 백사이드 금속층(192a, 192b)을 보호할 수 있다. 패시베이션층(150) 및 백사이드 패시베이션층(155)은 서로 동일한 물질을 포함함으로써, 대칭의 효과로 열팽창계수(CTE)를 제어하는 역할을 수행할 수도 있다.
언더범프금속층(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 제2 재배선층(142b)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결구조체(170) 중 적어도 하나는 반도체 칩(120)의 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체 칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
도 11a 내지 도 11i는 도 9의 반도체 패키지의 개략적인 제조 일례를 나타낸 공정도들이다.
도 11a를 참조하면, 코어부재(110)를 준비하고, 코어부재(110)의 상하면을 관통하는 제1 관통홀(110Ha)을 형성하고 제1 관통홀(110Ha)의 내측벽에 제1 금속층(115a)을 형성한다. 제1 관통홀(110Ha)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 다만, 이에 한정되는 것은 아니며, 코어 절연층(111)의 재료에 따라서 연마용 입자를 이용하는 샌드 블라스트법, 플라스마를 이용한 드라이 에칭법 등에 의하여 수행될 수도 있다. 제1 관통홀(110H)의 크기, 모양 등은 실장될 수동부품(125)의 크기, 모양, 개수 등에 맞게 설계한다. 제1 금속층(115a)은 도금공정으로 형성할 수 있으며, 코어부재(110)의 배선층(112) 및 코어 비아(113)와 함께 형성될 수도 있다. 제1 금속층(115a)은 코어부재(110)의 상하면에서 배선층(112)과 연결될 수 있다. 배선층(112)의 일부가 제1 금속층(115a)을 이루는 것으로 해석될 수도 있으며, 이 경우 제1 금속층(115a)은 배선층(112) 중 특히 제1 관통홀(110Ha)의 내측벽에 배치되는 영역을 지칭할 수 있다.
도 11b를 참조하면, 코어부재(110)의 일측에 점착필름(180)을 부착하고, 제1 관통홀(110H) 내에 수동부품(125)을 배치한다. 점착필름(180)은 코어부재(110)를 고정할 수 있으면 어느 것이나 사용이 가능하며, 제한되지 않는 일례로서 공지의 테이프 등이 사용될 수 있다. 공지의 테이프의 예로서는 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 들 수 있다. 수동부품(125)은, 예를 들면, 제1 관통홀(110H) 내의 점착필름(180) 상에 수동부품(125)을 부착하는 방법으로 배치한다.
도 11c를 참조하면, 제1 봉합재(130a)를 이용하여 수동부품(125)을 봉합하고, 점착필름(180)을 박리한다. 제1 봉합재(130a)는 코어부재(110) 및 수동부품(125)의 적어도 상면을 봉합하며, 제1 관통홀(110H) 내의 공간을 채운다. 제1 봉합재(130a)는 공지의 방법으로 형성될 수 있으며, 예를 들면, 제1 봉합재(130a)의 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다. 또는, 점착필름(180) 상에 수동부품(125)을 봉합할 수 있도록 제1 봉합재(130a)를 도포한 후 경화하여 형성할 수도 있다. 경화에 의하여 수동부품(125)은 고정되게 된다. 라미네이션 방법으로는, 예를 들면, 고온에서 일정시간 가압한 후 감압하여 실온까지 식히는 핫 프레스 후, 콜드 프레스에서 식혀 작업 툴을 분리하는 방법 등이 이용될 수 있다. 도포 방법으로는, 예를 들면, 스퀴즈로 잉크를 도포하는 스크린 인쇄법, 잉크를 안개화하여 도포하는 방식의 스프레이 인쇄법 등을 이용할 수 있다. 점착필름(180)의 박리 방법은 특별히 제한되지 않으며, 공지의 방법으로 수행이 가능하다. 예를 들면, 점착필름(180)으로 열처리에 의해 부착력이 약화되는 열처리 경화성 접착 테이프, 자외선 조사에 의해 부착력이 약화되는 자외선 경화성 접착 테이프 등을 사용한 경우에는, 점착필름(180)을 열처리하여 부착력을 약화시킨 이후에 수행하거나, 또는 점착필름(180)에 자외선을 조사하여 부착력을 약화시킨 이후에 수행할 수 있다.
도 11d를 참조하면, 코어부재(110) 및 제1 봉합재(130a)의 상하면을 관통하는 제2 관통홀(110Hb)을 형성하고 제2 관통홀(110Hb)의 내측벽에 제2 금속층(115b)을 형성하며, 제1 봉합재(130a) 상에 제1 백사이드 금속층(192a)을 형성한다. 제2 관통홀(110Hb)은 기계적 드릴 및/또는 레이저 드릴로 형성할 수 있다. 제2 관통홀(110Hb)은 제1 관통홀(110Ha)과 이격되도록 형성될 수 있으며, 제2 관통홀(110Hb)의 크기, 모양 등은 실장될 반도체 칩(120)의 크기, 모양, 개수 등에 맞게 설계한다. 제2 금속층(115b)은 도금공정으로 형성할 수 있으며, 코어부재(110)의 상면 및/또는 하면 상에서 배선층(112)과 연결될 수 있다. 상기 도금공정에서, 도금 물질은 제2 금속층(115b)으로부터 제1 봉합재(130a) 상으로 연장되어 형성되어, 제1 백사이드 금속층(192a)을 이룰 수 있다.
도 11e를 참조하면, 코어부재(110)의 일측에 점착필름(185)을 부착하고, 제2 관통홀(110Hb) 내에 반도체 칩(120)을 배치한다. 반도체 칩(120)은, 예를 들면, 제2 관통홀(110Hb) 내의 점착필름(185) 상에 반도체 칩(120)을 부착하는 방법으로 배치한다. 반도체 칩(120)은 접속패드(122)가 점착필름(185)에 부착되도록 페이스-다운(face-down) 형태로 배치한다.
도 11f를 참조하면, 제2 봉합재(130b)를 이용하여 반도체 칩(120)을 봉합하고, 점착필름(185)을 박리한다. 제2 봉합재(130b)는 코어부재(110) 및 반도체 칩(120)의 적어도 비활성면을 봉합하며, 제2 관통홀(110Hb) 내의 공간을 채운다. 제2 봉합재(130b)는 코어부재(110) 및 수동부품(125) 상에서 제1 봉합재(130a)를 덮도록 형성될 수 있다. 제2 봉합재(130b)의 형성 공정 및 점착필름(185)의 박리 공정은 도 11c를 참조하여 상술한 제1 봉합재(130a)의 형성 공정 및 점착필름(180)의 박리 공정에 대한 설명이 동일하게 적용될 수 있다.
도 11g를 참조하면, 점착필름(185)을 제거한 코어부재(110), 반도체 칩(120)의 활성면, 및 수동부품(125)의 하면 상에 연결부재(140)의 제1 절연층(141a), 제1 재배선층(142a), 및 제1 비아(143a)를 형성한다. 제1 절연층(141a)은 감광성 절연물질(PID)의 라미네이션 등으로 형성하고, 포토 비아로 비아홀을 형성한 후, 도금공정으로 제1 재배선층(142a) 및 제1 비아(143a)를 형성할 수 있다.
도 11h를 참조하면, 연결부재(140)의 제2 절연층(141b), 제2 비아(143b), 및 제2 재배선층(142b)을 형성하고, 제1 및 제2 봉합재(130a, 130b)를 관통하는 백사이드 비아(193) 및 제2 봉합재(130b) 상의 제2 백사이드 금속층(192b)을 형성한다. 이에 의해, 연결부재(140) 및 백사이드 배선구조체(190)가 최종적으로 형성될 수 있다. 실시예들에 따라, 연결부재(140)를 먼저 형성한 후 백사이드 배선구조체(190)의 백사이드 비아(193) 및 제2 백사이드 금속층(192b)을 형성하거나, 제2 비아(143b) 및 제2 재배선층(142b)을 각각 백사이드 비아(193) 및 제2 백사이드 금속층(192b)과 동시에 형성할 수 있다.
도 11i를 참조하면, 제2 재배선층(142b)을 덮는 패시베이션층(150)을 형성하고, 패시베이션층(150)에 제2 재배선층(142b) 중 적어도 일부를 노출시키는 개구부를 형성하고, 상기 개구부 상에 언더범프금속층(160)을 형성한다. 또한, 제2 봉합재(130b) 및 백사이드 배선구조체(190) 상에도 백사이드 패시베이션층(155)을 형성한다. 패시베이션층(150)은 패시베이션층(150)의 전구체를 라미네이션 한 후 경화시키는 방법, 패시베이션층(150)의 형성 물질을 도포한 후 경화시키는 방법 등을 통하여 형성할 수 있다. 백사이드 패시베이션층(155)도 동일하게 형성할 수 있으며, 패시베이션층(150)과 동시에 형성하거나, 별도 공정으로 형성할 수 있다. 언더범프금속층(160)은 공지의 메탈화 방법으로 형성할 수 있다.
다음으로, 도 9를 함께 참조하면, 언더범프금속층(160) 상에 전기연결구조체(170)를 형성한다. 전기연결구조체(170)의 형성방법은 특별히 한정되지 않으며, 그 구조나 형태에 따라 당해 기술분야에 잘 알려진 공지의 방법에 의하여 형성할 수 있다. 전기연결구조체(170)는 리플로우(reflow)에 의하여 고정될 수 있으며, 고정력을 강화시키기 위하여 전기연결구조체(170)의 일부는 패시베이션층(150)에 매몰되고 나머지 부분은 외부로 노출되도록 함으로써 신뢰도를 향상시킬 수 있다. 경우에 따라서는, 언더범프금속층(160)까지만 형성할 수도 있으며, 이후 공정은 구매 고객 社에서 별도의 공정으로 필요에 따라 형성할 수 있다.
한편, 일련의 과정은 대량생산에 용이하도록 대용량 사이즈의 코어부재(110)를 준비한 후에 상술한 과정을 통하여 복수의 패키지(100A)를 제조하고, 그 후 소잉(Sawing) 공정을 통하여 개별적인 패키지(100A)로 싱귤레이션 하는 공정을 포함하여 수행될 수도 있다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는, 제2 봉합재(130b)가 열전도성 필러(135)를 더 포함한다. 예를 들어, 제1 및 제2 봉합재(130a, 130b)는 동일한 수지계 절연물질을 사용하면서, 제2 봉합재(130b)는 열전도성 필러를 더 포함할 수 있으며, 이에 의해 제2 봉합재(130b)는 제1 봉합재(130a)보다 높은 열전도도를 가질 수 있다. 예를 들어, 상기 열전도성 필러가 도전성 물질을 포함하는 경우에도, 봉합 물질에 따라 전기적 특성에 영향을 받는 고주파 수동부품을 포함하는 수동부품(125)은 이러한 필러를 포함하지 않는 제1 봉합재(120a)로 봉합되므로, 전기적 특성의 열화가 발생하지 않는다.
상기 열전도성 필러는 탄소계 필러, 금속필러, 금속 화합물 필러, 수지계 필러, 및 무기필러 중 적어도 하나를 포함할 수 있다. 상기 탄소계 필러는 탄소나노튜브, 그래핀, 그래핀 옥사이드, 그라파이트, 카본블랙, 및 탄소-금속 복합체 중 적어도 하나를 포함할 수 있다. 상기 금속필러는 니켈(Ni), 아연(Zn), 마그네슘(Mg), 은(Ag), 및 구리(Cu) 중 적어도 하나의 금속 입자를 포함할 수 있다. 상기 무기필러는 질화알루미늄, 알루미나, 질화붕소, 실리카, 탄화규소, 산화마그네슘, 산화아연, 및 티타니아 중 적어도 하나를 포함할 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는, 백사이드 배선구조체(190)가 제1 및 제2 백사이드 금속층(192a, 192b) 및 제1 및 제2 백사이드 비아(193a, 193b)를 포함한다. 즉, 반도체 패키지(100C)는 제2 백사이드 금속층(192b)과 연결되는 제2 백사이드 비아(193b) 외에, 제1 봉합재(130a)의 적어도 일부를 관통하며 코어부재(110)의 배선층(112)과 제1 백사이드 금속층(192a)을 연결하는 제1 백사이드 비아(193a)를 더 포함한다. 제1 백사이드 비아(193a)는 제1 백사이드 금속층(192a)의 형성 전에 형성될 수 있다. 제1 및 제2 백사이드 비아(193a, 193b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100D)는, 백사이드 배선구조체(190)가 백사이드 금속층(192) 및 백사이드 비아(193)를 포함한다. 즉, 반도체 패키지(100D)는 제2 봉합재(130b) 상의 백사이드 금속층(192) 및 제1 및 제2 봉합재(130a, 130b)를 관통하여 백사이드 금속층(192)과 코어부재(110)의 배선층(112)을 연결하는 백사이드 비아(193)를 포함한다. 백사이드 비아(193)는 반도체 칩(120) 및 수동부품(125)을 따라 도시되지 않는 방향으로 연장되는 라인 비아 또는 트렌치 비아일 수 있다. 그 외에 다른 구성이나 제조 방법에 대한 설명은 상술한 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바 생략한다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100E)는 코어부재(110)가, 연결부재(140)와 접하는 제1 코어 절연층(111a), 연결부재(140)와 접하며 제1 코어 절연층(111a)에 매립된 제1 배선층(112a), 제1 코어 절연층(111a)의 제1 배선층(112a)이 매립된측의 반대측 상에 배치된 제2 배선층(112b), 제1 코어 절연층(111a) 상에 배치되며 제2 배선층(112b)을 덮는 제2 절연층(111b), 및 제2 절연층(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2 배선층(112a, 112b)과 제2 및 제3 배선층(112b, 112c)은 각각 제1 및 제2 절연층(111a, 111b)을 관통하는 제1 및 제2 코어 비아(113a, 113b)를 통하여 전기적으로 연결된다.
제1 배선층(112a)은 제1 코어 절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1 배선층(112a)이 제1 코어 절연층(111a)의 내부로 리세스되어 제1 코어 절연층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 제1 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다. 코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다.
제1 코어 비아(113a)를 위한 홀을 형성할 때 제1 배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1 코어 비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1 코어 비아(113a)는 제2 배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2 코어 비아(113b)를 위한 홀을 형성할 때 제2 배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2 코어 비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2 코어 비아(113b)는 제3 배선층(112c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 구성, 예를 들면, 도 9 등을 통하여 설명한 제1 및 제2 봉합재(130a, 130b)에 대한 내용 등도 다른 일례에 따른 반도체 패키지(100E)에 적용될 수 있으며, 자세한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
도 16은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100F)는, 코어부재(110)가 제1 코어 절연층(111a), 제1 코어 절연층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b), 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 절연층(111b), 제2 절연층(111b) 상에 배치된 제3 재배선층(112c), 제1 코어 절연층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 절연층(111c), 및 제3 절연층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 코어 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3 코어 비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1 코어 절연층(111a)은 제2 절연층(111b) 및 제3 절연층(111c)보다 두께가 두꺼울 수 있다. 제1 코어 절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 코어 절연층(111b) 및 제3 코어 절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1 코어 절연층(111a)은 제2 코어 절연층(111b) 및 제3 코어 절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1 코어 절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 코어 절연층(111c) 및 제3 코어 절연층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 코어 절연층(111a)을 관통하는 제1 코어 비아(113a)는 제2 및 제3 코어 절연층(111b, 111c)을 관통하는 제2 및 제3 코어 비아(113b, 113c)보다 직경이 클 수 있다. 코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142a, 142b, 142c)의 두께보다 두꺼울 수 있다.
그 외에 다른 구성, 예를 들면, 도 9 등을 통하여 설명한 제1 및 제2 봉합재(130a, 130b)에 대한 내용 등도 다른 일례에 따른 반도체 패키지(100F)에 적용될 수 있으며, 자세한 설명은 상술한 반도체 패키지(100A) 등에서 설명한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례라는 표현은 서로 동일한 실시예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100, 200: 반도체 패키지
100A~100E: 반도체 패키지 110: 코어부재
111, 112a, 112b, 112c: 코어 절연층 112a, 112b, 112c, 112d: 배선층
113, 113a, 113b, 113c: 코어 비아 120: 반도체 칩
121: 바디 122: 접속패드
125: 수동부품 130a, 130b: 봉합재
140: 연결부재 141a, 141b: 절연층
142a, 142b: 재배선층 143a, 143b: 비아
150: 패시베이션층 155: 백사이드 패시베이션층
160: 언더범프금속층 170: 전기연결구조체
180, 185: 점착필름 190: 백사이드 배선구조체

Claims (16)

  1. 제1 및 제2 관통홀을 갖는 코어부재;
    상기 코어부재의 제1 관통홀에 배치되는 수동부품;
    상기 코어부재의 제2 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
    상기 수동부품의 적어도 일부를 봉합하며, 제1 열전도도를 갖는 제1 봉합재;
    상기 반도체 칩의 적어도 일부를 봉합하며, 상기 제1 열전도도보다 높은 제2 열전도도를 갖는 제2 봉합재; 및
    상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제2 봉합재는 열전도성 필러를 더 포함하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 열전도성 필러는 탄소계 필러, 금속필러, 금속 화합물 필러, 수지계 필러, 및 무기필러 중 적어도 하나를 포함하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제1 및 제2 봉합재는 상기 코어부재 상에 순차적으로 적층되어 배치되는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 봉합재는 상기 수동부품의 상부로 연장되어, 상기 제1 봉합재 상에 배치되는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 제1 및 제2 봉합재를 관통하여 상기 코어부재의 배선층과 연결되는 백사이드 비아; 및
    상기 백사이드 비아 상에 배치되는 백사이드 금속층을 더 포함하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 백사이드 비아는 일 방향으로 연장되는 라인 형상을 갖는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 봉합재 상에 배치되는 제1 백사이드 금속층 및 상기 제2 봉합재 상에 배치되는 제2 백사이드 금속층을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 제1 및 제2 관통홀의 내측벽을 따라 배치되는 금속층을 더 포함하는 반도체 패키지.
  10. 제1 항에 있어서,
    상기 제2 관통홀은 상기 코어부재 및 상기 제1 봉합재를 관통하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 코어부재는, 제1 코어 절연층, 상기 연결부재와 접하며 상기 제1 코어 절연층에 매립된 제1 배선층, 및 상기 제1 코어 절연층의 상기 제1 배선층이 매립된측의 반대측 상에 배치된 제2 배선층을 포함하며,
    상기 제1 및 제2 배선층은 상기 접속패드와 전기적으로 연결되는 반도체 패키지.
  12. 제11 항에 있어서,
    상기 코어부재는, 상기 제1 코어 절연층 상에 배치되며 상기 제2 배선층을 덮는 제2 코어 절연층, 및 상기 제2 코어 절연층 상에 배치된 제3 배선층을 더 포함하며,
    상기 제3 배선층은 상기 접속패드와 전기적으로 연결되는 반도체 패키지.
  13. 제1 항에 있어서,
    상기 코어부재는, 제1 코어 절연층, 및 상기 제1 코어 절연층의 양면에 배치된 제1 배선층 및 제2 배선층을 포함하며,
    상기 제1 및 제2 배선층은 상기 접속패드와 전기적으로 연결되는 반도체 패키지.
  14. 제13 항에 있어서,
    상기 코어부재는, 상기 제1 코어 절연층 상에 배치되며 상기 제1 배선층을 덮는 제2 코어 절연층, 및 상기 제2 코어 절연층 상에 배치된 제3 배선층을 더 포함하며,
    상기 제3 배선층은 상기 접속패드와 전기적으로 연결되는 반도체 패키지.
  15. 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체 칩;
    상기 반도체 칩과 나란히 배치되는 수동부품;
    수동부품의 적어도 일부를 봉합하며, 제1 열전도도를 갖는 제1 봉합재;
    상기 반도체 칩의 적어도 일부를 봉합하며, 상기 제1 열전도도보다 높은 제2 열전도도를 갖는 제2 봉합재; 및
    상기 반도체 칩의 활성면 상에 배치되며, 상기 반도체 칩의 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 반도체 패키지.
  16. 제15 항에 있어서,
    상기 제2 봉합재는 상기 제1 봉합재의 상부로 연장되는 반도체 패키지.
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