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KR20190126924A - 트렌치형 전력 트랜지스터 - Google Patents

트렌치형 전력 트랜지스터 Download PDF

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KR20190126924A
KR20190126924A KR1020197031328A KR20197031328A KR20190126924A KR 20190126924 A KR20190126924 A KR 20190126924A KR 1020197031328 A KR1020197031328 A KR 1020197031328A KR 20197031328 A KR20197031328 A KR 20197031328A KR 20190126924 A KR20190126924 A KR 20190126924A
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KR
South Korea
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region
gate
trench
source
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KR1020197031328A
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젠동 마오
유안린 유안
레이 리우
웨이 리우
루이 왕
이 공
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수 조우 오리엔탈 세미컨덕터 콤퍼니 리미티드
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Priority claimed from CN201711058205.5A external-priority patent/CN109755289B/zh
Priority claimed from CN201711058078.9A external-priority patent/CN109755310B/zh
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

트렌치형 전력 트랜지스터는, 소스, 드레인, 제1 게이트, 제2 게이트, 바디 다이오드 및 바디영역 컨택트 다이오드를 포함하고, 바디 다이오드와 바디영역 컨택트 다이오드는 직렬로 연결되며, 제1 게이트는 게이트 전압을 통해 제1 전류채널의 턴온 및 턴오프를 제어하고, 제2 게이트는 소스와 연결되어 소스 전압에 의해 제2 전류채널의 턴온 및 턴오프를 제어한다.

Description

트렌치형 전력 트랜지스터
본 출원은, 출원일자가 2017년 11월 1일이고 출원번호가 201711058078.9인 중국특허출원; 출원일자가 2017년 11월 1일이고 출원번호가 201711058085.9인 중국특허출원; 및 출원일자가 2017년 11월 1일이고 출원번호가 201711058205.5인 중국특허출원의 우선권을 주장하며, 상기 출원의 전부 내용은 인용하는 방식으로 본 출원에 결합된다.
본 출원은 반도체 전력 소자 기술분야에 관한 것이며, 특히 트렌치형 전력 트랜지스터(trench-type power transistor)에 관한 것이다.
도 1에 나타난 바와 같이, 관련기술의 트렌치형 전력 트랜지스터의 단면구조는 n형 드레인영역(drain region)(31), 및 n형 드레인영역(31) 위에 배치된 n형 드리프트영역(drift region)(30)을 포함하고, 여기서, n형 드레인영역(31)은 드레인 금속 컨택트층(70)을 통해 드레인 전압에 연결되고; n형 드리프트영역(30) 내에는 복수 개의 p형 바디영역(body region)(33)이 형성되며, p형 바디영역(33)과 n형 드리프트영역(30) 사이에는 트렌치형 전력 트랜지스터에서 기생하는 바디 다이오드(body diode) 구조가 형성된다. p형 바디영역(33) 내에는 p형 바디영역 컨택트영역(38)이 형성되고, p형 바디영역 컨택트영역(38)의 도핑농도가 p형 바디영역(33)의 도핑농도의 최대 피크값보다 높음으로써, p형 바디영역 컨택트영역(38)과 소스 금속 컨택트층(47)은 옴 접촉구조를 형성하며; p형 바디영역(33) 내에서, p형 바디영역 컨택트영역(38)의 양측 각각에는 n형 소스영역(source region)(34)이 형성된다. 인접한 2개의 p형 바디영역(33) 사이에 배치되되 n형 드리프트영역(30) 내로 함몰된 게이트 트렌치(gate trench)에 있어서, 게이트 트렌치 내에는 게이트 유전체층(Gate dielectric layer)(35) 및 게이트(36)가 형성되고, 게이트(36)는 게이트 전압을 통해 전류 채널의 턴온/턴오프를 제어한다. 절연 유전체층(50)은 금속층 사이를 격리시키기 위한 층간 절연층이다.
도 2의 개략도에서 나타낸 바와 같이, 도 1에 도시된 트렌치형 전력 트랜지스터의 등가회로는 드레인(101), 소스(102), 게이트(103), 및 전력 트랜지스터에서의 고유(intrinsic) 기생구조인 바디 다이오드(104)를 포함하며, 트렌치형 전력 트랜지스터의 작동 메커니즘(mechanism)은 아래와 같다: 1) 게이트-소스 전압(gate-source voltage, Vgs)이 트렌치형 전력 트랜지스터의 문턱 전압(threshold voltage, Vth)보다 작고 드레인-소스 전압(drain-source voltage, Vds)이 0V보다 큰 경우, 트렌치형 전력 트랜지스터는 OFF 상태가 되고; 2) 게이트-소스 전압(Vgs)이 트렌치형 전력 트랜지스터의 문턱 전압(Vth)보다 크고 드레인-소스 전압(Vds)이 0V보다 큰 경우, 트렌치형 전력 트랜지스터는 순방향(forward)으로 ON되며, 이때, 전류는 드레인으로부터 게이트가 제어하는 전류 채널을 거쳐 소스로 흐르게 된다. 관련기술의 트렌치형 전력 트랜지스터가 OFF인 경우에 드레인-소스 전압(Vds)이 0V보다 작으면, 트렌치형 전력 트랜지스터에서 기생하는 바디 다이오드는 순 바이어스(positive bias) 상태가 되고, 역전류는 소스로부터 바디 다이오드를 거쳐 드레인으로 흐르게 되며, 이때 바디 다이오드의 전류에는 소수 캐리어(minority carrier)가 주입되는 현상이 존재하고, 바디 다이오드가 다시 역 바이어스(reverse bias) 되면 상기 소수 캐리어는 역회복(reverse recovery)되어, 비교적 큰 역회복 전류를 초래하고 역회복 시간이 길어지게 된다. 소수 캐리어에 의해 생성된 역회복 전류는 전력 트랜지스터의 손실을 증가하고 시스템의 효율을 감소하며, 또한 상, 하 트랜지스터 관통을 쉽게 초래하여 소재의 소손을 일으켜 트랜지스터의 안전한 작동에 영향을 미치게 된다.
본 출원은, 관련기술에서의 트렌치형 전력 트랜지스터가 소수 캐리어의 주입 문제로 인해 역회복 시간이 비교적 긴 과제를 해결하기 위해, 빠른 역회복 기능을 구비한 트렌치형 전력 트랜지스터를 제공한다.
트렌치형 전력 트랜지스터는, n형 드레인영역, 및 상기 n형 드레인영역 위에 배치된 n형 드리프트영역을 포함하고, 상기 n형 드리프트영역 내에는 적어도 2개의 p형 바디영역이 배치되며, 상기 p형 바디영역 내에는 p형 바디영역 컨택트영역, 제1 n형 소스영역 및 제2 n형 소스영역이 배치되며, 일반적으로 상기 p형 바디영역 컨택트영역은 상기 제1 n형 소스영역과 상기 제2 n형 소스영역 사이에 배치되며; 상기 트렌치형 전력 트랜지스터는, 상기 p형 바디영역 컨택트영역 위에 배치된 도전층을 더 포함하고, 상기 도전층과 상기 p형 바디영역 컨택트영역은 바디영역 컨택트 다이오드 구조를 형성하며, 여기서 상기 도전층은 상기 바디영역 컨택트 다이오드 구조의 음극이고 상기 p형 바디영역 컨택트영역은 상기 바디영역 컨택트 다이오드 구조의 양극이며; 상기 트렌치형 전력 트랜지스터는, 인접한 2개의 상기 p형 바디영역 사이에 배치되되 상기 n형 드리프트영역 내로 함몰된 게이트 트렌치를 더 포함하고, 상기 게이트 트렌치 내에는 게이트 유전체층, 제1 게이트 및 제2 게이트가 배치되며; 상기 트렌치형 전력 트랜지스터는, 상기 p형 바디영역 내에 배치되되 상기 제1 n형 소스영역과 상기 n형 드리프트영역 사이에 배치된 제1 전류채널을 더 포함하고, 상기 제1 게이트는 게이트 전압을 통해 상기 제1 전류채널의 턴온 및 턴오프를 제어하며; 상기 트렌치형 전력 트랜지스터는, 상기 p형 바디영역 내에 배치되되 상기 제2 n형 소스영역과 상기 n형 드리프트영역 사이에 배치된 제2 전류채널을 더 포함하고, 상기 제2 게이트, 상기 제1 n형 소스영역, 상기 제2 n형 소스영역과 상기 도전층 사이는 전기적으로 연결되고 상기 제2 게이트, 상기 제1 n형 소스영역, 상기 제2 n형 소스영역 및 상기 도전층은 모두 소스 전압에 연결되며, 상기 제2 게이트는 소스 전압을 통해 상기 제2 전류채널의 턴온 및 턴오프를 제어한다.
일 실시예에서, 상기 제1 전류채널의 턴온 전압은 상기 제2 전류채널의 턴온 전압보다 크다.
일 실시예에서, 상기 도전층은 상기 p형 바디영역 위에 배치된 소스 금속 컨택트층이고, 상기 p형 바디영역 컨택트영역의 도핑농도는 상기 p형 바디영역의 도핑농도의 최대 피크값보다 낮으며, 상기 p형 바디영역 컨택트영역과 상기 소스 금속 컨택트층은 쇼트키 장벽 다이오드 구조를 형성하며, 여기서 상기 소스 금속 컨택트층은 음극이고 상기 p형 바디영역 컨택트영역은 양극이다.
일 실시예에서, 상기 제2 게이트, 상기 제1 n형 소스영역 및 상기 제2 n형 소스영역 사이는 상기 소스 금속 컨택트층을 통해 연결되고 상기 소스 금속 컨택트층은 소스 전압에 외부적으로 연결된다.
일 실시예에서, 상기 도전층은 상기 p형 바디영역 위에 배치된 n형 다결정 실리콘층이고, 상기 n형 다결정 실리콘층과 상기 p형 바디영역 컨택트영역은 실리콘 기반 바디영역 컨택트 다이오드 구조를 형성하며, 여기서 상기 n형 다결정 실리콘층은 음극이고 상기 p형 바디영역 컨택트영역은 양극이다.
일 실시예에서, 상기 n형 다결정 실리콘층은 상기 제2 게이트, 제1 n형 소스영역 및 제2 n형 소스영역과 접촉 연결되고, 상기 n형 다결정 실리콘층은 소스 금속 컨택트층을 통해 소스 전압에 외부적으로 연결된다.
일 실시예에서, 상기 n형 다결정 실리콘층은 상기 제1 n형 소스영역 및 제2 n형 소스영역과 접촉 연결되고, 상기 제2 게이트는 소스 금속 컨택트층을 통해 상기 n형 다결정 실리콘층과 연결되며, 상기 소스 금속 컨택트층은 소스 전압에 외부적으로 연결된다.
일 실시예에서, 상기 도전층은 상기 p형 바디영역 내에 배치된 n형 도핑영역이고, 상기 n형 도핑영역은 상기 제1 n형 소스영역과 제2 n형 소스영역 사이에 배치되며, 상기 n형 도핑영역과 상기 p형 바디영역 컨택트영역은 실리콘 기반 바디영역 컨택트 다이오드 구조를 형성하며, 여기서 상기 n형 도핑영역은 음극이고 상기 p형 바디영역 컨택트영역은 양극이다.
일 실시예에서, 상기 제2 게이트는 소스 금속 컨택트층을 통해 상기 제1 n형 소스영역, 제2 n형 소스영역 및 n형 도핑영역과 연결되고, 상기 소스 금속 접촉층은 소스 전압에 외부적으로 연결된다.
일 실시예에서, 상기 제1 게이트 및 상기 제2 게이트는 상기 게이트 트렌치의 내부의 양측에 배치되고, 상기 제1 게이트 및 상기 제2 게이트는 상기 게이트 트렌치 내에서 절연 유전체층에 의해 격리된다.
일 실시예에서, 상기 게이트 트렌치는 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함하고, 상기 제1 게이트 트렌치 내에는 게이트 유전체층 및 제1 게이트가 배치되고 상기 제2 게이트 트렌치 내에는 게이트 유전체층 및 제2 게이트가 배치되며, 상기 제1 게이트 트렌치와 상기 제2 게이트 트렌치는 상기 n형 드리프트영역에 의해 격리된다.
일 실시예에서, 트렌치형 전력 트랜지스터는, 상기 n형 드리프트영역 내로 함몰된 차폐 게이트 트렌치를 더 포함하고, 상기 차폐 게이트 트렌치의 개구는 상기 게이트 트렌치의 바닥부에 위치하고, 상기 차폐 게이트 트렌치 내에는 제3 게이트가 배치되며, 상기 제3 게이트는 절연 유전체층을 통해 상기 n형 드리프트영역, 상기 제1 게이트 및 상기 제2 게이트와 격리되며, 상기 제3 게이트, 제1 n형 소스영역, 제2 n형 소스영역 및 제2 게이트와, 도전층 사이는 전기적으로 연결되며, 모두 이미터 전압(emitter voltage)에 연결된다.
일 실시예에서, 상기 제3 게이트는 상방을 향해 상기 게이트 트렌치 내로 연장된다.
일 실시예에서, 트렌치형 전력 트랜지스터는, 상기 p형 바디영역의 하방에 배치된 p형 주상 에피택셜 도핑영역을 더 포함하고, 상기 p형 주상 에피택셜 도핑영역의 도핑 불순물은 인접한 상기 n형 드리프트영역의 도핑 불순물과 전하 균형을 이루어 초접합 구조를 형성한다.
본 출원에 따른 트렌치형 전력 트랜지스터가 오프(OFF)인 경우에 소스 전압이 드레인 전압보다 크면, 바디영역 컨택트 다이오드는 역 바이어스 상태가 되므로, 바디 다이오드를 흐르는 역전류를 대폭 감소할 수 있어 바디 다이오드 내의 소수 캐리어를 대폭 감소할 수 있으며, 더 나아가, 전력 트랜지스터의 역회복 전하 및 역회복 시간을 대폭 감소할 수 있어, 트렌치형 전력 트랜지스터가 빠른 역회복 기능을 실현할 수 있도록 한다; 아울러, 소스-드레인 전압이 제2 전류채널의 턴온 전압에 도달하면, 제2 게이트에 의해 제어되는 제2 전류채널은 턴온 상태가 되며, 이때 역전류는 소스에서 제2 게이트에 의해 제어되는 제2 전류채널을 거쳐 드레인으로 흐른다.
본 출원의 예시적인 실시예의 기술방안을 설명하기 위해, 아래에서 실시예의 설명에 필요한 도면에 대해 설명한다.
도 1은 관련기술의 트렌치형 전력 트랜지스터의 단면 구조 개략도이다.
도 2는 도 1에서 나타낸 트렌치형 전력 트랜지스터의 등가회로 개략도이다.
도 3은 일 실시예에 따른 트렌치형 전력 트랜지스터의 단면 구조 개략도이다.
도 4는 일 실시예에 따른 트렌치형 전력 트랜지스터의 평면 구조 개략도이다.
도 5는 도 4에서 나타낸 트렌치형 전력 트랜지스터의 AA방향에 따른 단면 구조 개략도이다.
도 6은 일 실시예에 따른 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조 개략도이다.
도 7은 일 실시예에 따른 또 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이다.
도 8은 일 실시예에 따른 또 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이다.
도 9는 일 실시예에 따른 트렌치형 전력 트랜지스터의 등가회로의 개략도이다.
도 10은 일 실시예에 따른 또 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이다.
이하, 본 실시예에서의 도면을 결합하여 구체적인 내용을 통해 본 출원의 기술방안을 설명한다.
본 출원에서 사용한 예를 들어 "구비", "함유" 및 "포함"과 같은 용어는 하나 또는 복수 개의 기타 소자 또는 소자들의 조합이 존재하거나 추가될 가능성을 배제하지 않는다. 동시에, 본 출원의 실시형태를 설명하기 위하여, 명세서 도면의 개략도에서는 본 출원에서 서술하려는 층 및 영역의 두께를 확대하였고, 나타낸 도형의 크기는 실제적인 사이즈가 아니며; 명세서 도면은 예시적인 것이다. 명세서에서 서술한 실시예는 명세서 도면에서 나타낸 영역의 특정 형상에 한정되는 것이 아니고, 얻을 수 있는 형상, 예를 들어 제조에 의한 편차를 가지는 형상 등을 포함한다.
전력 트랜지스터는, 낮은(low) 온저항을 얻기 위한 셀영역 및 셀영역 가장자리의 셀의 내전압을 높이기 위한 단말영역을 포함한다. 단말영역은 전력 트랜지스터의 통상적인 구조로서, 부동한 제품에 따라 부동한 설계 구조가 필요한데, 본 실시예에서는 트렌치형 전력 트랜지스터의 단말영역의 구조에 대하여 추가로 표시하거나 서술하지 않는다. 본 실시예에서 서술한 트렌치형 전력 트랜지스터는 전력 트랜지스터의 셀영역의 구조를 의미한다.
도 3은 본 실시예에 따른 트렌치형 전력 트랜지스터의 단면 구조 개략도이다. 도 3에서 나타낸 바와 같이, 본 실시예에 따른 트렌치형 전력 트랜지스터는 n형 드레인영역(31), 및 n형 드레인영역(31) 위에 배치된 n형 드리프트영역(30)을 포함한다. n형 드레인영역(31)은 드레인 금속 컨택트층(70)을 통해 드레인 전압에 연결되고, n형 드리프트영역(30) 내에는 적어도 2개의 p형 바디영역(33)이 형성되고, 각각의 p형 바디영역(33) 내에는 p형 바디영역 컨택트영역(38), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)이 형성되며, 일반적으로 p형 바디영역 컨택트영역(38)은 제1 n형 소스영역(34a)과 제2 n형 소스영역(34b) 사이에 배치된다.
해당 실시예에서는 단지 3 개의 p형 바디영역(33) 구조를 예시적으로 나타내었다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역 컨택트영역(38) 위에 배치된 도전층(37)을 더 포함하고, 도전층(37)과 p형 바디영역 컨택트영역(38)은 바디영역 컨택트 다이오드 구조를 형성하며, 여기서 도전층(37)은 해당 바디영역 컨택트 다이오드 구조의 음극이고 p형 바디영역 컨택트영역(38)은 해당 바디영역 컨택트 다이오드 구조의 양극이다. 일 실시예에서, 도전층(37)은 n형 다결정 실리콘층(polycrystalline silicon layer)일 수 있고 금속층일 수도 있어, 바디영역 컨택트 다이오드는 실리콘계(silicon-based)의 바디영역 컨택트 다이오드일 수 있고 쇼트키 장벽 다이오드(schottky barrier diode)일 수도 있다.
p형 바디영역(33)과 n형 드리프트영역(30) 사이에는 트렌치형 전력 트랜지스터에서 기생하는 바디 다이오드 구조가 형성된다. 여기서, p형 바디영역(33)은 바디 다이오드의 양극이고 n형 드리프트영역(30)은 바디 다이오드의 음극으로서, 바디영역 컨택트 다이오드의 양극과 바디 다이오드의 양극이 연결된다.
본 실시예에 따른 트렌치형 전력 트랜지스터는 인접한 2개의 p형 바디영역(33) 사이에 배치되되 n형 드리프트영역(30) 내로 함몰된 게이트 트렌치를 더 포함하며, 해당 게이트 트렌치의 바닥부는 p형 바디영역(33)의 바닥부보다 높을 수 있고, p형 바디영역(33)의 바닥부보다 낮거나, p형 바디영역(33)의 바닥부와 동일한 깊이의 위치에 배치될 수도 있으며, 도 3은 단지 게이트 트렌치의 바닥부가 p형 바디영역(33)의 바닥부보다 낮은 것을 예로 들어 예시적으로 설명하였다. 게이트 트렌치 내에는 게이트 유전체층(35), 제1 게이트(36a) 및 제2 게이트(36b)가 배치되고, 제1 게이트(36a) 및 제2 게이트(36b)는 게이트 트렌치의 내부 양측에 배치된다. 제1 게이트(36a)는 게이트 전압에 외부적으로 연결되고, 제2 게이트(36b), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 도전층(37) 사이는 전기적으로 연결되며 모두 소스 전압에 연결된다. 해당 실시예에서, 도전층(37)은 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 직접적으로 접촉 연결되므로, 도전층(37)과 제2 게이트(36b)를 전기적으로 연결시켜야 한다. 제1 게이트(36a) 및 제2 게이트(36b)는 게이트 트렌치 내에서 절연 유전체층(80)에 의해 격리되며, 절연 유전체층(80)은 일반적으로 실리콘 산화물이다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(33) 내에 배치되되 제1 n형 소스영역(34a)과 n형 드리프트영역(30) 사이에 배치된 제1 전류채널을 더 포함하며, 제1 게이트(36a)는 게이트 전압을 통해 상기 제1 전류채널의 턴온 및 턴오프를 제어한다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(33) 내에 배치되되 제2 n형 소스영역(34b)과 n형 드리프트영역(30) 사이에 배치된 제2 전류채널을 더 포함하며, 제2 게이트(36b)는 소스 전압을 통해 상기 제2 전류채널의 턴온 및 턴오프를 제어한다. 일 실시예에서, 제1 게이트(36a)에 의해 제어되는 제1 전류채널의 턴온 전압은 제2 게이트(36b)에 의해 제어되는 제2 전류채널의 턴온 전압보다 크다.
전류채널은, 전력 트랜지스터에서 게이트에 전압을 가할 때 반도체 표면에 형성되는 축적층(accumulation layer) 및 반전층(inversion layer)이며, 본 실시예의 도면에는 트렌치형 전력 트랜지스터의 제1 전류채널 및 제2 전류채널은 모두 도시되지 않는다.
도 4는 본 실시예에 따른 트렌치형 전력 트랜지스터의 평면 구조 개략도이다. 여기서, 도 4는 평면도가 아니며, 도 4는 단지 위에서 관찰하는 각도에서 본 실시예에 따른 트렌치형 전력 트랜지스터에서의 부분구조의 위치관계를 나타낸 도면이며, 도 4에서는 소스 금속 컨택트홀에서의 소스 금속 컨택트층의 위치만 예시적으로 나타낸다. 도 5는 도 4에서 나타낸 트렌치형 전력 트랜지스터의 AA방향에 따른 단면 구조 개략도이고, 도 5에서는 단지 3 개의 p형 바디영역(33) 구조를 예시적으로 나타낸다. 도 4 및 도 5는, 본 출원에 따른 트렌치형 전력 트랜지스터에서 도 3에 나타난 트렌치형 전력 트랜지스터의 기초상, 바디영역 컨택트 다이오드 구조가 쇼트키 장벽 다이오드 구조를 채택하는 하나의 실시예에 대응된다. 도 4 및 도 5에 나타낸 바와 같이, p형 바디영역(33) 위에는 소스 금속 컨택트층(47)이 직접 형성되고, 소스 금속 컨택트층(47)은 바로 p형 바디영역 컨택트영역(38) 위에 배치된 도전층이다. 이때, p형 바디영역 컨택트영역(38)의 도핑농도는 p형 바디영역(33)의 도핑농도의 최대 피크값보다 낮아야 하며, 이로써, p형 바디영역 컨택트영역(38)과 소스 금속 컨택트층(47)은 쇼트키 장벽 다이오드 구조를 형성한다. 여기서, 소스 금속 컨택트층(47)은 해당 쇼트키 장벽 다이오드의 음극이고 p형 바디영역 컨택트영역(38)은 해당 쇼트키 장벽 다이오드의 양극이다. 소스 금속 컨택트층(47)은, 제2 게이트(36b), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 직접적으로 연결되고 소스 금속 컨택트층(47)은 소스 전압에 외부적으로 연결되며, 이로써, 제2 게이트(36b)는 소스 전압을 통해 제2 n형 소스영역(34b)의 일측에 가까운 제2 전류채널의 턴온 및 턴오프를 제어한다. 제1 게이트(36a)는 게이트 금속 컨택트층(74)을 통해 게이트 전압에 연결되며, 이로써, 제1 게이트(36a)는 게이트 전압을 통해 제1 n형 소스영역(34a)의 일측에 가까운 제1 전류채널의 턴온 및 턴오프를 제어한다. 소스 금속 컨택트층(47)과 게이트 금속 컨택트층(74) 사이는 층간 절연층(50)에 의해 격리되며, 층간 절연층(50)은 일반적으로 실리카글라스(silica glass), 보로포스포실리케이트 글라스(borophosphorosilicate glass) 또는 포스포실리케이트 글라스(phosphorosilicate glass) 등 재료이다.
도 4 및 도 5에 나타난 바와 같은 트렌치형 전력 트랜지스터에서, 쇼트키 장벽 다이오드의 접촉베리어(contact barrier)가 극도로 낮은 경우, 쇼트키 장벽 다이오드 구조는 옴 접촉구조와 동등한 효과를 실현할 수 있으며, 이는 바디 다이오드를 흐르는 역전류를 어느 정도 감소할 수 있으므로, 바디 다이오드 내의 소수 캐리어를 감소할 수 있고, 더 나아가, 트렌치형 전력 트랜지스터의 역회복 전하 및 역회복 시간을 감소할 수 있어, 트렌치형 전력 트랜지스터가 빠른 역회복 기능을 실현할 수 있도록 한다. 이때의 트렌치형 전력 트랜지스터의 역회복 속도는, 높은 접촉베리어를 구비하는 쇼트키 장벽 다이오드를 사용할 때의 역회복 속도보다 늦으나, 바디영역 컨택트 다이오드 구조가 없는 종래의 전력 트랜지스터의 역회복 속도보다 빠르다.
도 6은 본 실시예에 따른 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조 개략도이며, 도 6은, 본 출원에 따른 트렌치형 전력 트랜지스터에서 도 3에 나타난 트렌치형 전력 트랜지스터의 기초상, 바디영역 컨택트 다이오드 구조는 실리콘 기반 바디영역 컨택트 다이오드를 채택하는 하나의 실시예에 대응된다. 도 6에 나타낸 바와 같이, p형 바디영역(33) 위에 n형 다결정 실리콘층(57)이 형성되고, n형 다결정 실리콘층(57)은 바로 p형 바디영역 컨택트영역(38) 위에 배치된 도전층이며, 이로써 p형 바디영역 컨택트영역(38)과 n형 다결정 실리콘층(57)은 실리콘 기반 바디영역 컨택트 다이오드 구조를 형성한다. 여기서, n형 다결정 실리콘층(57)은 해당 바디영역 컨택트 다이오드의 음극이고 p형 바디영역 컨택트영역(38)은 해당 바디영역 컨택트 다이오드의 양극이다. 도 6에 나타낸 바와 같이, n형 다결정 실리콘층(57)은 제2 게이트(36b), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 직접적으로 접촉 연결된 다음, n형 다결정 실리콘층(57)이 소스 금속 컨택트층(47)을 통해 소스 전압에 외부적으로 연결될 수 있다. n형 다결정 실리콘층(57)은 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 직접적으로 접촉 연결되고, 제2 게이트(36b)와 n형 다결정 실리콘층(57) 사이가 소스 금속 컨택트층을 통해 연결된 다음, 소스 금속 컨택트층이 소스 전압에 외부적으로 연결될 수도 있다. 해당 실시예에서, n형 다결정 실리콘층(57)은 제2 게이트(36b), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)과 직접적으로 접촉 연결된 후, n형 다결정 실리콘층(57)이 소스 금속 컨택트층(47)을 통해 소스 전압에 외부적으로 연결됨으로써, 제2 게이트(36b)는 소스 전압을 통해 제2 소스영역(34b)의 일측에 가까운 제2 전류채널의 턴온 및 턴오프를 제어한다. 제1 게이트(36a)는 게이트 금속 컨택트층(단면의 위치 관계에 기반하여, 게이트 금속 컨택트층은 도 6에 나타나지 않음)을 통해 게이트 전압에 외부적으로 연결됨으로써, 제1 게이트(36a)는 게이트 전압을 통해 제1 소스영역(34a)의 일측에 가까운 제1 전류채널의 턴온 및 턴오프를 제어한다. 소스 금속 컨택트층(47)과 게이트 금속 컨택트층 사이는 층간 절연층(50)에 의해 격리되며, 층간 절연층(50)은 일반적으로 실리카글라스, 보로포스포실리케이트 글라스 또는 포스포실리케이트 글라스 등 재료이다.
도 7은 본 실시예에 따른 또 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이다. 도 7에 나타낸 바와 같이, 본 실시예의 트렌치형 전력 트랜지스터는, n형 드레인영역(31), 및 n형 드레인영역(31) 위에 배치된 n형 드리프트영역(30)을 포함한다. n형 드레인영역(31)은 드레인 금속 컨택트층(70)을 통해 드레인 전압에 연결되고, n형 드리프트영역(30) 내에는 적어도 2개의 p형 바디영역(33)이 형성된다. 상기 p형 바디영역(33) 내에 배치된 p형 바디영역 컨택트영역(38), n형 도핑영역(39), 제1 n형 소스영역(34a) 및 제2 n형 소스영역(34b)에서, p형 바디영역 컨택트영역(38) 및 n형 도핑영역(39)은 제1 n형 소스영역(34a)과 제2 n형 소스영역(34b) 사이에 배치되고, n형 도핑영역(39)은 p형 바디영역 컨택트영역(38) 위에 배치되며, n형 도핑영역(39)은 바로 p형 바디영역 컨택트영역(38) 위에 배치된 도전층이며, 이로써, n형 도핑영역(39)과 p형 바디영역 컨택트영역(38)은 실리콘 기반 바디영역 컨택트 다이오드 구조를 형성한다. 여기서, n형 도핑영역(39)은 해당 바디영역 컨택트 다이오드 구조의 음극이고 p형 바디영역 컨택트영역(38)은 해당 바디영역 컨택트 다이오드 구조의 양극이다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, 인접한 2개의 p형 바디영역(33) 사이에 배치되되 n형 드리프트영역(30) 내로 함몰된 게이트 트렌치를 더 포함하고, 해당 게이트 트렌치의 바닥부는 p형 바디영역(33)의 바닥부보다 높을 수 있고, p형 바디영역(33)의 바닥부보다 낮거나, p형 바디영역(33)의 바닥부와 동일한 깊이의 위치에 배치될 수도 있으며, 도 7은 단지 게이트 트렌치의 바닥부가 p형 바디영역(33)의 바닥부보다 낮은 것을 예로 들어 예시적으로 설명하였다. 게이트 트렌치 내에는 게이트 유전체층(35), 제1 게이트(36a) 및 제2 게이트(36b)가 배치되고, 제1 게이트(36a) 및 제2 게이트(36b)는 게이트 트렌치의 내부 양측에 배치되며, 제1 게이트(36a) 및 제2 게이트(36b)는 게이트 트렌치 내에서 절연 유전체층(80)에 의해 격리되며, 절연 유전체층(80)은 일반적으로 실리콘 산화물이다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(33) 내에 배치되되 제1 n형 소스영역(34a)과 n형 드리프트영역(30) 사이에 배치된 제1 전류채널을 더 포함하며, 제1 게이트(36a)는 게이트 금속 컨택트층(단면의 위치 관계에 기반하여, 게이트 금속 컨택트층은 도 7에 나타나지 않음)을 통해 게이트 전압에 외부적으로 연결되며, 이로써, 제1 게이트(36a)는 게이트 전압을 통해 제1 전류채널의 턴온 및 턴오프를 제어한다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(33) 내에 배치되되 제2 n형 소스영역(34b)과 n형 드리프트영역(30) 사이에 배치된 제2 전류채널을 더 포함하며, 제2 게이트(36b), 제1 n형 소스영역(34a), 제2 n형 소스영역(34b) 및 n형 도핑영역(39)은 모두 소스 금속 컨택트층(47)을 통해 소스 전압에 외부적으로 연결된다. 이로써, 제2 게이트(36b)는 소스 전압을 통해 제2 전류채널의 턴온 및 턴오프를 제어한다.
소스 금속 컨택트층(47)과 게이트 금속 컨택트층 사이는 층간 절연층(50)에 의해 격리되며, 층간 절연층(50)은 일반적으로 실리카글라스, 보로포스포실리케이트 글라스 또는 포스포실리케이트 글라스 등 재료이다.
본 실시예에 따른 트렌치형 전력 트랜지스터에서, 제1 게이트(36a) 및 제2 게이트(36b)는 하나의 게이트 트렌치에 형성될 수 있고(도 3, 도 5 내지 도 7에 나타난 바와 같음), 2개의 다른 게이트 트렌치에 형성될 수도 있다. 도 8은 본 실시예에 따른 또 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이고, 도 8은 본 출원에 따른 트렌치형 전력 트랜지스터에서 도 3에 나타난 트렌치형 전력 트랜지스터의 기초상, 제1 게이트(36a) 및 제2 게이트(36b)가 서로 다른 게이트 트렌치에 형성되는 하나의 실시예에 대응된다. 도 8에 나타난 바와 같이, 본 실시예에 따른 트렌치형 전력 트랜지스터의 게이트 트렌치는 제1 게이트 트렌치 및 제2 게이트 트렌치를 포함할 수 있고, 제1 게이트 트렌치 내에는 게이트 유전체층(35) 및 제1 게이트(36a)가 배치되고 제2 게이트 트렌치 내에는 게이트 유전체층(35) 및 제2 게이트(36b)가 배치되며, 제1 게이트 트렌치와 제2 게이트 트렌치는 n형 드리프트영역(30)에 의해 격리된다. 제1 게이트(36a)는 게이트 전압을 통해 p형 바디영역(33) 내에 배치되되 제1 n형 소스영역(34a)의 일측에 가까운 제1 전류채널의 턴온 및 턴오프를 제어하고, 제2 게이트(36b)는 소스 전압을 통해 p형 바디영역(33) 내에 배치되되 제2 n형 소스영역(34b)의 일측에 가까운 제2 전류채널의 턴온 및 턴오프를 제어한다.
도 9는 본 실시예에 따른 트렌치형 전력 트랜지스터의 등가회로의 개략도이다. 도 9에 나타난 바와 같이, 본 실시예에 따른 트렌치형 전력 트랜지스터는 드레인(301), 소스(302), 제1 게이트(303a), 제2 게이트(303b), 바디 다이오드(304) 및 바디영역 컨택트 다이오드(305)를 포함한다. 여기서, 제2 게이트(303b)와 소스(302)가 연결되고, 바디영역 컨택트 다이오드(305)는 실리콘계 다이오드 또는 쇼트키 장벽 다이오드일 수 있으며, 바디 다이오드(304)의 음극과 드레인(301)이 연결되고, 바디영역 컨택트 다이오드(305)의 양극과 바디 다이오드(304)의 양극이 연결되며, 바디영역 컨택트 다이오드(305)의 음극과 소스(302)가 연결된다. 제1 게이트(303a)는 제어 게이트(control gate)이고 제1 게이트(303a)는 게이트 전압을 통해 제1 게이트(303a)에 의해 제어되는 제1 전류채널의 턴온 및 턴오프를 제어한다. 제2 게이트(303b)는 소스(302)와 연결되며, 이로써, 제2 게이트(303b)는 소스 전압을 통해 제2 게이트에 의해 제어되는 제2 전류채널의 턴온 및 턴오프를 제어한다
본 실시예에 따른 트렌치형 전력 트랜지스터의 작동 메커니즘은 아래와 같다: 1) 게이트-소스 전압(Vgs)이 트렌치형 전력 트랜지스터의 문턱 전압(Vth)(즉, 제1 전류채널의 턴온 전압)보다 작고 드레인-소스 전압(Vds)이 0V보다 큰 경우, 해당 트렌치형 전력 트랜지스터는 OFF 상태가 되고; 2) 게이트-소스 전압(Vgs)이 트렌치형 전력 트랜지스터의 문턱 전압(Vth)에 도달하고 드레인-소스 전압(Vds)이 0V보다 큰 경우, 해당 트렌치형 전력 트랜지스터는 순방향으로 ON되며, 이때, 전류는 드레인으로부터 제1 전류채널을 거쳐 소스로 흐르게 되고 제2 전류채널은 OFF 상태가 되어 전류가 흐르지 않는다. 본 실시예의 트렌치형 전력 트랜지스터가 OFF인 경우에 소스-드레인 전압(source-drain voltage, Vsd)이 0V보다 크면, 바디영역 컨택트 다이오드(305)는 역 바이어스(reverse bias) 상태가 되므로, 바디 다이오드를 흐르는 역전류를 대폭 감소할 수 있어 바디 다이오드 내의 소수 캐리어를 대폭 감소할 수 있으며, 더 나아가, 전력 트랜지스터의 역회복 전하 및 역회복 시간을 대폭 감소할 수 있어, 트렌치형 전력 트랜지스터가 빠른 역회복 기능을 실현할 수 있도록 한다; 아울러, 소스-드레인 전압(Vsd)이 제2 전류채널의 턴온 전압에 도달하면, 제2 게이트(303b)에 의해 제어되는 제2 전류채널은 턴온 상태가 되어, 역전류는 소스(302)에서 제2 전류채널을 거쳐 드레인(301)으로 흐른다.
도 10은 본 실시예에 따른 또 다른 하나의 트렌치형 전력 트랜지스터의 단면 구조의 개략도이다. 도 10에 나타난 바와 같이, 본 실시예의 트렌치형 전력 트랜지스터는 n형 드레인영역(21), 및 n형 드레인영역(21) 위에 배치된 n형 드리프트영역(20)을 포함하며, n형 드레인영역(21)은 드레인 금속 컨택트층(도 10에 나타나지 않음)을 통해 드레인 전압에 외부적으로 연결된다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, n형 드리프트영역(20) 내에 배치된 적어도 2개의 p형 바디영역(27)(도 10에서는 6 개의 p형 바디영역(27) 구조를 예시적으로 나타냄)을 더 포함하고, p형 바디영역(27) 내에는 바디영역 컨택트영역(29), 제1 n형 소스영역(28) 및 제2 n형 소스영역(98)이 형성되며, 일반적으로 p형 바디영역 컨택트영역(29)은 제1 n형 소스영역(28)과 제2 n형 소스영역(98) 사이에 배치된다.
p형 바디영역(27)과 n형 드리프트영역(20) 사이에는 트렌치형 전력 트랜지스터에서 기생하는 바디 다이오드 구조가 형성되며, 여기서 p형 바디영역(27)은 해당 바디 다이오드의 양극이고 n형 드리프트영역(20)은 해당 바디 다이오드의 음극이다.
본 실시예에 따른 트렌치형 전력 트랜지스터는 인접한 2개의 p형 바디영역(27) 사이에 배치되되 n형 드리프트영역(20) 내로 함몰된 게이트 트렌치를 더 포함하며, 상기 게이트 트렌치 내에는 게이트 유전체층(23), 제1 게이트(24a) 및 제2 게이트(24b)가 배치된다. 일 실시예에서, 제1 게이트(24a) 및 제2 게이트(24b)는 각각 상기 게이트 트렌치의 내부 양측에 배치된다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, n형 드리프트영역(20) 내로 함몰된 차폐 게이트 트렌치(shield gate trench)를 더 포함하고, 상기 차폐 게이트 트렌치의 개구는 상기 게이트 트렌치의 바닥부에 위치한다. 여기서, 차폐 게이트 트렌치의 개구 너비는 게이트 트렌치의 개구 너비와 동일할 수 있고 게이트 트렌치의 개구 너비보다 크거나 작을 수도 있으며, 도 10에서는 단지 차폐 게이트 트렌치의 개구 너비가 게이트 트렌치의 개구 너비보다 작은 것을 예로 들었다.
p형 바디영역(27)의 깊이는 n형 드리프트영역(20)에서의 상기 게이트 트렌치의 깊이와 동일할 수 있고, 상기 게이트 트렌치의 깊이보다 크거나 작을 수도 있으며, 도 10에서는 단지 p형 바디영역(27)의 깊이가 상기 게이트 트렌치의 깊이보다 작은 것을 예로 들었다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역 컨택트영역(29) 위에 배치된 도전층(99)을 더 포함하고, 도전층(99)과 p형 바디영역 컨택트영역(29)은 바디영역 컨택트 다이오드 구조를 형성하며, 여기서 도전층(99)은 해당 바디영역 컨택트 다이오드의 음극이고 p형 바디영역 컨택트영역(29)은 해당 바디영역 컨택트 다이오드의 양극이다. 이로써, 바디영역 컨택트 다이오드의 양극과 바디 다이오드의 양극이 연결된다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(27) 내에 배치되되 제1 n형 소스영역(28)과 n형 드리프트영역(20) 사이에 배치된 제1 전류채널을 더 포함하며, 제1 게이트(24a)는 게이트 전압과 외부적으로 연결되며, 제1 게이트(24a)는 게이트 전압을 통해 제1 n형 소스영역(28)과 n형 드리프트영역(20) 사이의 제1 전류채널의 턴온 및 턴오프를 제어한다.
본 실시예에 따른 트렌치형 전력 트랜지스터는, p형 바디영역(27) 내에 배치되되 제2 n형 소스영역(98)과 n형 드리프트영역(20) 사이에 배치된 제2 전류채널, 상기 차폐 게이트 트렌치 내에 배치된 필드 산화층(field oxide layer)(25) 및 제3 게이트(26)를 더 포함한다. 일 실시예에서, 상기 차폐 게이트 트렌치 내의 제3 게이트(26)는 상방을 향해 상기 게이트 트렌치 내로 연장되고, 제3 게이트(26)는 절연 유전체층을 통해 n형 드리프트영역(20), 제1 게이트(24a) 및 제2 게이트(24b)와 격리되며, 도 10에서, 제 3 게이트(26)는 직접 필드 산화층(25)을 통해 n형 드리프트영역(20), 제1 게이트(24a) 및 제2 게이트(24b)와 격리된다.
제1 n형 소스영역(28), 제2 n형 소스영역(98), 제2 게이트(24b), 제3 게이트(26)와 도전층(99) 사이는 전기적으로 연결되며 모두 소스 전압에 연결된다. 이로써, 제2 게이트(24b)는 소스 전압을 통해 제2 n형 소스영역(98)과 n형 드리프트영역(20) 사이의 제2 전류채널의 턴온 및 턴오프를 제어한다. 제3 게이트(26)는 차폐 게이트이고, 제3 게이트(26)는, 소스 전압을 통해 n형 드리프트영역(20) 내에서 횡전기장(transverse electric field)을 형성함으로써 온 저항을 감소하고 내전압을 증가하는 작용을 한다.
일 실시예에서, 제1 게이트(24a)에 의해 제어되는 제1 전류채널의 턴온 전압은 제2 게이트(24b)에 의해 제어되는 제2 전류채널의 턴온 전압보다 크다. 아울러, 도 10에서, 도전층(99)은 제1 n형 소스영역(28) 및 제2 n형 소스영역(98)과 직접적으로 접촉 연결되므로, 도전층(99)은 제2 게이트(24b) 및 제3 게이트(26)와 전기적으로 연결되어야 한다.
본 실시예의 트렌치형 전력 트랜지스트를 형성할 때, p형 바디영역의 하방에 p형 주상 에피택셜 도핑영역(columnar epitaxial doping region)을 형성할 수도 있으며, 해당 p형 주상 에피택셜 도핑영역의 도핑 불순물(doping impurity)은 n형 드리프트영역의 도핑 불순물과 전하 균형을 이루어 초접합(super junction) 구조를 형성하며, 이때 본 실시예의 트렌치형 전력 트랜지스터는 초접합 구조를 이용한 전력 트랜지스터이며 초접합 구조의 전력 트랜지스터는 상용적인 구조이다.
30: n형 드리프트영역
31: n형 드레인영역
33: p형 바디영역
34a: 제1 n형 소스영역
34b: 제2 n형 소스영역
35: 유전체층
36a: 제1 게이트
36b: 제2 게이트
37: 도전층
38: p형 바디영역 컨택트영역

Claims (10)

  1. 트렌치형 전력 트랜지스터에 있어서,
    n형 드레인영역, 및 상기 n형 드레인영역 위에 배치되고 내부에 적어도 2개의 p형 바디영역이 배치되며, 상기 p형 바디영역 내에는 p형 바디영역 컨택트영역, 제1 n형 소스영역 및 제2 n형 소스영역이 배치되는 n형 드리프트영역;
    상기 p형 바디영역 컨택트영역 위에 배치되며 상기 p형 바디영역 컨택트영역과 바디영역 컨택트 다이오드 구조를 형성하는 도전층;
    상기 인접한 2개의 p형 바디영역 사이에 배치되되 상기 n형 드리프트영역 내로 함몰되며 내부에 게이트 유전체층, 제1 게이트 및 제2 게이트가 배치되는 게이트 트렌치;
    상기 p형 바디영역 내에 배치되되 상기 제1 n형 소스영역과 상기 n형 드리프트영역 사이에 배치된 제1 전류채널;
    상기 p형 바디영역 내에 배치되되 상기 제2 n형 소스영역과 상기 n형 드리프트영역 사이에 배치된 제2 전류채널; 을 포함하며,
    상기 도전층은 상기 바디영역 컨택트 다이오드 구조의 음극으로 되고, 상기 p형 바디영역 컨택트영역은 상기 바디영역 컨택트 다이오드 구조의 양극으로 되며,
    상기 제1 게이트는 게이트 전압을 통해 상기 제1 전류채널의 턴온 및 턴오프를 제어하며,
    상기 제2 게이트, 상기 제1 n형 소스영역 및 상기 제2 n형 소스영역과, 상기 도전층 사이는 전기적으로 연결되고 모두 소스 전압에 연결되며, 상기 제2 게이트는 소스 전압을 통해 상기 제2 전류채널의 턴온 및 턴오프를 제어하는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제1 전류채널의 턴온 전압은 상기 제2 전류채널의 턴온 전압보다 큰 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  3. 제 1 항에 있어서,
    상기 도전층은 상기 p형 바디영역 위에 배치된 소스 금속 컨택트층이고, 상기 p형 바디영역 컨택트영역의 도핑농도는 상기 p형 바디영역의 도핑농도의 최대 피크값보다 낮으며, 상기 p형 바디영역 컨택트영역과 상기 소스 금속 컨택트층은 쇼트키 장벽 다이오드 구조를 형성하는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  4. 제 3 항에 있어서,
    상기 제2 게이트, 상기 제1 n형 소스영역 및 상기 제2 n형 소스영역 사이는 상기 소스 금속 컨택트층을 통해 연결되고 상기 소스 금속 컨택트층은 소스 전압에 외부적으로 연결되는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  5. 제 1 항에 있어서,
    상기 도전층은 상기 p형 바디영역 내에 배치된 n형 도핑영역이고, 상기 n형 도핑영역과 상기 p형 바디영역 컨택트영역은 실리콘 기반 바디영역 컨택트 다이오드 구조를 형성하는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제2 게이트는 소스 금속 컨택트층을 통해 상기 제1 n형 소스영역, 상기 제2 n형 소스영역 및 상기 n형 도핑영역과 연결되고, 상기 소스 금속 접촉층은 소스 전압에 외부적으로 연결되는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제1 게이트 및 상기 제2 게이트는 상기 게이트 트렌치의 내부의 양측에 배치되고, 상기 제1 게이트 및 상기 제2 게이트는 상기 게이트 트렌치 내에서 절연 유전체층에 의해 격리되는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  8. 제 1 항에 있어서,
    상기 트렌치형 전력 트랜지스터는, 상기 n형 드리프트영역 내로 함몰된 차폐 게이트 트렌치를 더 포함하고, 상기 차폐 게이트 트렌치의 개구는 상기 게이트 트렌치의 바닥부에 위치하고, 상기 차폐 게이트 트렌치 내에는 제3 게이트가 배치되며, 상기 제3 게이트는 절연 유전체층을 통해 상기 n형 드리프트영역, 상기 제1 게이트 및 상기 제2 게이트와 격리되며, 상기 제3 게이트, 상기 제1 n형 소스영역, 상기 제2 n형 소스영역 및 상기 제2 게이트와, 상기 도전층 사이는 전기적으로 연결되며, 상기 제3 게이트, 상기 제1 n형 소스영역, 상기 제2 n형 소스영역, 상기 제2 게이트, 및 상기 도전층은 모두 이미터 전압에 연결되는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  9. 제 8 항에 있어서,
    상기 제3 게이트는 상방을 향해 상기 게이트 트렌치 내로 연장되는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
  10. 제 1 항에 있어서,
    상기 트렌치형 전력 트랜지스터는, 상기 p형 바디영역의 하방에 배치된 p형 주상 에피택셜 도핑영역을 더 포함하고, 상기 p형 주상 에피택셜 도핑영역의 도핑 불순물은 인접한 상기 n형 드리프트영역의 도핑 불순물과 전하 균형을 이루어 초접합 구조를 형성하는 것을 특징으로 하는 트렌치형 전력 트랜지스터.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220107318A (ko) 2020-08-19 2022-08-02 다이니폰 인사츠 가부시키가이샤 배리어 필름, 그리고 이것을 이용한 파장 변환 시트, 백라이트 및 액정 표시 장치
US20220293032A1 (en) * 2020-09-02 2022-09-15 Tcl China Star Optoelectronics Technology Co., Ltd Display driving system and electronic equipment
KR20240072259A (ko) 2021-10-08 2024-05-23 다이니폰 인사츠 가부시키가이샤 파장 변환 시트용 필름, 파장 변환 시트, 백라이트 및 표시 장치

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11218144B2 (en) * 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates
CN113838909B (zh) * 2021-08-19 2022-10-14 深圳深爱半导体股份有限公司 沟槽型原胞结构及制备方法
CN114937693B (zh) * 2022-07-25 2022-10-28 深圳市威兆半导体股份有限公司 一种具有双沟道二极管的沟槽栅SiC MOSFET器件及其制备方法
CN114937692B (zh) * 2022-07-25 2022-10-28 深圳市威兆半导体股份有限公司 一种具有沟道二极管的阶梯沟槽栅SiC MOSFET结构及其制备方法
TWI868962B (zh) * 2023-10-03 2025-01-01 世界先進積體電路股份有限公司 半導體裝置及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016284A (ja) * 2008-07-07 2010-01-21 Toyota Central R&D Labs Inc 半導体装置
JP2011049424A (ja) * 2009-08-28 2011-03-10 Sony Corp 半導体デバイス
JP2015079894A (ja) * 2013-10-17 2015-04-23 新電元工業株式会社 半導体装置及び半導体装置の製造方法
KR20170066214A (ko) * 2015-11-16 2017-06-14 인피니언 테크놀로지스 아게 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6621107B2 (en) * 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
JP4097417B2 (ja) * 2001-10-26 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7485932B2 (en) * 2004-07-20 2009-02-03 International Rectifier Corporation ACCUFET with Schottky source contact
JP2006269720A (ja) * 2005-03-24 2006-10-05 Toshiba Corp 半導体素子及びその製造方法
US20090053869A1 (en) * 2007-08-22 2009-02-26 Infineon Technologies Austria Ag Method for producing an integrated circuit including a trench transistor and integrated circuit
JP4930904B2 (ja) * 2007-09-07 2012-05-16 サンケン電気株式会社 電気回路のスイッチング装置
US20110121387A1 (en) * 2009-11-23 2011-05-26 Francois Hebert Integrated guarded schottky diode compatible with trench-gate dmos, structure and method
CN103137698B (zh) * 2011-11-23 2016-04-27 力士科技股份有限公司 一种金属氧化物半导体场效应晶体管及制造方法
CN102610643B (zh) * 2011-12-20 2015-01-28 成都芯源系统有限公司 沟槽金属氧化物半导体场效应晶体管器件
JP5802636B2 (ja) * 2012-09-18 2015-10-28 株式会社東芝 半導体装置およびその製造方法
JP2014120656A (ja) * 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
CN103441148B (zh) * 2013-08-13 2016-08-31 电子科技大学 一种集成肖特基二极管的槽栅vdmos器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010016284A (ja) * 2008-07-07 2010-01-21 Toyota Central R&D Labs Inc 半導体装置
JP2011049424A (ja) * 2009-08-28 2011-03-10 Sony Corp 半導体デバイス
JP2015079894A (ja) * 2013-10-17 2015-04-23 新電元工業株式会社 半導体装置及び半導体装置の製造方法
KR20170066214A (ko) * 2015-11-16 2017-06-14 인피니언 테크놀로지스 아게 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220107318A (ko) 2020-08-19 2022-08-02 다이니폰 인사츠 가부시키가이샤 배리어 필름, 그리고 이것을 이용한 파장 변환 시트, 백라이트 및 액정 표시 장치
US20220293032A1 (en) * 2020-09-02 2022-09-15 Tcl China Star Optoelectronics Technology Co., Ltd Display driving system and electronic equipment
US11694596B2 (en) * 2020-09-02 2023-07-04 Tcl China Star Optoelectronics Technology Co., Ltd. Display driving system and electronic equipment
KR20240072259A (ko) 2021-10-08 2024-05-23 다이니폰 인사츠 가부시키가이샤 파장 변환 시트용 필름, 파장 변환 시트, 백라이트 및 표시 장치

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