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KR20190116404A - 적층 기판이 혼입된 전자 조립체 및 그 제조방법 - Google Patents

적층 기판이 혼입된 전자 조립체 및 그 제조방법 Download PDF

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KR20190116404A
KR20190116404A KR1020197026396A KR20197026396A KR20190116404A KR 20190116404 A KR20190116404 A KR 20190116404A KR 1020197026396 A KR1020197026396 A KR 1020197026396A KR 20197026396 A KR20197026396 A KR 20197026396A KR 20190116404 A KR20190116404 A KR 20190116404A
Authority
KR
South Korea
Prior art keywords
glass
polymer layer
based substrate
polymer
semiconductor material
Prior art date
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Withdrawn
Application number
KR1020197026396A
Other languages
English (en)
Inventor
게리 스테펜 칼라브레스
신 매튜 가너
밍퀀 헤
제임스 로버트 매튜스
Original Assignee
코닝 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닝 인코포레이티드 filed Critical 코닝 인코포레이티드
Publication of KR20190116404A publication Critical patent/KR20190116404A/ko
Withdrawn legal-status Critical Current

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Abstract

적층 기판을 포함하는 전자 조립체 및 그 제조방법이 개시된다. 일 구현예에서, 전자 조립체는 300 ㎛ 이하의 두께, 제1의 표면 및 제2의 표면을 갖는 유리-계 기판, 상기 유리-계 기판의 제1의 표면 상에 배치된 적어도 하나의 게이트 전극, 및 상기 유리-계 기판의 제1의 표면 상에 배치된 고분자층을 포함한다. 상기 고분자층은 상기 적어도 하나의 게이트 전극의 적어도 부분을 접촉한다. 상기 전자 조립체는 상기 고분자층 상에 배치된 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질을 더욱 포함한다. 상기 반도체 물질은 적어도 하나의 소스 전극의 적어도 부분 및 적어도 하나의 드레인 전극을 접촉한다. 상기 고분자층은 적어도 하나의 게이트 전극 및 반도체 물질 사이에 유전체 물질로서 작용하도록 구성된다.

Description

적층 기판이 혼입된 전자 조립체 및 그 제조방법
관련 출원에 대한 교차 -참조
본 출원은 35 U.S.C. § 119 하에 2017년 2월 14일자에 출원된 미국 가출원번호 제62/458785호의 우선권을 청구하며, 상기 문헌은 그 전체가 참고로서 본원에 포함된다.
분야
본 명세서는 전자 조립체에 관한 것으로서, 구체적으로 고분자 및 유리-계 물질층을 포함하는 적층 기판을 포함하는 전자 조립체 및 그 제조방법에 관한 것이다.
유리 상의 활성 전자 소자는 실리콘 및 금속 산화물 기술을 사용하여 통상적으로 제작되며, 이는 액정 및 유기 발광 다이오드(OLED) 디스플레이에서 사용된 박-막 트랜지스터(TFT) 어레이에서 통상적으로 실시된다. 최근 실리콘 및 금속 산화물 기술은 상업화된 디스플레이 적용에 대한 수용가능한 성능을 달성하기 위하여 높은 증착 온도(적어도 400 ℃)를 요구한다. 그러나, 낮은 온도 공정 대안이 유기 TFTs가 실리콘 또는 금속 산화물 대신에 사용되는 데 존재한다. 이들 다른 물질은 실리콘 또는 금속 산화물에 요구되는 것보다 상당히 더욱 낮은 온도, 종종 250 ℃ 아래에서 공정된다.
낮은 공정 온도에 기인하여, 롤-투-롤 공정을 포함한 대면적 인쇄 전자는 신규 플렉시블 기판이 실용적 옵션이므로 가능하게 된다. 많은 고분자들은 롤 상의 막 포맷에서 이용가능하다. 그러나, 고분자 막은 전자 소자용 기판으로서 사용되는 경우 결점을 갖는다. 이러한 결점은 평탄성, 배리어 성질, 표면 조도, 및 치수 안정성을 포함한다. 고해상도 디스플레이에 요구되는 바와 같은, 대면적 포맷, 짧은 피치, 작은 치수 전자공학을 만들기 위하여, 우수한 치수 안정성이 다른 증착 공정 단계들, 특히 리소그라피 공정 사이에서의 기록(registration)을 유지하기 위하여 요구된다. 고분자 막은 외부 적재하에서의 플라스틱 변형을 위한 성형에 기인하여 이러한 치수 안정성 및 낮은 영률 및 결과적인 강성도를 달성할 수 없다. 한편, 이러한 매우 플라스틱 성질에 기인하여, 고분자 막은 우수한 인성을 갖는다. 응력하에서조차, 결함의 존재에서, 많은 고분자 막은 즉각적인 파괴 대신에 우선의 비가역적인 플라스틱 변형에 의해 기계적으로 고장난다.
따라서, 특히 소자 제작 동안 개선된 치수 안정성을 갖는 전자 소자용의 대안적인 박막의 플렉시블 기판에 대한 요구가 존재한다.
일 구현예에서, 전자 조립체는 300 ㎛ 이하의 두께, 제1의 표면 및 제2의 표면을 갖는 유리-계 기판; 상기 유리-계 기판의 제1의 표면 상에 배치된 적어도 하나의 게이트 전극; 고분자층이 상기 적어도 하나의 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제1의 표면 상에 배치된 고분자층을 포함한다. 상기 전자 조립체는 상기 고분자층의 고분자 표면 상에 배치된 적어도 하나의 소스 전극, 상기 고분자 표면 상에 배치된 적어도 하나의 드레인 전극 및 상기 고분자 표면 상에 배치된 반도체 물질을 더욱 포함한다. 상기 반도체 물질은 적어도 하나의 소스 전극 및 적어도 하나의 드레인 전극의 적어도 부분에 접촉한다. 상기 고분자층은 적어도 하나의 게이트 전극 및 반도체 물질 사이에 유전체 물질로서 작용하도록 구성된다. 상기 적어도 하나의 게이트 전극, 고분자층의 부분, 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질은 적어도 하나의 전자 소자를 한정한다.
또 다른 구현예에서, 전자 소자를 포함하는 전자 조립체의 제조방법은 유리-계 기판의 제1의 표면 상에 적어도 하나의 게이트 전극을 증착하는 단계, 여기서 상기 유리-계 기판은 300 ㎛ 이하인 두께를 가짐; 고분자층이 상기 적어도 하나의 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제1의 표면 상에 고분자층을 증착하는 단계, 여기서 상기 고분자층은 고분자 표면을 포함함; 및 상기 고분자 표면 상에 적어도 하나의 소스 전극 및 적어도 하나의 드레인 전극을 증착하는 단계를 포함한다. 상기 방법은 반도체 물질이 상기 적어도 하나의 소스 전극의 적어도 부분 및 상기 적어도 하나의 드레인 전극의 적어도 부분에 접촉하도록 상기 고분자 표면 상에 반도체 물질을 증착하는 단계를 더욱 포함한다. 상기 고분자층은 상기 적어도 하나의 게이트 전극 및 반도체 물질 사이에 유전체 물질로서 작용하도록 구성된다. 상기 적어도 하나의 게이트 전극, 고분자층의 부분, 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질은 적어도 하나의 전자 소자를 한정한다.
전술한 설명은 상이한 도면들을 통틀어 유사 참조 부호가 동일 부분을 참조하는 첨부된 도면에서 도시된 바와 같이, 이어지는 예시적인 구현예의 특정 설명으로부터 더욱 명백해질 것이다. 상기 도면은 크기대로 필수적으로 나타낸 것은 아니며, 대신 대표적인 구현예를 설명하면서 강조가 이루어진다.
도 1a는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 유리-계 기판 및 고분자층을 포함하는 실시예 적층 기판을 개략적으로 나타낸 도면이며;
도 1b는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 유리-계 기판 및 고분자층을 포함하는 또 다른 실시예 적층 기판을 개략적으로 나타낸 도면이며;
도 1c는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 제1의 유리-계 기판 및 제2의 유리-계 기판 사이에 증착된 고분자층을 포함하는 또 다른 실시예 적층 기판을 개략적으로 나타낸 도면이며;
도 1d는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 제1의 고분자층 및 제2의 고분자층 사이에 배치된 유리-계 기판을 포함하는 또 다른 실시예 적층 기판을 개략적으로 나타낸 도면이며;
도 2는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 유리-유리-계 기판의 표면에 적용된 고분자층을 개략적으로 나타낸 도면이며;
도 3은 본원에 하나 이상의 기술되고 설명된 구현예에 따라 유리-계 기판에 하나 이상의 고분자층을 적용하기 위한 실시예 롤-투-롤 공정을 개략적으로 나타낸 도면이며;
도 4는 본원에 하나 이상의 기술되고 설명된 구현예에 따라 유리-계 기판에 하나 이상의 고분자층을 적용하기 위한 실시예 슬롯-다이 공정을 개략적으로 나타낸 도면이며;
도 5는 본원에 하나 이상의 기술되고 설명된 구현예에 따라 유리-계 기판에 하나 이상의 고분자층을 적용하기 위한 실시예 적층 공정을 개략적으로 나타낸 도면이며;
도 6a-6d는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 도 1a-1d에 나타낸 적층 기판 상에 배치된 다양한 박막 트랜지스터 소자 구성을 개략적으로 나타낸 도면이며;
도 6e는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 박막 트랜지스터의 유전체층으로서 적층 기판의 고분자층이 작용하는 박막 트랜지스터를 개략적으로 나타낸 도면이며;
도 7a 및 7b는 본원에 하나 이상의 기술되고 설명된 구현예에 따른 전자 소자 어레이를 제작하기 위한 유리-계 기판의 표면 상에 게이트 전극의 어레이 및 고분자층을 증착하는 공정을 개략적으로 나타낸 도면이며;
도 8a 및 8b는 적층 기판의 제1의 표면 상에 배치된 제1의 전자 소자 및 상기 적층 기판의 제2의 표면 상에 배치된 제2의 전자 소자를 포함하는 전자 조립체를 개략적으로 나타낸 도면이다.
본원에 개시된 구현예들은 플렉시블, 적층 기판을 혼입한 전자 조립체에 관한 것이다. 제한 없이, 본원에 개시된 전자 조립체는 유기 박막 트랜지스터 (TFT)를 혼입한 플렉시블 디스플레이와 같은, 플렉시블 디스플레이에 사용될 수 있다. 고분자 막이 플렉시블이며, 따라서 TFT와 같은 전자 소자용 기판으로서 사용될 수 있더라도, 고분자 막은 치수 안정성이 부족하다. 고분자 막은 또한 평탄성, 표면 조도, 및 배리어 성질과 같은 추가적인 결점을 갖는다.
본 기재의 구현예는 박형의 형성-인자 유리-계 기판을 사용함으로써 고분자 막의 결점을 다룬다. 상표명 Corning® Willow® 유리로 코닝 인코포레이티드에 의해 시판되는 유리와 같은 유리는 플라스틱 기판에 존재하는 문제를 해결할 수 있다. 플렉시블 유리는 시트 및 롤 포맷 모두에서 막형 형성 인자에서 이용 가능하다. 유리, 유리-세라믹, 및 세라믹 (본원에서 "유리-계 기판"으로서 집합적으로 언급됨)은 우수한 투명성, 산소/물 증기 배리어 성질, 내구성 및 치수 안정성을 갖는다. 유리-계 기판은 일반 취급 및 중간의 온도 하에서 플라스틱 같이 변형하지 않는다. 이러한 조건하에서, 유리-계 기판의 치수 변화는 탄성 레짐(elastic regime) 내이다. 나아가, 유리-계 기판은 용매 또는 수분 흡수에 기인하여 치수적으로 팽창하지 않는다. 유리-계 기판은 또한 용융 형성 공정에 기인하여, 예외적인 품질 표면을 가질 수 있다. 이러한 박형 형성 인자에서의 유리-계 기판의 사용은 유리-계 기판이 균열 전파를 통한 결함 유도 고장에 민감할 수 있으므로 소자 제작 동안 기계적 신뢰성에 대한 문제점을 야기할 수 있다.
실시예로서, 플렉시블 유리-계 기판은 두께, 중량 및 유연성(flexibility)의 면적에서 좀 더 두꺼운 유리에 비해 이점을 갖는다. 약 300 ㎛ 또는 좀 더 박형의 유리-계 기판이 좀 더 두꺼운 리지드 유리가 기계적으로 양립되지 않는 롤-투-롤 제작 상황 및 플렉시블/부합하는(conformable) 전자공학 적용에 사용될 수 있다. 좀 더 박형의 유리는 또한 시차(parallax), 및 VU 흡수와 같은 좀 더 낮은 광학 효과를 갖는다. 고분자 막 기판과 비교하여, 플렉시블 유리-계 기판은 개선된 광학 투과율, 낮은 헤이즈, 낮은 표면 조도, 높은 열적 능력, 높은 배리어 성질, 공정 화학 양립성, 및 전체적인 치수 안정성을 제공한다. 예를 들어, 본원에 개시된 박형 유리-계 기판은 400　nm 내지 800　nm의 파장 범위에 걸쳐 측정된 바에 따라, 적어도 약 70%, 적어도 약 80%, 또는 적어도 약 90%의 광 투과율을 가질 수 있다. 추가적으로 또는 대안적으로, 본원에 개시된 박형 유리-계 기판은 Byk-Gardner Haze-Gard LE04 헤이즈 미터를 사용하여 측정된, 최대 약 1%, 최대 약 0.5%, 최대 약 0.2%, 또는 최대 약 0.1%의 헤이즈를 가질 수 있다. 추가적으로 또는 대안적으로, 본원에 개시된 박형 유리-계 기판은 최대 약 10　nm, 최대 약 5　nm, 최대 약 2　nm, 최대 약 1　nm, 또는 최대 약 0.5　nm의 표면 조도를 가질 수 있으며, 여기서 상기 표면 조도는 100　㎛ x 100　㎛의 영역에 걸쳐 측정된 Ra 표면 조도이다. 추가적으로 또는 대안적으로, 본원에 개시된 박형 유리-계 기판은 적어도 약 200℃, 적어도 약 400℃, 적어도 약 500℃, 또는 적어도 약 700℃의 열적 능력을 가질 수 있다. 추가적으로 또는 대안적으로, 본원에 개시된 박형 유리-계 기판은 최대 약 20　㎛, 최대 약 10　㎛, 또는 최대 약 1　㎛의 치수 안정성을 가질 수 있으며, 여기서 상기 치수 안정성은 상기 유리-계 기판을 공정 온도로 가열한 후 실온으로 되돌리는 경우 치수의 변화 또는 변형이다. 상기 치수 안정성은 특히 서로 기록된 다중 패턴화된 층으로 이루어진 고성능 소자를 가능하게 한다. 자립형(free-standing) 고분자 기판은 화학/물 흡수, 박막 응력 또는 적용된 응력에 대한 보상 불능을 초래하는 낮은 강성도, 및 Tg 부근 조건에 기인한 응력 완화의 환경에 기인하여 공정 동안 예기치않게 왜곡되는 것으로 알려져 있다. 하나 이상의 극박형 유리-계 층을 포함하는 플렉시블 기판을 사용하는 것은 고해상도, 고기록 소자 구조에 필요한 치수 안정성을 달성할 수 있도록 할 수 있다.
본원에 개시된 구현예들은 둘 모두의 물질 세트의 바람직한 성질을 달성하기 위하여 적층체 또는 코팅 구조체에서 고분자층과 박형의 유리-계 기판(들)을 조합한다. 상기 유리-계 기판의 우수한 치수 안정성 및 산소/물 증기 배리어 성질은 고분자층이 취급성을 부여하고 유리-계 기판의 표면에 대한 접촉 손상을 최소화하는 이점을 취할 수 있다. 따라서, 구현예들은 TFT 어레이와 같은, 전자 소자용 향상된 기판/덮개층으로서 서로 인접하여 배치된 박형의 유리-계 기판 및 고분자층을 사용한다. 상기 적층된 구조는 시트-투-시트 및 롤-투-롤 공정에 사용될 수 있다. 대부분의 경우, 공정은 유기 고분자 물질 열적 성질을 수용하기 위하여 낮은 온도에서일 수 있다. 그러나, 본 기재의 구현예들은 박형의 유리-계 기판이 적층 없이 폴리이미드와 같은 높은 열안정성 고분자와 적층되는 경우, 좀 더 높은 온도 공정에서 이들 적층 기판의 사용을 배제하지 않는다.
본원에 개시된 적층 기판은 디스플레이 소자용 유기 TFT 뒤판에서 사용될 수 있다. 유기 TFT 구조는 유기 반도체 물질, 유전체 물질, 및 TFT 디자인을 포함한다. 본 기재의 구현예들은 또한 최적화된 기판-소자 조합 구조에 관한 것이다. 일부 구현예에서, 유리-계 기판 상에 배치된 하나 이상의 고분자층은 플렉시블 적층 기판 상에 및/또는 그 내부에 적층된 전자 소자(예를 들어, TFT 소자)용 하나 이상의 유전체 층으로서 구성될 수 있다.
여러 가지 적층 기판, 전자 조립체 및 적층 기판을 혼입한 전자 조립체의 제작방법이 아래에서 상세히 기술된다.
도 1a-1d는 전자 조립체에서의 사용을 위한 4개의 실시예 유리-고분자 기판(또는 덮개층)을 개략적으로 나타낸 도면이다. 도 1a를 참조하면, 실시예 적층 기판(100A)은 유리-계 기판(110)의 상부 표면 상에 배치된 고분자층(120)을 포함한다. 도 1b는 고분자층(120)이 유리-계 기판(110)의 하부 표면 상에 배치된 실시예 적층 기판(100B)을 나타낸다. 도 1c는 고분자층(120)이 제1의 유리-계 기판(110A) 및 제2의 유리-계 기판(110B) 사이에 샌드위치된 실시예 적층 기판(100C)을 개략적으로 나타낸다. 상기 유리-계 기판(110A 및 110B)은 유사하거나 또는 다를 수 있다. 도 1d는 유리-계 기판(110)이 제1의 고분자층(120A) 및 제2의 고분자층(120B) 사이에 샌드위치된 실시예 적층 기판(100D)을 개략적으로 나타낸다. 상기 고분자층(120A 및 120B)은 유사하거나 다를 수 있다. 각각의 고분자층(120) 및 유리-계 기판은 개별적인 층을 포함하거나, 또는 다중층 또는 복합물로 이루어질 수 있다.
도 1c에 나타낸 바와 같이, 중심 고분자층을 포함하는 두 개의 유리-계 기판(110A, 110B)을 갖는 적층 구조는 산소 및 물로부터 중심 고분자층(120)을 차단하는 추가적인 이점을 갖는다. 이는 고분자층의 작동 온도 범위를 연장시킬 것이며, 따라서 적층체 구조가 양립될 공정 조건의 좀 더 넓은 범위를 가능하게 할 것이다.
본원에 개시된 유리-계 기판(110)은 모든 유리, 유리-세라믹, 또는 세라믹 물질로 이루어질 수 있다. 전술한 바와 같이, TFT 소자를 제작하기 위한 낮은 온도 공정(예를 들어, 300 ℃ 이하의 최대 온도)은 유리, 유리-세라믹, 및 세라믹 물질의 모든 조성물의 사용을 가능하게 한다. 실시예 유리 물질은 이에 한정되는 것은 아니나, 보로실리케이트 유리 (예를 들어, 상품명 Corning® Willow® 유리의 코닝, 뉴욕의 코닝 인코포레이티드에 의해 제조된 유리), 알칼리토 보로-알루미노실리케이트 유리 (예를 들어, 상품명 EAGLE XG®의 코닝 인코포레이티드에 의헤 제조된 유리), 알칼리토 보로-알루미노실리케이트 유리 (상품명 Contego 유리 하에서 코닝 인코포레이티드에 의해 제조된 유리), 및 이온-교환된 알칼리-알루미노실리케이트(예를 들어, 상품명 Gorilla® 유리로 코닝 인코포레이티드에 의해 제조된 유리)를 포함한다. 다른 플렉시블 유리, 유리 세라믹, 세라믹, 다층, 또는 복합 조성물이 또한 사용될 수 있는 것으로 이해되어야 한다.
그러나, TFT 소자의 고온 공정(예를 들어, 300 ℃ 초과의 온도)은 유리-계 기판(110) 내에 존재하는 알칼리 이온의 TFT 소자 내로의 이동을 야기함으로써 TFT 소자의 성능 및 신뢰성에 영향을 미친다. 따라서, 무-알칼리 유리는 TFT의 알칼리 오염물이 관심사인 고-온 공정 적용에서 유리-계 기판(100)에 사용될 수 있다. 상기 유리-계 기판(110)의 알칼리 이온의 존재는 이온이 유리 내에 남을 것이므로 저온 공정에 대해 문제가 되지 않을 것이다.
구현예에서, 상기 유리-계 기판(110)은 플렉시블이도록 두께를 갖는다. 예시적인 두께는 이에 한정되는 것은 아니나, 약 300 ㎛ 미만, 약 250 ㎛ 미만, 약 200 ㎛ 미만, 약 150 ㎛ 미만, 약 100 ㎛ 미만, 약 50 ㎛ 미만, 및 약 25 ㎛ 미만을 포함한다. 예를 들어, 상기 유리-계 기판(110)은 약 10 ㎛ 내지 약 300 ㎛의 두께를 갖는다.
본원에 개시된 실시예 유리-계 기판(110)은 300mm 아래의 반경, 또는 200mm 아래의 반경, 또는 100mm 아래의 반경, 또는 75mm 아래의 반경, 또는 50mm 아래의 반경, 또는 25mm 아래의 반경에서 굽힘에 대한 능력을 갖는다.
상기 고분자층(120)은 유리-계 기판(110)의 표면에 안전할 수 있는 모든 적합한 플렉시블 고분자 물질일 수 있다. 실시예에서, 상기 고분자층(120)은 유리-계 기판(110)의 전표면을 커버한다. 또 다른 실시예에서, 상기 유리-계 기판(110)의 표면의 하나 이상의 영역은 고분자층(120)에 의해 커버되지 않는다. 실시예 고분자 물질은 이에 한정되는 것은 아니나, 극성 탄성중합체, 폴리이미드, 폴리카보네이트, 폴리비닐부티랄, 폴리(메스)아크릴레이트를 포함한다. 하나의 비한정적 실시예의 극성 탄성중합체는 이하에서 더욱 상세히 기술되는 바에 따라 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)을 포함한다. 상기 고분자층(120)은 제한 없이 끝점을 포함하여, 0.5 ㎛ 내지 50 ㎛, 또는 0.5 ㎛ 내지 40 ㎛, 또는 0.5 ㎛ 내지 30 ㎛, 또는 0.5 ㎛ 내지 20 ㎛, 또는 0.5 ㎛ 내지 10 ㎛, 또는 0.5 ㎛ 내지 5 ㎛, 또는 0.5 ㎛ 내지 2.5 ㎛ 범위 내와 같은 모든 적합한 두께를 가질 수 있다. 상기 고분자층(120)은 20 GPa 이하, 15 GPa 이하, 10 GPa 이하, 또는 5 GPa 이하의 영률을 가질 수 있다.
상기 고분자층(120)은 특히 적층 기판(100A) 상에 TFT 소자의 제작과 같은, 연이은 공정 단계에서 물질 취급 동안, 상기 유리-계 기판(110)을 보호하기 위한 인성을 위하여 상기 적층 기판(100A)에 포함될 수 있다. 상기 고분자층(120)은 상기 유리-계 기판(110)의 표면에 대한 접촉 손상을 최소화할 수 있다. 상기 고분자층(120)은 상기 유리-계 기판(110)의 표면에서 형성되는 것 대신에 물리적 접촉에 의해 야기되는 기계적 결함의 축적에 사용될 수 있다. 나아가, 상기 고분자층(120)은 상기 유리-계 기판(110)에서 기계적 고장이 발생하는 경우 전체 적층 기판(100A)의 완전성을 유지하는 역할을 할 수 있다. 따라서, 상기 유리-계 기판(110) 상에 배치된 고분자층(120)은 적층 기판(100A)의 기계적 견실성(mechanical robustness)을 증가시킨다.
상기 고분자층(120)은 모든 적합한 공정에 의해 상기 유리-계 기판(110)의 표면에 적용될 수 있다. 도 2에 나타낸 바와 같이, 시트로서 구성된 고분자층(120)은 유리-계 기판(110)의 표면(111) 상에 배치될 수 있고, 접착제 물질의 사용에 의해서와 같이 적층 공정에 의해 보증될 수 있다. 상기 접착제 물질은 접착 막 또는 액체계 접착제일 수 있다. 어떠한 경우에도, 한정 없이, 열-처리 또는 UV 노출 단계와 같은, 초기 적층 후 경화 또는 처리 단계가 일어날 수 있다. 일부 고분자층 물질에서, 고분자층(120)이 중간 물질에 대한 요구 없이 유기-계 기판(110)에 직접 고착될 수 있으므로 어떠한 추가적인 접착층도 필요하지 않을 수 있다. 도 2는 유리-계 기판(110)에 고분자층(120)의 자립형 시트를 고착하는 공정을 나타내는 것임이 주지되어야 한다. 대안적인 공정이 또한 유리-계 기판(110) 표면에 용액-계 고분자층(120)을 적용한 후 이하에서 더욱 상세히 설명되는 바와 같은, 모든 요구되는 경화 또는 처리 단계가 이어지는 것이 가능하다.
상기 유리-계 기판(110)은 플렉시블 물질일 수 있으므로, 상기 고분자층(120)은 롤-투-롤 공정에 의해 상기 유리-계 기판(110)에 적용될 수 있다. 도 3을 참조하면, 유리 웹(112) 상에 고분자 물질(122)을 증착하기 위한 롤-투-롤 공정(150)이 개략적으로 도시된다. 적층 기판(100A-100D)을 형성하기 위한 크기로 절단되는 경우 고분자 물질(122) 및 유리 웹(112)이 고분자층(120) 및 유리-계 기판(110)을 각각 형성한다는 점이 주목된다. 도시된 구현예에서, 상기 유리 웹(112)은 초기 스풀(101)의 형태로 있다. 상기 플렉시블 유리 웹(112)은 예를 들어, 코어 주변에 감길 수 있다. 다음으로, 상기 유리 웹(112)은 유전체층 증착 시스템(130) 방향으로 이를 통해서 풀린다. 상기 유전체층 증착 시스템(130)은 유리 웹(112)의 일면 또는 양 표면 상에 고분자 물질(122)을 증착한다. 상기 고분자 물질(122)을 수용한 후, 상기 유리 웹(112)은 일부 구현예에서 제2의 스풀로 감기거나 또는 개별 부분으로 절단될 수 있다. 상기 제2의 스풀(103)의 코팅된 유리 웹(112)은 다음으로 제한 없이, 비아 형성(예를 들어, 레이저 드릴링에 의해), 전기도금(예를 들어, 전기 전도성 트레이스 및 면들을 형성하기 위하여), 추가적인 코팅, 다이싱, 및 전기 부품 파퓰레이팅(electrical component populating)과 같은 하나 이상의 하류 공정으로 보내질 수 있다. 유사하게, 상기 유리 웹(112)(또는 시트 공정에서 유리 시트)은 고분자 물질(122)을 증착하기 전에 하나 이상의 상류 공정으로 보내질 수 있다. 유사하게, 이들 상류 공정들은 제한 없이 비아 형성(예를 들어, 레이저 드릴링에 의해), 전기도금(예를 들어, 전기 전도성 트레이스 및 면들을 형성하기 위하여), 추가적인 코팅, 다이싱, 및 전기 부품 파퓰레이팅을 포함할 수 있다. 또한, 상기 고분자 물질(122)이 유리 웹(112) 또는 유리 시트의 양 표면 상에 증착되는 경우, 대칭성일 필요는 없다. 상기 유리 웹(112) 또는 유리 시트의 일 표면 상의 고분자 물질(122) 조성물, 패터닝, 두께 및 다른 성질은 유리 웹 또는 기판의 다른 표면 상의 유전체 물질 성질과 다를 수 있다.
상기 유전체층 증착 시스템(130)은 유리 웹(112) 상에 고분자 물질(122)의 증착을 가능하게 하는 조립체 또는 시스템일 수 있다. 상기 유리 웹(112)은 전술한, 모든 유리, 유리-세라믹 또는 세라믹 물질일 수 있다. 실시예 및 비 한정적으로서, 도 4는 롤-투-롤 공정에서와 같이, 플렉시블 유리 웹(112) 상에 고분자 물질(122)을 증착하는데 사용되는 실시예 슬롯-다이 코팅 시스템(130A)을 개략적으로 나타낸다. 상기 고분자 물질(122)은 유리 웹(112)의 양 표면 상에(예를 들어, 도 1d에 나타낸 바와 같이) 코팅될 수 있다. 상기 슬롯-다이 코팅 시스템(130A)은 상기 유리 웹(112)의 표면 상에 고분자 물질(122)을 연속적으로 증착하는 슬롯-다이를 포함한다. 상기 유리 웹(112)의 양 표면이 고분자 물질(122)로 코팅되는 구현예에서, 또 다른 슬롯-다이가 상기 제2의 표면을 코팅하기 위하여 제공될 수 있다는 점이 이해되어야 한다. 나아가, 추가적인 공정 조립체 또는 시스템은 또한 조립체 경화(예를 들어, 열 경화, UV 경화 및 그 유사공정)과 같은, 도 4에 도시되지 않은 것에 제공될 수 있다. 슬롯-다이 코팅 외의 코팅 시스템이 사용될 수 있음이 이해되어야 한다. 이러한 추가적인 코팅 시스템은 제한 없이 프린팅 방법, 또는 다른 코팅 방법과 같은 용액-계 공정을 포함할 수 있다. 상기 코팅 시스템은 스퍼터링, 플라즈마-강화 화학 기상 증착 (PECVD), 원자층 증착 (ALD), 및 다른 공정과 같은 무기 박막 증착 기술을 또한 포함할 수 있다. 이들 방법은 유리 웹(112) 상에 고분자 물질(122)의 연속적인 층을 증착하는데 사용될 수 있다.
도 5를 참조하면, 고분자 물질(122)을 플렉시블 유리 웹(112)에 적용하기 위한 실시예 적층 시스템(130B)이 개략적으로 도시된다. 상기 적층 시스템(130B)은 적어도 두 개의 롤러(134A, 134B)를 포함한다. 상기 고분자 물질(122) 및 플렉시블 유리 웹(112)은 플렉시블 유리 웹(112)에 고분자 물질(122)을 적층하기 위하여 롤러들(134A, 134B) 사이에 공급된다. 일부 구현예에서, 상기 적층된 플렉시블 유리 웹(112)은 다음으로 스풀로 롤링될 수 있다. 모든 공지되거나 또는 개발중인 적층 공정이 사용될 수 있다.
전술한 바와 같이, 상기 고분자층(120)은 롤-투-롤 공정보다는 유리-계 기판(110)의 개별 시트에 적용될 수 있다.
유리 기판 또는 웹(111)에 고분자 물질(122)의 적용 후, 상기 코팅된 유리 기판/웹(111)은 다음으로 하나 이상의 원하는 형상을 갖는 복수의 적층 기판에 제공될 수 있다.
본원에 개시된 적층 기판(예를 들어, 적층 기판(100A-100D))은 전자 조립체용 기판으로서 사용될 수 있다. 하나의 비-한정적 구현예에서, 상기 전자 조립체는 예를 들어 스마트 폰과 같은, 전자 소자에 사용되는 유기 TFT 뒤판(backplane)이다. 구현예들은 제한 없이 유기 발광 다이오드 디스플레이, 유기 전계 효과 트랜지스터, OLED 조명, 안테나, 터치 센서, 회로판 조립체, 광전지, 광학 및 광-전자 소자, 및 센서와 같은 다른 전자 조립체에 혼입될 수 있다는 점이 이해되어야 한다. 구현예들은 유기 TFT 전자 조립체의 맥락에서 본원에서 기술한 바와 같으나, 구현예들이 이에 한정되지 않음이 이해되어야 한다.
본원에 기술된 전자 조립체들은 적층 기판의 노출 표면 상에 및/또는 그 내부에 배치된 하나 이상의 전자 소자(예를 들어, 후술되는 TFT 전자 소자)를 포함할 수 있다. 실시예 및 비 한정적으로서, TFT 전자 소자와 같은 전자 소자의 어레이는 전자 디스플레이용 TFT 뒤판을 제공하기 위하여 적층 기판의 하나 이상의 표면 상에 및/또는 그 내에 배치될 수 있다.
도 1a-1d를 참조하면, 하나 이상의 전자 소자는 고분자층(120, 120A) 및 유리-계 기판(110, 110A)의 상부 표면 상에 배치될 수 있다. 따라서, 도 1a-1d에 도시된 2층 및 3층 적층 기판(100A-100D) 모두는 유리-계 기판 (예를 들어, 도 1b에 도시된 유리-계 기판(110) 또는 도 1c에 도시된 유리-계-기판 110A), 또는 고분자층 (예를 들어, 도 1a에 나타낸 고분자층(120) 또는 도 1d에 나타낸 고분자층(120A))의 전 표면 상에 위치된 전자 소자와 함께 사용될 수 있다. 그러나, 도 8a 및 8b를 참조하여 후술되는 바와 같이, 전자 소자는 적층 기판의 양 노출 면 상에 배치될 수 있다. 상기 유리-계 기판(110, 110A)의 표면 상에 직접 빌트된 전자 소자는 유리-계 물질의 우수한 표면 품질의 사용을 가능하게 하고 치수 안정성의 최대 활용을 가능하게 한다는 점이 주목된다. 그러나, 외부 환경과 상호작용을 위해 바깥쪽으로 제공되는 고품질 표면을 갖는 이점이 있을 수 있다는 점에서 잠재적인 적용이 존재할 수 있다. 이러한 경우, 고분자층(120, 120A)의 표면 상에 전자 소자(예를 들어, TFT 어레이)를 빌드하는 것이 가능할 수 있다. 고분자층이 외부 상호작용을 위한 물질 성질의 측면에서 다른 유용한 기능성을 부여할 수 있는 상황이 또한 존재한다. 이러한 경우, 도 1b 및 1d에 나타낸 적층 기판(100B 및 100D)이 유용할 수 있다. 고품질 표면이 소자 구성 및 외부 접속 모두를 위하여 바람직한 경우, 도 1c에 나타낸 적층 기판(100C)이 가장 적합할 것이라는 점이 주목된다.
도 1a-1d에 나타낸 적층 기판(100A-100D) 상에 빌트될 수 있는 전자 소자에 대한 수 개의 다양한 TFT 구성이 존재한다. 도 6a-6d에 의해 나타낸 비-한정 실시예에서, 상기 전자 소자는 유리-계 기판(110, 110A) 또는 고분자층(120, 120A) 중 어느 하나의 표면 상에 빌트된다. 적층 기판(100)의 개별적인 층은 도해의 용이성을 위하여 도 6a-6d에 도시되지 않았음이 이해되어야 한다.
도 6a는 적층 기판(100)의 표면(111, 121) 상에 배치된 전자 소자(150A)를 갖는 전자 조립체(140A)를 개략적으로 나타낸다. 상기 실시예 전자 소자(150A)는 예를 들어, 유리 TFT 소자와 같은, 하부 게이트/하부 접촉 TFT 소자로서 구성된다. 상기 도시된 구현예에서, 게이트 전극(155)은 유리-계 기판(110) 또는 고분자층(120)의 표면(111, 121) 상에 배치된다. 본원에 개시된 모든 구현예에서, 상기 게이트 전극(155)은 모든 적합한 전기적으로 전도성 물질로부터 제작될 수 있다. 디스플레이 적용에서, 제한 없이, 인듐 주석 산화물(ITO)과 같은 투명 전기 전도성 물질은 게이트 전극에 대해 사용될 수 있다. 게이트 전극(155)(후술되는 소스 전극(152) 및 드레인 전극(153) 또한)에 대한 다른 물질은 이에 한정되는 것은 아니나 플루오르화 주석 산화물, 탄소 나노튜브 네트워크, 은 나노와이어 네트워크, 금, 은, 구리, 알루미늄, 몰리브덴 및 이들의 합금과 같은 금속을 포함한다.
상기 전자 소자(150A)는 게이트 전극(155)의 적어도 부분과 접촉하도록 유리-계 기판(110) 또는 고분자층(120)의 표면(111, 121) 상에 증착되거나 또는 배치되는 유전체층(154)을 더욱 포함한다. 상기 유전체층(154)은 상기 게이트가 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)과 절연되도록 선택된다. 유전체층에 대한 실시예 물질은 이에 한정되는 것은 아니나 플루오로-탄성중합체, 폴리스티렌, 폴리비닐페놀, 폴리메틸메타크릴레이트 및 폴리이미드와 같은 비-전도성 고분자를 포함한다.
전기적으로 전도성 소스 전극(152) 및 전기 전도성 드레인 전극(153)은 유전체층(154)의 표면 상에 증착되거나 또는 배치된다. 상기 소스 전극(152) 및 드레인 전극(153)은 게이트 전극(155)과 동일한 전기적으로 전도성 물질(예를 들어, ITO)로부터 제작될 수 있으며, 전자 소자(150A)의 다양한 전극이 동일하거나 또는 다른 물질로부터 제작될 수 있다. 상기 전자 소자(150A)는 반도체 물질(151)이 소스 전극(152) 및 드레인 전극(153)의 적어도 부분과 접촉하도록 유전체층(154)의 표면 상에 증착되거나 또는 배치된 반도체 물질(151)을 더욱 포함한다. 실시예 반도체 물질은 이에 한정되는 것은 아니나, 용융 티오펜 및/또는 디케토피롤로피롤 함유 공액 고분자 및 금속 산화물 반도체를 포함하는, 저분자 유기 반도체, 고분자 유기 반도체를 포함한다. 본원에 기술된 모든 전자 소자의 다양한 성분은 모든 공지되거나 또는 개발중인 TFT 제작 기술을 사용하여 제작될 수 있다.
도 6b는 적층 기판(100)의 표면(111, 121) 상에 증착된 전자 소자(150B)를 갖는 전자 조립체(140B)를 개략적으로 나타낸다. 상기 실시예 전자 소자(150B)는 예를 들어, 유기 TFT 소자와 같은 상부 게이트/하부 접촉 TFT 소자로서 구성된다. 도시된 구현예에서, 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)은 반도체 물질(151)이 소스 전극(152) 및 드레인 전극(153)의 적어도 부분과 접촉하도록 적층 기판(100)의 표면(111, 121) 상에 증착되거나 또는 배치된다. 도시된 구현예에서, 유전체층(154)은 반도체 물질(151)의 표면 상에 배치되며, 전기 전도성 게이트 전극(155)은 반도체 물질(151)의 표면 상에 배치되며, 전기 전도성 게이트 전극(155)은 유전체층(154)의 표면 상에 배치된다. 실시예 전자 소자(150B)의 부품은 도 6a에 나타낸 실시예 전자 소자(150A)에 대하여 상기에서 제공된 모든 물질로부터 제작될 수 있다.
도 6c는 적층 기판(100)의 표면(111, 121) 상에 배치된 전자 소자(150C)를 갖는 전자 조립체(140C)를 개략적으로 나타낸다. 상기 실시예 전자 소자(150C)는 예를 들어, 유기 TFT 소자와 같이, 하부 게이트/상부 접촉 TFT 소자로서 구성된다. 도시된 구현예에서, 게이트 전극(155) 및 유전체층(154)은 상기 유전체층(154)이 게이트 전극(155)의 적어도 부분과 접촉하도록 적층 기판(100)의 표면(111, 121) 상애 증착되거나 또는 배치된다. 반도체 물질(151)은 유전체층(154)의 표면 상에 증착되거나 또는 배치된다. 소스 전극(152) 및 드레인 전극(153)은 반도체 물질(151)의 표면 상에 증착되거나 또는 배치된다. 실시예 전자 소자(150C)의 부품은 도 6a에 나타낸 실시예 전자 소자(150A)에 대하 상기에서 제공된 모든 물질로부터 제작될 수 있다.
도 6d는 적층 기판(100)의 표면(111, 121) 상에 배치된 전자 소자(150D)를 갖는 전자 조립체(140D)를 개략적으로 나타낸다. 상기 실시예 전자 소자(150D)는 예를 들어 유기 TFT 소자와 같은 상부 게이트/상부 접촉 TFT 소자로서 구성된다. 도시된 구현예에서, 반도체 물질(151)이 상기 적층 기판(100)의 표면(111, 121) 상에 증착되거나 또는 배치된다. 소스 전극(152), 드레인 전극(153), 및 유전체층(154)은 유전체층(154)이 상기 소스 전극(152) 및 드레인 전극(153)의 적어도 부분에 접촉하도록 반도체 물질(151)의 표면 상에 증착되거나 또는 배치된다. 게이트 전극(155)은 상기 유전체층(154)의 표면 상에 증착되거나 또는 배치된다. 상기 실시예 전자 소자(150D)의 부품은 도 6a에 나타낸 실시예 전자 소자(150A)에 대하여 위에서 제공한 모든 물질로부터 제작될 수 있다.
전자 소자 어레이(예를 들어, 도 6a-6d에 나타낸 전자 소자(150A-150D))는 적층 기판(100)의 표면(111, 121) 상에 제공될 수 있다. 상기 적층 기판(100)의 유리-계 기판(들) 및 고분자층(들)의 유연성은 예를 들어 유기 TFT 디스플레이와 같은 플렉시블 전자 디스플레이를 가능하게 할 수 있다. 구현예에서, 결과적인 전자 조립체(140)는 300 mm 이하의 급힘 반경을 달성할 수 있도록 플렉시블이다.
각각 도 6a 및 6d에 도시된 실시예 TFT 전자 소자(150A 및 150D)는 각각 하부 게이트를 가지며, 적층 기판(100)의 고분자층(120)을 사용하는 진보된 구조의 가능성은 또한 유전체층(예를 들어, 도 6a 및 6d에 나타낸 유전체층(154))으로서 기능할 수 있도록 한다. 상기 고분자층(120, 120A, 120B)의 고분자 물질은 전압 또는 성능의 절충 없이 전통적인 TFT 소자(예를 들어 수십 나노미터 크기)의 유전체층보다 좀 더 두꺼운 유전체층(예를 들어, 미크론 크기)으로서 기능할 수 있도록 선택될 수 있다. 따라서, 상기 고분자층(120)은 전술한 구조적 부품(즉, 유리-계 기판(110)에 대한 손상을 방지하기 위하여)뿐 아니라 전기 부품(즉, 유전체층으로서 기능하기 위하여)을 사용할 수 있다. 유전체 물질로서 구조적 부품 및 전기적 부품으로서 모두 기능할 수 있는 실시예 고분자 물질은 이에 한정되는 것은 아니나, 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌) ("e-PVDF-HFP"), 폴리이미드, 에폭시 고분자 및 (메스)아크릴레이트 고분자를 포함한다. 고분자층(120) 물질의 비-한정적 실시예는 5 ㎛ 미만, 제한 없이, 예를 들어 1 ㎛ 내지 5 ㎛의 두께를 갖는 e-PVDF-HFP 층이다.
도 6e를 참조하면, 유전체층으로서 고분자층(120)을 사용하는 전자 소자(150E)를 포함하는 전자 조립체(140E)를 개략적으로 나타낸다. 상기 실시예 전자 소자(150E)는 도 6a를 참조로 상술한 바와 같이 하부 게이트/하부 접촉 TFT 소자로서 구성된다. 그러나, 도 6a에 나타낸 실시예와 달리, 상기 전자 소자(150E)는 유전체층으로서 고분자층(120)을 사용한다. 유리는 롤에서 박형 형성 인자로서 가능하며 존재하는 고분자층(120) 없이 취급가능하므로, 전극의 증착은 유리-계 기판(110)의 표면 상에 직접 이루어질 수 있다. 롤링된 유리-계 기판(110)의 하나의 비-한정적 실시예는 상표명 Corning® Willow® 유리 하에 코닝, NY의 코닝 인코포레이티드에 의해 제작된 유리이다.
도 7a에 나타낸 바와 같이, 게이트 전극(155) 어레이는 롤-투-롤 공정에서 유리-계 기판(110)의 표면(111) 상에 또는 유리-계 기판(110)의 개별적인 시트 상에 증착될 수 있다. 다음으로, 도 7b에 나타낸 바와 같이, 고분자층(120)은 롤-투-롤 공정에서 유리-계 기판(110)의 표면(111) 상에 또는 유리-계 기판(110)의 개별적인 시트 상에 증착되거나 또는 배치될 수 있다. 상기 고분자층(120)은 상기 고분자층(120)이 전기 부품 및 구조적 부품 모두로서 작용하도록 상기 게이트 전극(155) 및 유리-계 기판(110)에 접촉한다. 예를 들어, 상기 고분자층(120)은 증가된 인성을 제공하는 한편 또한 전자 소자의 유전체층으로서 작용하기 위하여 유기-계 기판(110)의 표면을 보호할 수 있다. 상기 고분자층은 전체 적층 기판(100)을 가로질러 실질적으로 동일한 두께를 가질 필요는 없음이 주목된다. 예를 들어, 상기 고분자층(120)의 두께는 상기 적층 기판(100)에 걸쳐 실질적으로 변할 수 있다(>0.01㎛, >0.05㎛, >0.1㎛, >0.5㎛, >1㎛, >5㎛). 두께에서의 의도적인 변화는 서브트랙티브 방법(예를 들어, 에칭) 또는 에디티브 방법(예를 들어, 인쇄)에 의해 달성될 수 있다. 상기 고분자층(120)은 좀 더 기계적 성능을 요구하는 영역에서 더욱 두껍고 전기 성능에서 요구되는 바에 따른 영역에서 더욱 얇도록 두께에서 국부적으로 최적화된 변화를 생산하는 것이 바람직할 수 있다. 예를 들어, 상기 고분자층(120)은 도 7b에 나타낸 바와 같이 상기 게이트 전극(155) 상에 배치된 영역에서 더욱 얇고 유리-계 기판(110) 상에서 배치된 영역(예를 들어, 인접한 게이트 전극들 사이)에서 더욱 두껍다.
도 6e를 다시 참고하면, 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)은 고분자층(120)의 표면(121) 상에 증착되거나 또는 배치된다. 따라서, 상기 게이트 전극(155), 고분자층(120), 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)은 TFT 소자와 같은 전자 소자(150E)를 한정한다. 전자 소자(150E)의 어레이는 적층 기판(100) 상에 제공될 수 있음이 이해되어야 한다.
일부 구현예에서, 상기 유리-계 기판(110) 및 고분자층(120)은 서로 분리되거나 또는 떼어질 수 있다. 예를 들어, 상기 고분자층(120)은 본원에서 기술된 바와 같은, 게이트 전극(155), 고분자층(120), 소스 전극(152), 드레인 전극(153), 및/또는 반도체 물질(151)의 증착 후 상기 유리-계 기판(110)으로부터 분리될 수 있다. 이러한 구현예 중 일부에서, 상기 유리-계 기판(110)은 전자 소자 형성용 캐리어로서 기능할 수 있으며, 상기 전자 소자는 다음의 공정 캐리어로부터 제거될 수 있다. 추가적으로 또는 대안적으로, 상기 고분자층(120)은 본원에 개시된 바와 같은 다양한 공정 단계들 동안 유리-계 기판(110)을 보호할 수 있다.
적층 기판의 양면 상에 배치된 전자 소자를 갖는 전자 조립체가 또한 가능하다. 이러한 구현예에서, 상기 적층 기판은 인트라-상태(intra-state)로서 기능할 수 있다. 상기 기판의 양면 상의 이들 전자 소자들은 서로 기록되거나(예를 들어, ±10 ㎛ 이내, ±5 ㎛ 이내, 또는 ± 1 ㎛ 이내) 또는 비-정렬될 수 있다. 상기 전자 소자는 또한 광-전자 및 광학 소자를 포함할 수 있다. 상기 전자 소자는 서로 전기적으로, 광학적으로 또는 다른 방법을 통해서 상호작용할 수 있다. 상기 상호작용은 기판에서의 비아 홀 또는 기판 투명성을 사용할 수 있다. 도 8a를 참조하면, 실시예 전자 조립체(140')가 개략적으로 도시된다. 상기 실시예 전자 조립체(140')는 적층 기판(100C), 제1의 전자 소자(150A'), 및 제2의 전자 소자(150A")를 포함한다. 상기 적층 기판(100C)은 제1의 유리-계 기판(110A) 및 제2의 유리-계 기판(110B) 사이에 배치된 고분자층(120)을 포함한다. TFT 소자일 수 있는 상기 제1의 전자 소자(150A')는 상기 제1의 유리-계 기판(110)의 제1의 표면(111A) 상에 배치된다. 또한 TFT 소자일 수 있는 상기 제2의 전자 소자(150A")는 상기 제2의 유리-계 기판(110)의 제2의 표면(111B) 상에 배치된다. 각각의 제1의 전자 소자(150A') 및 제2의 전자 소자(150A")는 각각 제1의 유리-계 기판(110A)의 제1의 표면(111A) 및 제2의 유리-계 기판(110B)의 제2의 표면(111B) 상에 증착되거나 또는 배치된 게이트 전극(155) 및 유전체층(154)을 포함한다. 각각의 제1의 전자 소자(150A') 및 제2의 전자 소자(150A")는 각각의 유전체층(154) 상에 증착되거나 또는 배치된 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)을 포함한다. 제1의 전자 소자(150A') 및 제2의 전자 소자(150A")의 어레이는 각각 제1의 유리-계 기판(110A)의 제1의 표면(111A) 및 제2의 유리-계 기판(110B)의 제2의 표면(111B) 상에 배치될 수 있음이 이해되어야 한다.
도 8b는 적층 기판(100D)의 양 면 상에 배치된 전자 소자를 갖는 또 다른 실시예 전자 조립체(140")를 나타낸다. 상기 적층 기판(100D)은 제1의 고분자층(120A) 및 제2의 고분자층(120B) 사이에 배치된 유리-계 기판(110)을 포함한다. 도 8b에 나타낸 실시예 전자 조립체(140")에서, 상기 제1의 고분자층(120A) 및 제2의 고분자층(120B)은 도 6e에서 상기에서 기술한 바와 유사한 방식으로, 각각 제1의 전자 소자(150E') 및 제2의 전자 소자(150E")에 대한 유전체층으로서 작용한다. 게이트 전극(155) 및 제1의 고분자층(120A)이 상기 유리-계 기판(110)의 제1의 표면(111A) 상에 증착되거나 또는 배치된다. 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)은 상기 제1의 고분자층(120A)의 표면(121A) 상에 증착되거나 또는 배치된다. 유사하게, 게이트 전극(155) 및 제2의 고분자층(120B)은 상기 유리-계 기판(110)의 제2의 표면(111B) 상에 증착되거나 또는 배치된다. 소스 전극(152), 드레인 전극(153), 및 반도체 물질(151)은 제2의 고분자층(120B)의 표면(121B) 상에 증착되거나 또는 배치된다. 제1의 전자 소자(150E') 및 제2의 전자 소자(150E")의 어레이는 각각 상기 유리-계 기판(110)의 제1의 표면(111A) 및 상기 유리-계 기판(110)의 제2의 표면(111B) 상에 배치될 수 있음이 이해되어야 한다.
예시적인 구현예가 본원에서 기술된 한편, 통상의 기술자에게 첨부된 청구항에 의해 포함되는 범위를 벗어나지 않고 형태 및 상세사항에 있어서 여러가지 변화가 이루어질 수 있음이 이해될 것이다.

Claims (28)

  1. 전자 조립체로서,
    300 ㎛ 이하의 두께를 갖는 유리-계 기판, 상기 유리-계 기판은 제1의 표면 및 제2의 표면을 포함함;
    상기 유리-계 기판의 제1의 표면 상에 배치된 적어도 하나의 게이트 전극;
    고분자층이 상기 적어도 하나의 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제1의 표면 상에 배치된 고분자층, 여기서 상기 고분자층은 고분자 표면을 포함함;
    상기 고분자 표면 상에 배치된 반도체 물질;
    적어도 하나의 소스 전극; 및
    적어도 하나의 드레인 전극을 포함하며, 여기서:
    상기 고분자층은 상기 적어도 하나의 게이트 전극 및 반도체 물질 사이의 유전체 물질로서 작용하도록 구성되며;
    상기 적어도 하나의 게이트 전극, 고분자층의 부분, 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질은 적어도 하나의 전자 소자를 한정하는, 전자 조립체.
  2. 청구항 1에 있어서,
    상기 고분자층은 극성 탄성중합체, 폴리이미드, 폴리카보네이트, 폴리비닐부티랄, 폴리(메스)아크릴레이트, 및 이들의 조합으로 이루어진 군으로부터 선택된, 전자 조립체.
  3. 청구항 2에 있어서,
    상기 고분자층은 약 0.5 ㎛ 내지 약 50 ㎛ 범위 내의 두께를 갖는, 전자 조립체.
  4. 청구항 2에 있어서,
    상기 고분자층은 10 GPa 이하의 영률을 갖는, 전자 조립체.
  5. 청구항 1에 있어서,
    상기 고분자층은 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)인, 전자 조립체.
  6. 청구항 5에 있어서,
    상기 고분자층은 5 ㎛ 이하의 두께를 갖는, 전자 조립체.
  7. 전술한 청구항 중 어느 한 항에 있어서,
    상기 유리-계 기판은 알칼리 유리를 포함하는, 전자 조립체.
  8. 전술한 청구항 중 어느 한 항에 있어서,
    상기 유리-계 기판은 이온-교환된, 전자 조립체.
  9. 청구항 1 내지 6 중 어느 한 항에 있어서,
    상기 유리-계 기판은 무-알칼리 유리를 포함하는, 전자 조립체.
  10. 전술한 청구항 중 어느 한 항에 있어서,
    상기 전자 조립체는 300 ㎛ 이하의 굽힘 반경을 갖는, 전자 조립체.
  11. 전술한 청구항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 소자는 유기 박막 트랜지스터인, 전자 조립체.
  12. 전술한 청구항 중 어느 한 항에 있어서,
    상기 유리-계 기판의 제2의 표면 상에 배치된 적어도 하나의 추가적인 게이트 전극;
    추가적인 고분자층이 상기 적어도 하나의 추가적인 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제2의 표면 상에 배치된 추가적인 고분자층, 여기서 상기 추가적인 고분자층은 추가적인 고분자 표면을 포함함;
    상기 추가적인 고분자 표면 상에 배치된 추가적인 반도체 물질;
    적어도 하나의 추가적인 소스 전극; 및
    적어도 하나의 추가적인 드레인 전극을 더욱 포함하며, 여기서:
    상기 추가적인 고분자층은 상기 적어도 하나의 추가적인 게이트 전극 및 추가적인 반도체 물질 사이에 유전체 물질로서 작용하도록 구성되며;
    상기 적어도 하나의 추가적인 게이트 전극, 추가적인 고분자층의 부분, 적어도 하나의 추가적인 소스 전극, 적어도 하나의 추가적인 드레인 전극, 및 추가적인 반도체 물질은 적어도 하나의 추가적인 전자 소자를 한정하는, 전자 조립체.
  13. 전술한 청구항 중 어느 한 항에 있어서,
    상기 적어도 하나의 소스 전극은 고분자 표면 상에 배치되며;
    상기 적어도 하나의 드레인 전극은 상기 고분자 표면 상에 배치되며;
    상기 반도체 물질은 상기 적어도 하나의 소스 전극의 적어도 부분 및 상기 적어도 하나의 드레인 전극의 적어도 부분에 접촉하는, 전자 조립체.
  14. 청구항 1 내지 12 중 어느 한 항에 있어서,
    상기 적어도 하나의 소스 전극 및 적어도 하나의 드레인 전극은 상기 반도체 물질의 표면 상에 배치되는, 전자 조립체.
  15. 전자 소자를 포함하는 전자 조립체의 제조방법으로서, 상기 방법은:
    유리-계 기판의 제1의 표면 상에 적어도 하나의 게이트 전극을 증착하는 단계, 여기서 상기 유리-계 기판은 300 ㎛ 이하인 두께를 가짐;
    고분자층이 상기 적어도 하나의 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제1의 표면 상에 고분자층을 증착하는 단계, 여기서 상기 고분자층은 고분자 표면을 포함함;
    상기 고분자 표면 상에 적어도 하나의 소스 전극 및 적어도 하나의 드레인 전극을 증착하는 단계; 및
    반도체 물질이 상기 적어도 하나의 소스 전극의 적어도 부분 및 상기 적어도 하나의 드레인 전극의 적어도 부분에 접촉하도록 상기 고분자 표면 상에 반도체 물질을 증착하는 단계를 포함하며, 여기서:
    상기 고분자층은 상기 적어도 하나의 게이트 전극 및 반도체 물질 사이에 유전체 물질로서 작용하도록 구성되며;
    상기 적어도 하나의 게이트 전극, 고분자층의 부분, 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질은 적어도 하나의 전자 소자를 한정하는, 전자 조립체의 제조방법.
  16. 전자 소자를 포함하는 전자 조립체의 제조방법으로서, 상기 방법은:
    유리-계 기판의 제1의 표면 상에 적어도 하나의 게이트 전극을 증착하는 단계, 상기 유리-계 기판은 300 ㎛ 이하인 두께를 가짐;
    고분자층이 상기 적어도 하나의 게이트 전극의 적어도 부분에 접촉하도록 상기 유리-계 기판의 제1의 표면 상에 고분자층을 증착하는 단계, 여기서 상기 고분자층은 고분자 표면을 포함함;
    상기 고분자 표면 상에 반도체 물질을 증착하는 단계; 및
    상기 반도체 물질의 표면 상에 적어도 하나의 소스 전극 및 적어도 하나의 드레인 전극을 증착하는 단계를 포함하며, 여기서:
    상기 고분자층은 적어도 하나의 게이트 전극 및 반도체 물질 사이에 유전체 물질로서 작용하도록 구성되며;
    상기 적어도 하나의 게이트 전극, 고분자층의 부분, 적어도 하나의 소스 전극, 적어도 하나의 드레인 전극, 및 반도체 물질은 적어도 하나의 전자 소자를 한정하는, 전자 조립체의 제조방법.
  17. 청구항 15 또는 16에 있어서,
    상기 고분자층은 극성 탄성중합체, 폴리이미드, 폴리카보네이트, 폴리비닐부티랄, 폴리(메스)아크릴레이트, 및 이들의 조합으로 이루어진 군으로부터 선택된, 전자 조립체의 제조방법.
  18. 청구항 15 또는 16에 있어서,
    상기 고분자층은 약 0.5 ㎛ 내지 약 50 ㎛ 범위 내의 두께 및 10 GPa 이하의 영률을 갖는, 전자 조립체의 제조방법.
  19. 청구항 15 또는 16에 있어서,
    상기 고분자층은 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)인, 전자 조립체의 제조방법.
  20. 청구항 19에 있어서,
    상기 고분자층은 5 ㎛ 이하인 두께를 갖는, 전자 조립체의 제조방법.
  21. 청구항 15 내지 20 중 어느 한 항에 있어서,
    상기 고분자층은 슬롯-다이 코닝에 의해 상기 유리-계 기판의 제1의 표면 상에 증착되는, 전자 조립체의 제조방법.
  22. 청구항 15 내지 21 중 어느 한 항에 있어서,
    상기 전자 조립체는 300℃ 이하인 최대 온도에서 제작되는, 전자 조립체의 제조방법.
  23. 청구항 15 내지 22 중 어느 한 항에 있어서,
    상기 유리-계 기판은 알칼리 유리를 포함하는, 전자 조립체의 제조방법.
  24. 청구항 15 내지 23 중 어느 한 항에 있어서,
    상기 유리-계 기판은 비-이온교환된, 전자 조립체의 제조방법.
  25. 청구항 15 내지 22 중 어느 한 항에 있어서,
    상기 유리-계 기판은 무-알칼리 유리를 포함하는, 전자 조립체의 제조방법.
  26. 청구항 15 내지 25 중 어느 한 항에 있어서,
    상기 전자 조립체는 300 ㎛ 이하의 굽힘 반경을 갖는, 전자 조립체의 제조방법.
  27. 청구항 15 내지 26 중 어느 한 항에 있어서,
    상기 적어도 하나의 전자 소자는 유기 박막 트랜지스터인, 전자 조립체의 제조방법.
  28. 청구항 15 내지 27 중 어느 한 항에 있어서,
    상기 전자 조립체는 롤-투-롤 공정에 의해 제작되는, 전자 조립체의 제조방법.
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Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20190906

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination